JPH05327412A - 高速処理型ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【目的】本発明はサンプリング倍率を上げても処理速度
が遅くならないようにすることができる高速処理型ディ
ジタルフィルタを提供することを目的とする。 【構成】入力アナログ信号が、Ａ／Ｄ変換器においてア
ナログ信号の周波数ｆの２ⁿ （ｎ＝１，２，３，…）倍
の周波数２ⁿ ｆの第１クロック信号でサンプリングさ
れ、このサンプリングにより得られるデータが第１クロ
ック信号によってシフトレジスタに保持され、この保持
データが、ｆの２倍の周波数の第２クロック信号によっ
てラッチ回路に保持され、この保持されたデータが各乗
算器へ出力されて各乗数倍されて出力され、この出力さ
れた各データが、第２クロック信号で作動する各フリッ
プフロップと、このフリップフロップと交互に配列され
る各加算器とによって順次加算されることにより、所望
の特性を得ることが可能なデータを出力するように構成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速処理型ディジタルフ
ィルタに関する。この高速処理型ディジタルフィルタ
は、特に転置型のディジタルフィルタに関するものであ
る。

【０００２】転置型のディジタルフィルタは、入力され
るアナログ信号をローパスフィルタを通した後、Ａ／Ｄ
変換器においてアナログ信号周波数の２ⁿ （ｎ＝１，
２，３，…）倍以上の周波数のクロック信号でサンプリ
ングしてディジタル信号に変換し、これを更にＮ段の乗
算器で順次ずらしながら各乗算器の出力データを順次加
算して、所望の特性のアナログ信号に変換できるデータ
を得るものである。

【０００３】サンプリングの倍率は２倍よりも４倍、４
倍よりも８倍…となるべく大きい方が最終結果のデータ
をアナログ信号に変換する場合に精度が向上すると共
に、所望の特性を得ることが可能となるが、サンプリン
グの倍率を上げると処理速度が遅くなるといった欠点が
ある。そこで、その欠点を補うことのできる転置型のデ
ィジタルフィルタが要望されている。

【０００４】

【従来の技術】図１１に従来の転置型のディジタルフィ
ルタのブロック構成図を示し、その説明を行う。

【０００５】１１はローパスフィルタであり、入力され
るアナログ信号Ｓの特性を急峻にして出力するためのも
のである。１２はＡ／Ｄ変換器であり、ローパスフィル
タ１１から出力されるアナログ信号Ｓ１をディジタル信
号に変換するものであるが、その際に、アナログ信号Ｓ
１の周波数ｆの４倍の周波数４ｆのクロック信号ＣＫ１
でサンプリングして変換を行うものである。

【０００６】１３〜１７は、乗算器である。乗算器１３
はＡ／Ｄ変換器１２から出力されるデータＤを乗数ａ₅
倍して出力するものであり、乗算器１４はデータＤを乗
数ａ ₄ 倍、乗算器１５はデータＤを乗数ａ₃ 倍、乗算器
１６はデータＤを乗数ａ₂ 倍、乗算器１７はデータＤを
乗数ａ₁ 倍して出力するものである。

【０００７】１８〜２１はフリップフロップであり、２
２〜２５は加算器である。フリップフロップ１８は、乗
算器１３から出力されるデータＤ１を周波数４ｆのクロ
ック信号ＣＫ１でトリガして保持し、出力するものであ
る。

【０００８】加算器２２は、乗算器１４から出力される
データＤ３とフリップフロップ１８から出力されるデー
タＤ２とを加算して出力するものである。フリップフロ
ップ１９は、加算器２２から出力されるデータＤ４をク
ロック信号ＣＫ１でトリガして保持し、出力するもので
ある。

【０００９】加算器２３は、乗算器１５から出力される
データＤ６とフリップフロップ１９から出力されるデー
タＤ５とを加算して出力するものである。フリップフロ
ップ２０は、加算器２３から出力されるデータＤ７をク
ロック信号ＣＫ１でトリガして保持し、出力するもので
ある。

【００１０】加算器２４は、乗算器１６から出力される
データＤ９とフリップフロップ２０から出力されるデー
タＤ８とを加算して出力するものである。フリップフロ
ップ２１は、加算器２４から出力されるデータＤ１０を
クロック信号ＣＫ１でトリガして保持し、出力するもの
である。

【００１１】加算器２５は、乗算器１７から出力される
データＤ１２とフリップフロップ２１から出力されるデ
ータＤ１１とを加算して出力するものである。加算器２
５から出力されるデータＤ１３をアナログ信号に変換し
た際に、所望の特性のアナログ信号を得ることができ
る。

【００１２】次に、このディジタルフィルタの動作を図
１１及び図１２を参照して説明する。図１２に示す時刻
ｔ０の場合、即ちサンプリングが行われていない場合
（初期状態）は、各乗算器１３〜１７、各フリップフロ
ップ１８〜２１、及び各加算器２２〜２５から出力され
るデータＤ１〜Ｄ１３を、０とする。

【００１３】時刻ｔ１において、ローパスフィルタ１１
を通過したアナログ信号Ｓ１が、Ａ／Ｄ変換器１２に入
力され、アナログ信号Ｓ１の周波数ｆの４倍のサンプリ
ング周波数４ｆでサンプリングされた場合に、Ａ／Ｄ変
換器１２から出力されるデータＤをｘ₁ とする。

【００１４】この場合、データｘ₁ が各乗算器１３〜１
７を通過することによって、図１２に示すように、デー
タＤ１がａ₅ ｘ₁ となり、データＤ３がａ₄ ｘ₁ 、デー
タＤ６がａ₃ ｘ₁ 、データＤ９がａ₂ ｘ₁ 、データＤ１
２がａ₁ ｘ₁ となる。

【００１５】また、このサンプリングタイミングでは、
乗算器１３〜１７から出力されるデータはフリップフロ
ップ１８〜２１でトリガされないので、フリップフロッ
プ１８〜２１の出力データＤ２，Ｄ５，Ｄ８，Ｄ１１
は、０である。

【００１６】従って、加算器２２では、データＤ２の０
と、データＤ３のａ₄ ｘ₁ が加算されるので、その出力
データＤ４がａ₄ ｘ₁ となる。加算器２３では、データ
Ｄ５の０と、データＤ６のａ₃ ｘ₁ が加算され、出力デ
ータＤ７がａ₃ ｘ₁ となり、加算器２４では、データＤ
８の０と、データＤ９のａ₂ ｘ₁ が加算され、出力デー
タＤ７がａ₂ ｘ₁ となり、加算器２５では、データＤ１
１の０と、データＤ１２のａ₁ ｘ₁ が加算され、出力デ
ータＤ１３がａ₁ ｘ₁ となる。

【００１７】時刻ｔ２において、次のアナログ信号Ｓ１
が、Ａ／Ｄ変換器１２に入力され、サンプリング周波数
４ｆでサンプリングされた場合に出力されるデータＤを
ｘ₂とする。

【００１８】この場合、データｘ₂ が各乗算器１３〜１
７を通過することによって、データＤ１がａ₅ ｘ₂ とな
り、データＤ３がａ₄ ｘ₂ 、データＤ６がａ₃ ｘ₂ 、デ
ータＤ９がａ₂ ｘ₂ 、データＤ１２がａ₁ ｘ₂ となる。

【００１９】このサンプリングタイミングでは、時刻ｔ
１においてフリップフロップ１８〜２１に供給されてい
たデータがトリガされて保持されるので、フリップフロ
ップ１８の出力データＤ２がａ₅ ｘ₁ となり、フリップ
フロップ１９の出力データＤ５がａ₄ ｘ₁ 、フリップフ
ロップ２０の出力データＤ８がａ₃ ｘ₁ 、フリップフロ
ップ２１の出力データＤ１１がａ₂ ｘ₁ となる。

【００２０】従って、加算器２２では、データＤ２のａ
₅ ｘ₁ と、データＤ３のａ₄ ｘ₂ が加算されるので、そ
の出力データＤ４がａ₄ ｘ₂ ＋ａ₅ ｘ₁ となる。加算器
２３では、データＤ５のａ₄ ｘ₁ と、データＤ６のａ₃
ｘ₂ が加算され、出力データＤ７がａ₃ ｘ₂ ＋ａ₄ ｘ₁
となり、加算器２４では、データＤ８のａ₃ ｘ₁ と、デ
ータＤ９のａ₂ ｘ₂ が加算され、出力データＤ７がａ₂
ｘ₂ ＋ａ₃ ｘ₁ となり、加算器２５では、データＤ１１
のａ₂ ｘ₁ と、データＤ１２のａ₁ ｘ₂ が加算され、出
力データＤ１３がａ₁ ｘ₂ ＋ａ₂ ｘ₁ となる。

【００２１】以降同様に、時刻ｔ３，ｔ４，ｔ５，ｔ
６，ｔ７，…において、アナログ信号Ｓ１が、Ａ／Ｄ変
換器１２に入力され、サンプリング周波数４ｆでサンプ
リングされた場合に出力されるデータＤをｘ₃ ，ｘ₄ ，
ｘ₅ ，ｘ₆ ，ｘ₇ ，…とすると、出力データＤ１３は、
時刻ｔ３においてａ₁ ｘ₃ ＋ａ₂ ｘ₂ ＋ａ₃ ｘ₁ とな
り、時刻ｔ４においてａ₁ ｘ₄ ＋ａ₂ ｘ₃ ＋ａ₃ ｘ₂ ＋
ａ₄ ｘ₁ となり、時刻ｔ５においてａ₁ ｘ₅ ＋ａ₂ ｘ₄
＋ａ₃ ｘ₃ ＋ａ₄ ｘ₂ ＋ａ₅ ｘ₁ となり、時刻ｔ６にお
いてａ₁ ｘ₆ ＋ａ₂ ｘ₅ ＋ａ₃ ｘ₄ ＋ａ₄ ｘ₃ ＋ａ₅ ｘ
₂ となり、時刻ｔ７においてａ₁ ｘ₇ ＋ａ₂ ｘ₆ ＋ａ₃
ｘ₅ ＋ａ₄ ｘ₄ ＋ａ₅ ｘ₃ 、…となる。

【００２２】なお、以上説明したディジタルフィルタに
おいては、説明を分かりやすくするために、乗算器１３
〜１７の段数を５段として説明したが、実際には、サン
プリング倍率の２倍以上の段数となる。

【００２３】

【発明が解決しようとする課題】ところで、ディジタル
フィルタにおいては、通常、サンプリング定理より、入
力されるアナログ信号の周波数ｆの２倍以上のサンプリ
ング周波数２ｆでサンプリングを行うようになっている
が、サンプリング倍率が大きいほど、Ａ／Ｄ変換器の前
段のローパスフィルタの特性を最終的に得られるデータ
に反映させ、最終結果データをアナログ信号に変換した
場合に精度が向上すると共に、所望の特性を得ることが
可能となることから、上述したように２倍よりも大きい
４倍以上でサンプリングしたほうがよい。

【００２４】しかし、サンプリングの倍率を上げると処
理速度が遅くなるといった問題がある。本発明は、この
ような点に鑑みてなされたものであり、サンプリング倍
率を上げても処理速度が遅くならないようにすることが
できる高速処理型ディジタルフィルタを提供することを
目的としている。

【００２５】

【課題を解決するための手段】図１に本発明の原理図を
示す。図中、５１はＡ／Ｄ変換器であり、ローパスフィ
ルタを介して入力されるアナログ信号Ｓ１を、このアナ
ログ信号Ｓ１の周波数ｆの２ⁿ （ｎ＝１，２，３，…）
倍の周波数２ⁿ ｆの第１クロック信号ＣＬＫ１でサンプ
リングして得られるディジタルデータＤを出力するもの
である。

【００２６】５２はｍ段のシフトレジスタであり、デー
タＤを第１クロック信号ＣＬＫ１でトリガすることによ
り順次保持するものである。５３は分周位相制御手段で
あり、第１クロック信号ＣＬＫ１をｐ本に分岐し、かつ
ｑ分周した後、分岐された各クロック信号の位相を分岐
数ｐに応じてずらし、この位相のずれた各クロック信号
の何れかを第１選択信号ＳＳ１に応じて選択して出力す
るものである。

【００２７】５４はラッチ回路であり、シフトレジスタ
５２から出力されるデータを分周位相制御手段５３から
出力される第２クロック信号ＣＬＫ２でトリガして保持
するものである。

【００２８】５５〜５９はシフトレジスタ５２の段数に
対応したｍ段の乗算器であり、ラッチ回路５４から出力
されるデータに、個々に定められた乗数を掛けて出力す
るものである。

【００２９】６０〜６３はｍ−１個のフリップフロップ
であり、第２クロック信号ＣＬＫ２で作動するものであ
り、６４〜６７はｍ−１個の加算器であり、フリップフ
ロップ６０〜６３と交互に配列されるものである。

【００３０】また、１段目の乗算器５５から出力される
データＤ１を１個目のフリップフロップ６０に供給し、
１個目のフリップフロップ６０で保持されたデータＤ２
と２段目の乗算器５６から出力されるデータＤ３とを１
個目の加算器６４で加算し、１個目の加算器６４から出
力されるデータＤ４を２個目のフリップフロップ６１で
保持し、２個目のフリップフロップ６１で保持されたデ
ータＤ５と、３段目の乗算器５７から出力されるデータ
Ｄ６とを２個目の加算器６５で加算し、……、ｍ−１個
のフリップフロップ６３から出力されるデータＤ１１と
ｍ段目の乗算器５９から出力されるデータＤ１２とをｍ
−１個の加算器６７で加算することにより、アナログ信
号に変換した際に所望の特性を得ることが可能なデータ
Ｄ１３を出力するように構成されている。

【００３１】このような構成に、図２に示すように、Ａ
／Ｄ変換器５１から出力されるデータＤと、ラッチ回路
５４から出力されるデータの何れかを第２選択信号ＳＳ
２に応じて選択して、ｍ段の乗算器５５〜５９へ出力す
るデータセレクタ７１と、第１１クロック信号ＣＬＫ１
と、分周位相制御手段５３から出力される第２クロック
信号ＣＬＫ２の何れかを第２選択信号ＳＳ２に応じて選
択してｍ−１個のフリップフロップ６０〜６３へ出力す
るクロックセレクタ７２とを設けてもよい。

【００３２】また、前記した分周位相制御手段５３にお
ける第１クロック信号ＣＬＫ１の分周数ｑを、数値２を
前記した２ⁿ 倍で除した数値２／２ⁿ とし、前記した分
岐数ｐを、数値２／２ⁿ の逆数２ⁿ ／２とし、この逆数
２ⁿ ／２本に分岐された各クロック信号の位相をずらす
場合に、３６０°×２／２ⁿ の度数だけ順次ずらすよう
にするのが好ましい。

【００３３】

【作用】上述した図１に示す本発明において、第１クロ
ック信号ＣＬＫ１の周波数２ⁿｆが２² ｆであるとする
と、分周位相制御手段５３における第１クロック信号Ｃ
ＬＫ１の分周数ｑが、数値２を２² 倍で除した数値２／
２² 、即ち１／２となり、分岐数ｐが数値１／２の逆数
２となり、この逆数２本に分岐された各クロック信号の
位相をずらす場合に、３６０°×１／２＝１８０°の度
数だけ順次ずらすようにされる。

【００３４】従って、アナログ信号Ｓ１が、Ａ／Ｄ変換
器５１において、アナログ信号Ｓ１の周波数ｆの４倍の
周波数４ｆの第１クロック信号ＣＬＫ１でサンプリング
されることによりデータＤが出力され、このデータＤが
第１クロック信号ＣＬＫ１によってトリガされることに
よりシフトレジスタ５２に保持される。

【００３５】また、第１クロック信号ＣＬＫ１が、分周
位相制御手段５３において、１／２分周され、かつ２分
岐されるので、この分周された各クロック信号の周波数
がアナログ信号Ｓ１の周波数ｆの２倍となる。また、各
クロック信号の位相が１８０°ずらされるので、互いに
逆相関係となる。

【００３６】この各クロック信号は第１選択信号ＳＳ１
によって何れかが選択され、第２クロック信号ＣＬＫ２
として出力される。先に、シフトレジスタ５２に保持さ
れたデータＤは、第１クロック信号ＣＬＫ２によってト
リガされて保持され、前回保持されたデータが各乗算器
５５〜５９へ出力され、乗算器５５〜５９において乗数
倍されて出力される。

【００３７】そして、１段目の乗算器５５から出力され
るデータＤ１が第２クロック信号ＣＬＫ２で作動する１
個目のフリップフロップ６０に供給され、１個目のフリ
ップフロップ６０で保持されたデータＤ２と２段目の乗
算器５６から出力されるデータＤ３とが１個目の加算器
６４で加算され、１個目の加算器６４から出力されるデ
ータＤ４が２個目のフリップフロップ６１で保持され、
２個目のフリップフロップ６１で保持されたデータＤ５
と、３段目の乗算器５７から出力されるデータＤ６とが
２個目の加算器６５で加算され、……、ｍ−１個のフリ
ップフロップ６３から出力されるデータＤ１１とｍ段目
の乗算器５９から出力されるデータＤ１２とがｍ−１個
の加算器６７で加算されることにより、アナログ信号に
変換した際に所望の特性を得ることが可能なデータＤ１
３が出力される。

【００３８】つまり、入力アナログ信号Ｓ１を、その周
波数ｆの４倍でサンプリングした後、周波数ｆの２倍の
処理速度で処理して出力させることができる。従って、
サンプリング倍率を高くしても、Ａ／Ｄ変換器５１の前
段のローパスフィルタの特性を最終的に得られる出力デ
ータＤ１３に反映させることによって、最終結果データ
Ｄ１３をアナログ信号に変換した場合の精度を向上さ
せ、所望の特性を得ることができる状態で、処理速度が
遅くならないようにすることができる。

【００３９】また、図２においては、第２選択信号ＳＳ
２の設定によって、１つには、Ａ／Ｄ変換器５１から出
力されるデータＤがデータセレクタ７１で選択され、各
乗算器５５〜５９に入力される。そして、各乗算器５５
〜５９で乗数倍されたデータＤ１，Ｄ３，Ｄ６，Ｄ９，
Ｄ１２が、加算器６４〜６７と、この場合にクロックセ
レクタ７２で選択される第１クロック信号ＣＬＫ１で作
動するフリップフロップ６０〜６３とによって処理さ
れ、最終的にデータＤ１３として出力される。

【００４０】２つには、Ａ／Ｄ変換器５１から出力され
るデータＤが、シフトレジスタ５２に順次保持されたあ
と、ラッチ回路５４に、第２クロック信号ＣＬＫ２によ
って保持され、この後、データセレクタ７１で選択され
て各乗算器５５〜５９へ入力される。

【００４１】そして、各乗算器５５〜５９で乗数倍され
たデータＤ１，Ｄ３，Ｄ６，Ｄ９，Ｄ１２が、加算器６
４〜６７と、この場合にクロックセレクタ７２で選択さ
れる第２クロック信号ＣＬＫ２で作動するフリップフロ
ップ６４〜６７とによって処理され、最終的にデータＤ
１３として出力される。

【００４２】従って、１つのディジタルフィルタで、入
力アナログ信号Ｓ１を、その周波数ｆの４倍でサンプリ
ングした後、周波数ｆの４倍の処理速度で処理して出力
させることができるフィルタと、入力アナログ信号Ｓ１
を、その周波数ｆの４倍でサンプリングした後、周波数
ｆの２倍の処理速度で処理して出力させることができる
フィルタの２つの機能を実現することができる。

【００４３】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図３は本発明の第１実施例による高速処理
型ディジタルフィルタのブロック構成図である。この図
において図１１に示す従来例の各部に対応する部分には
同一符号を付し、その説明を省略する。但し、図３にお
いては図１１に示したローパスフィルタ１１が省略され
ているものとする。

【００４４】図３に示す符号２７はシフトレジスタであ
り、乗算器１３〜１７の個数と同数のシフト段数を有す
るものである。このシフトレジスタ２７は、アナログ信
号Ｓ１がＡ／Ｄ変換器１２においてアナログ信号Ｓ１の
周波数ｆの４倍の周波数４ｆのクロック信号ＣＫ１でサ
ンプリングされて出力されるデータＤを、クロック信号
ＣＫ１でトリガして順次シフトする。

【００４５】２８は位相制御機能付１／２分周器であ
り、クロック信号ＣＫ１を１／２分周したクロック信号
を２つ作り、各クロック信号の位相を１８０度ずらして
出力するものである。この出力される一方をクロック信
号ＣＫ２とし、他方をクロック信号ＣＫ３とする。

【００４６】クロック信号ＣＫ３はクロック信号ＣＫ２
に対して位相が１８０度ずれていることになる。また、
各クロック信号ＣＫ２，ＣＫ３は、クロック信号ＣＫ１
を１／２分周したものなので、アナログ信号Ｓ１の周波
数ｆの２倍の周波数２ｆとなる。

【００４７】２９はセレクタであり、選択信号Ｓ２に応
じてクロック信号ＣＫ２又はＣＫ３の何れかを選択して
出力するものである。選択信号Ｓ２が「０」の場合にク
ロック信号ＣＫ２が選択され、「１」の場合にクロック
信号ＣＫ３が選択されるものとする。

【００４８】３０はラッチ回路であり、シフトレジスタ
２７の各段の出力端から出力されるデータＤ１″，Ｄ
３″，Ｄ６″，Ｄ９″，Ｄ１２″を、クロック信号ＣＫ
２又はＣＫ３によりラッチして出力するものである。

【００４９】図４に示すように、Ａ／Ｄ変換器１２でア
ナログ信号Ｓ１がクロック信号ＣＫ１の立ち上がりエッ
ジでサンプリングされることによりＡ／Ｄ変換器１２か
ら出力されるデータＤをｘ₁ ，…，ｘ₅ ，…とすると、
各データｘ₁ ，…，ｘ₅ ，…は、ラッチ回路３０におい
てクロック信号ＣＫ２又はＣＫ３の立ち上がりエッジで
トリガされてラッチされる。

【００５０】この場合、図４から分かるように、クロッ
ク信号ＣＫ２ではデータｘ₁ ，ｘ₃，ｘ₅ ，…と奇数番
目のデータがラッチされ、クロック信号ＣＫ３では、デ
ータｘ₂ ，ｘ₄ ，…と偶数番目のデータがラッチされ
る。

【００５１】このような構成のディジタルフィルタの動
作を説明する。但し、セレクタ２９がクロック信号ＣＫ
２を選択する動作を行うものとする。Ａ／Ｄ変換器１２
においてアナログ信号Ｓ１のサンプリングが順次行われ
ることによって、出力されるデータＤをｘ₁ ，ｘ₂ ，ｘ
₃ ，…とする。

【００５２】今、シフトレジスタ２７にデータＤが保持
されていない時刻をｔ０とし、図５に示すように、時刻
ｔ０にあってラッチ回路３０の各出力データＤ１′〜Ｄ
５′を０、各乗算器１３〜１７、フリップフロップ１８
〜２１、及び加算器２２〜２５の出力データＤ１〜Ｄ１
３も０とする。

【００５３】その後、時刻ｔ１において、シフトレジス
タ２７の１段目にデータｘ₁ が保持され、データＤ１″
として出力された状態で、ラッチ回路３０にクロック信
号ＣＫ２が供給されると、ラッチ回路３０にデータｘ₁
が保持されて出力されるので、データＤ１′が図５に示
すようにｘ₁ となる。ラッチ回路３０の他の出力データ
Ｄ３′，Ｄ６′，Ｄ９′，Ｄ１２′は０である。

【００５４】この時、ｘ₁ が乗算器１３に入力されるの
で、乗算器１３の出力データＤ１が図６に示すようにａ
₅ ｘ₁ となる。他のデータＤ２〜Ｄ１３は０である。但
し、図５及び図６に示す時刻ｔは、クロック信号ＣＫ２
の１周期に対応するものとする。つまり、クロック信号
ＣＫ２の立ち上がりエッジ毎に時刻ｔが１ずつ増加す
る。従って、クロック信号ＣＫ１の２周期分となる。

【００５５】図５に示す時刻ｔ２においては、時刻ｔ１
から時刻ｔ２となる間に、シフトレジスタ２７には、ク
ロック信号ＣＫ１によって、新たな２つのデータｘ₂ ，
ｘ₃が順次保持されることになるので、シフトレジスタ
２７の３段目にデータｘ₁ 、２段目にデータｘ₂ 、１段
目にデータｘ₃ が保持されて出力された状態となってお
り、それらデータｘ₃ ，ｘ₂ ，ｘ₁ がクロック信号ＣＫ
２によりラッチ回路３０に保持されるので、データＤ
１′がｘ₃ 、データＤ３′がｘ₂ 、データＤ６′がｘ₁
となる。

【００５６】この時、ｘ₃ が乗算器１３に入力され、ｘ
₂ が乗算器１４に入力され、ｘ₃ が乗算器１５に入力さ
れるので、図６に示すように、乗算器１３の出力データ
Ｄ１がａ₅ ｘ₃ 、乗算器１４の出力データＤ３がａ₄ ｘ
₂ 、乗算器１５の出力データＤ６がａ₃ ｘ₁ となる。

【００５７】また、クロック信号ＣＫ２によって、フリ
ップフロップ１８に前回乗算器１３から出力されたデー
タａ₅ ｘ₁ が保持されるので、フリップフロップ１８の
出力データＤ２がａ₅ ｘ₁ となる。

【００５８】従って、加算器２２では、データＤ２のａ
₅ ｘ₁ と、データＤ３のａ₄ ｘ₂ が加算され、その出力
データＤ４がａ₄ ｘ₂ ＋ａ₅ ｘ₁ となる。加算器２３で
は、データＤ５の０と、データＤ６のａ₃ ｘ₁ が加算さ
れ、出力データＤ７がａ₃ ｘ ₁ となる。

【００５９】図５に示す時刻ｔ３においては、時刻ｔ２
から時刻ｔ３となる間に、シフトレジスタ２７にクロッ
ク信号ＣＫ１によって、新たな２つのデータｘ₄ ，ｘ₅
が順次保持されることになるので、シフトレジスタ２７
の５段目にデータｘ₅ 、４段目にデータｘ₄ 、３段目に
データｘ₃ 、２段目にデータｘ₂ 、１段目にデータｘ ₁
が保持されて出力された状態となっており、それらデー
タｘ₅ ，ｘ₄ ，ｘ₃ ，ｘ₂ ，ｘ₁ がクロック信号ＣＫ２
によりラッチ回路３０に保持されるので、データＤ１′
がｘ₅ 、データＤ３′がｘ₄ 、データＤ６′がｘ₃ 、デ
ータＤ９′がｘ ₂ 、データＤ１２′がｘ₁ となる。

【００６０】この時、ｘ₅ が乗算器１３に入力され、ｘ
₄ が乗算器１４に入力され、ｘ₃ が乗算器１５に入力さ
れ、ｘ₂ が乗算器１６に入力され、ｘ₃ が乗算器１７に
入力されるので、図６に示すように、乗算器１３の出力
データＤ１がａ₅ ｘ₅ 、乗算器１４の出力データＤ３が
ａ₄ ｘ₄ 、乗算器１５の出力データＤ６がａ₃ ｘ₃ 、乗
算器１６の出力データＤ３がａ₂ ｘ₂ 、乗算器１５の出
力データＤ６がａ₁ ｘ ₁ となる。

【００６１】また、クロック信号ＣＫ２によって、フリ
ップフロップ１８に前回乗算器１３から出力されたデー
タａ₅ ｘ₃ が保持されるので、出力データＤ２がａ₅ ｘ
₃ となり、フリップフロップ１９に前回加算器２２から
出力されたデータａ₄ ｘ₂ ＋ａ₅ ｘ₁ が保持されるの
で、出力データＤ５がａ₄ ｘ₂ ＋ａ₅ ｘ₁ となり、フリ
ップフロップ２０に前回加算器２３から出力されたデー
タａ₃ ｘ₁ が保持されるので、出力データＤ８がａ₃ ｘ
₁ となる。

【００６２】従って、加算器２２では、データＤ２のａ
₅ ｘ₃ と、データＤ３のａ₄ ｘ₄ が加算され、その出力
データＤ４がａ₄ ｘ₄ ＋ａ₅ ｘ₃ となる。加算器２３で
は、データＤ５のａ₄ ｘ₂ ＋ａ₅ ｘ₁ と、データＤ６の
ａ₃ ｘ₃ が加算され、出力データＤ７がａ₃ ｘ₃ ＋ａ₄
ｘ₂ ＋ａ₅ ｘ₁ となり、加算器２４では、データＤ８の
ａ₃ ｘ₁ と、データＤ９のａ₂ ｘ₂ とが加算され、出力
データＤ１０がａ₂ ｘ ₂ ＋ａ₃ ｘ₁ となり、加算器２５
では、データＤ１１の０と、データＤ１２のａ ₁ ｘ₁ と
が加算され、出力データＤ１３がａ₁ ｘ₁ となる。

【００６３】図５に示す時刻ｔ４においては、時刻ｔ３
から時刻ｔ４となる間に、シフトレジスタ２７にクロッ
ク信号ＣＫ１によって、新たな２つのデータｘ₆ ，ｘ₇
が順次保持されることになるので、シフトレジスタ２７
の５段目にデータｘ₇ 、４段目にデータｘ₆ 、３段目に
データｘ₅ 、２段目にデータｘ₄ 、１段目にデータｘ ₃
が保持されて出力された状態となっており、それらデー
タｘ₇ ，ｘ₆ ，ｘ₅ ，ｘ₄ ，ｘ₃ がクロック信号ＣＫ２
によりラッチ回路３０に保持されるので、データＤ１′
がｘ₇ 、データＤ３′がｘ₆ 、データＤ６′がｘ₅ 、デ
ータＤ９′がｘ ₄ 、データＤ１２′がｘ₃ となる。

【００６４】この時、ｘ₇ が乗算器１３に入力され、ｘ
₆ が乗算器１４に入力され、ｘ₅ が乗算器１５に入力さ
れ、ｘ₄ が乗算器１６に入力され、ｘ₃ が乗算器１７に
入力されるので、図６に示すように、乗算器１３の出力
データＤ１がａ₅ ｘ₇ 、乗算器１４の出力データＤ３が
ａ₄ ｘ₆ 、乗算器１５の出力データＤ６がａ₃ ｘ₅ 、乗
算器１６の出力データＤ９がａ₂ ｘ₄ 、乗算器１５の出
力データＤ１２がａ₁ｘ₃ となる。

【００６５】また、クロック信号ＣＫ２によって、フリ
ップフロップ１８に前回乗算器１３から出力されたデー
タａ₅ ｘ₅ が保持されるので、出力データＤ２がａ₅ ｘ
₅ となり、フリップフロップ１９に前回加算器２２から
出力されたデータａ₄ ｘ₄ ＋ａ₅ ｘ₃ が保持されるの
で、出力データＤ５がａ₄ ｘ₄ ＋ａ₅ ｘ₃ となり、フリ
ップフロップ２０に前回加算器２３から出力されたデー
タａ₃ ｘ₃ ＋ａ₄ ｘ₂ ＋ａ₅ ｘ₁ が保持されるので、出
力データＤ８がａ₃ ｘ₃ ＋ａ₄ ｘ₂ ＋ａ₅ ｘ₁ となり、
フリップフロップ２１に前回加算器２４から出力された
データａ₂ ｘ₂ ＋ａ₃ ｘ₁ が保持されるので、出力デー
タＤ１１がａ₂ ｘ₂ ＋ａ₃ ｘ₁ となる。

【００６６】従って、加算器２２では、データＤ２のａ
₅ ｘ₅ と、データＤ３のａ₄ ｘ₆ が加算され、その出力
データＤ４がａ₄ ｘ₆ ＋ａ₅ ｘ₅ となる。加算器２３で
は、データＤ５のａ₄ ｘ₄ ＋ａ₅ ｘ₃ と、データＤ６の
ａ₃ ｘ₅ が加算され、出力データＤ７がａ₃ ｘ₅ ＋ａ₄
ｘ₄ ＋ａ₅ ｘ₃ となり、加算器２４では、データＤ８の
ａ₃ ｘ₃ ＋ａ₄ ｘ₂ ＋ａ₅ ｘ₁ と、データＤ９のａ₂ ｘ
₄ とが加算され、出力データＤ１０がａ₂ ｘ₄ ＋ａ₃ ｘ
₃ ＋ａ₄ ｘ₂ ＋ａ₅ ｘ₁ となり、加算器２５では、デー
タＤ１１のａ₂ ｘ₂ ＋ａ₃ ｘ₁ と、データＤ１２のａ₁
ｘ₃ とが加算され、出力データＤ１３がａ₁ ｘ₃ ＋ａ₂
ｘ₂ ＋ａ₃ ｘ₁ となる。

【００６７】以降同様に、出力データＤ１３は、時刻ｔ
５においてａ₁ ｘ₅ ＋ａ₂ ｘ₄ ＋ａ ₃ ｘ₃ ＋ａ₄ ｘ₂ ＋
ａ₅ ｘ₁ となり、時刻ｔ６においてａ₁ ｘ₇ ＋ａ₂ ｘ₆
＋ａ ₃ ｘ₅ ＋ａ₄ ｘ₄ ＋ａ₅ ｘ₃ 、時刻ｔ７においてａ
₁ ｘ₉ ＋ａ₂ ｘ₈ ＋ａ₃ ｘ₇＋ａ₄ ｘ₆ ＋ａ₅ ｘ₅ とな
る。

【００６８】上述した第１実施例の図６に示す出力デー
タＤ１３の結果と、従来例の図１２に示す出力データＤ
１３の結果との比較から分かるように、図６では図１２
の奇数時刻ｔの結果、即ち１つずつ間引かれた結果が出
力されている。

【００６９】図６で図１２の偶数時刻ｔの結果を出力さ
せようと思えばクロック信号ＣＫ２の代わりにクロック
信号ＣＫ３がセレクタ２９で選択されるようにすればよ
い。以上説明した第１実施例のディジタルフィルタにお
いては、Ａ／Ｄ変換器１２と各乗算器１３〜１７との間
に、入力アナログ信号Ｓ１の周波数ｆの４倍のサンプリ
ング周波数４ｆで作動するシフトレジスタ２７と、入力
アナログ信号Ｓ１の周波数ｆの２倍のサンプリング周波
数２ｆで作動するラッチ回路３０とを設けることによっ
て、入力アナログ信号Ｓ１を、その周波数ｆの４倍でサ
ンプリングした後、周波数ｆの２倍の処理速度で処理し
て出力させることができる。

【００７０】従って、サンプリング倍率を高くしても、
Ａ／Ｄ変換器１２の前段のローパスフィルタの特性を最
終的に得られる出力データＤ１３に反映させることによ
って、最終結果データＤ１３をアナログ信号に変換した
場合の精度を向上させ、所望の特性を得ることができる
状態で、処理速度が遅くならないようにすることができ
る。

【００７１】次に、第２実施例を図７を参照して説明す
る。但し、図７に示す第２実施例ににおいて図３に示す
第１実施例の各部に対応する部分には同一符号を付し、
その説明を省略する。

【００７２】この第２実施例が第１実施例と異なる点
は、クロック信号ＣＫ２，ＣＫ３の生成方法である。即
ち、図７に示すように、クロック信号ＣＫ１を１／２分
周する１／２分周器３２を設け、この１／２分周器３２
によって、分周されたクロック信号ＣＫ３と、クロック
信号ＣＫ３をインバータ３３を介して反転させて得たク
ロック信号ＣＫ２とをセレクタ２９で選択するように構
成したことである。

【００７３】このクロック信号ＣＫ２，ＣＫ３の関係も
図４のタイミングチャートと同様となる。従って、この
第２実施例においても第１実施例同様の効果を得ること
が出来る。

【００７４】次に、第３実施例を図８を参照して説明す
る。但し、図８に示す第３実施例ににおいて図３に示す
第１実施例の各部に対応する部分には同一符号を付し、
その説明を省略する。この第３実施例のディジタルフィ
ルタは、入力アナログ信号Ｓ１を、入力アナログ信号Ｓ
１の周波数ｆの８倍でサンプリングを行った後、入力ア
ナログ信号Ｓ１の周波数ｆの２倍の処理速度で処理して
出力するように構成したものである。

【００７５】図８において、３５はＡ／Ｄ変換器であ
り、入力アナログ信号Ｓ１の周波数ｆの８倍の周波数８
ｆのクロック信号ＣＫ４で、アナログ信号Ｓ１をサンプ
リングして出力するものである。この出力されるデータ
をＤ′とする。

【００７６】３６はシフトレジスタであり、アナログ信
号Ｓ１がＡ／Ｄ変換器３５においてクロック信号ＣＫ４
でサンプリングされて出力されるデータＤ′を、クロッ
ク信号ＣＫ４でトリガして順次シフトするものである。

【００７７】３７は位相制御機能付１／４分周器であ
り、クロック信号ＣＫ４を１／４分周したクロック信号
を４つ作り、各クロック信号の位相を９０度ずつずらし
て出力するものである。

【００７８】また、各クロック信号ＣＫ５〜ＣＫ８は、
クロック信号ＣＫ４を１／４分周したものでなので、ア
ナログ信号Ｓ１の周波数ｆの２倍の周波数２ｆとなる。
３８はセレクタであり、選択信号Ｓ３，Ｓ４に応じて何
れかのクロック信号ＣＫ５〜ＣＫ８を選択して出力する
ものである。

【００７９】例えば、選択信号Ｓ４，Ｓ３が「００」の
場合はクロック信号ＣＫ５が選択され、「０１」の場合
はクロック信号ＣＫ６が選択され、「１０」の場合はク
ロック信号ＣＫ７が選択され、「１１」の場合はクロッ
ク信号ＣＫ８が選択されるようになっている。

【００８０】各クロック信号ＣＫ５〜ＣＫ８と、クロッ
ク信号ＣＫ４と、データＤ′との関係を図９に示す。ア
ナログ信号Ｓ１がＡ／Ｄ変換器３５において、クロック
信号ＣＫ４の立ち上がりエッジによってサンプリングさ
れることにより出力されるデータＤ′をｘ₁，ｘ₂ ，ｘ
₃ ，…とする。

【００８１】位相制御機能付１／４分周器３７から出力
される各クロック信号ＣＫ５〜ＣＫ８は各々位相が９０
度ずつずれているので、各データｘ₁ ，…，ｘ₅ ，…
は、ラッチ回路３０においてクロック信号ＣＫ５〜ＣＫ
８の立ち上がりエッジでトリガされてラッチされること
になる。

【００８２】この場合、図９から分かるように、クロッ
ク信号ＣＫ５がデータｘ₁ ，ｘ₅ ，…と１番目のデータ
から４つ置きにトリガし、クロック信号ＣＫ６がデータ
ｘ₂，ｘ₆ ，…と２番目のデータから４つ置きにトリガ
し、クロック信号ＣＫ７がデータｘ₃ ，ｘ₇ ，…と３番
目のデータから４つ置きにトリガし、クロック信号ＣＫ
７がデータｘ₄ ，ｘ₈ ，…と４番目のデータから４つ置
きにトリガする。

【００８３】従って、各クロック信号ＣＫ５〜ＣＫ８の
何れかをセレクタ３８で選択することによって、最終出
力データＤ１３として４つずつ間引いたデータを出力す
ることができる。

【００８４】この第３実施例のディジタルフィルタにお
いては、入力アナログ信号Ｓ１を、その周波数ｆの８倍
でサンプリングした後、周波数ｆの２倍の処理速度で処
理して出力させることができる。

【００８５】従って、より高いサンプリング倍率でも、
Ａ／Ｄ変換器１２の前段のローパスフィルタの特性を最
終的に得られる出力データＤ１３に反映させることによ
って、最終結果データＤ１３をアナログ信号に変換した
場合の精度を向上させ、所望の特性を得ることができる
状態で、処理速度が遅くならないようにすることができ
る。

【００８６】次に、第４実施例を図１０を参照して説明
する。但し、図１０に示す第４実施例ににおいて図３に
示す第１実施例及び図１１に示す従来例の各部に対応す
る部分には同一符号を付し、その説明を省略する。

【００８７】この第４実施例のディジタルフィルタは、
図３に示した第１実施例と図１１に示した従来例との機
能を合わせ持つものであり、従来例で説明したように、
入力アナログ信号Ｓ１を、４倍でサンプリングした後、
４倍の処理速度で処理して間引かれないデータＤ１３を
出力することができると共に、入力アナログ信号Ｓ１
を、４倍でサンプリングした後、２倍の処理速度で処理
して間引かれたデータＤ１３を出力することができるも
のである。

【００８８】図１０において、４０はデータセレクタで
あり、Ａ／Ｄ変換器１２から出力されるデータＤと、ラ
ッチ回路３０から出力されるデータＤ１′，Ｄ３′，Ｄ
６′，Ｄ９′，Ｄ１２′との何れかを、選択信号Ｓ５に
応じて選択して出力するものである。

【００８９】４１はクロックセレクタであり、クロック
信号ＣＫ１と、セレクタ２９から出力されるクロック信
号ＣＫ２（又はＣＫ３）との何れかを選択信号Ｓ５に応
じて選択するものである。

【００９０】選択信号Ｓ５が「０」の場合は、データセ
レクタ４０がデータＤを選択すると共に、クロック信号
ＣＫ１を選択するものとする。選択信号Ｓ５が「１」の
場合は、クロックセレクタ４１がデータＤ１′，Ｄ
３′，Ｄ６′，Ｄ９′，Ｄ１２′を選択すると共に、ク
ロック信号ＣＫ２（又はＣＫ３）を選択するものとす
る。

【００９１】このような構成の第４実施例のディジタル
フィルタを、図１１で説明した従来例と同様に作動させ
る場合は、選択信号Ｓ５を「０」とする。このことによ
って、Ａ／Ｄ変換器１２から出力されるデータＤがデー
タセレクタ４０で選択され、各乗算器１３〜１７に入力
される。そして、各乗算器１３〜１７で乗数ａ₅ 〜ａ₁
倍されたデータＤ１，Ｄ３，Ｄ６，Ｄ９，Ｄ１２が、加
算器２２〜２５と、クロックセレクタ４１で選択された
クロック信号ＣＫ１で作動するフリップフロップ１８〜
２１とによって処理され、最終的にデータＤ１３として
出力される。

【００９２】この出力されるデータＤ１３は、図１２に
示すデータＤ１３と同一となる。一方、図３で説明した
第１実施例と同様に作動させる場合は、選択信号Ｓ５を
「１」とする。

【００９３】このことによって、Ａ／Ｄ変換器１２から
出力されるデータＤが、シフトレジスタ２７に順次保持
されたあと、ラッチ回路３０に、例えばセレクタ２９で
選択されて出力されるクロック信号ＣＫ２によって保持
され、この後、データセレクタ４０で選択されて各乗算
器１３〜１７へ入力される。

【００９４】そして、各乗算器１３〜１７で乗数ａ₅ 〜
ａ₁ 倍されたデータＤ１，Ｄ３，Ｄ６，Ｄ９，Ｄ１２
が、加算器２２〜２５と、クロックセレクタ４１で選択
されたクロック信号ＣＫ２で作動するフリップフロップ
１８〜２１とによって処理され、最終的にデータＤ１３
として出力される。

【００９５】この出力されるデータＤ１３は、図６に示
すデータＤ１３と同一となる。以上説明した第４実施例
のディジタルフィルタによれば、１つのディジタルフィ
ルタで、第１実施例と従来例で説明した２つのディジタ
ルフィルタの機能を実現することができる。

【００９６】また、同様の考え方で第３実施例と従来例
とを組み合わせることもでき、更には、より高い倍率で
サンプリングした後、２倍の処理速度で処理する構成の
ディジタルフィルタと、従来例のディジタルフィルタと
の組み合わせも可能である。

【００９７】

【発明の効果】以上説明したように、本発明の第１原理
によれば、サンプリング倍率を上げても処理速度が遅く
ならないようにすることができる効果がある。

【００９８】また、第２原理によれば、１つのディジタ
ルフィルタで、入力アナログ信号を、２ⁿ （ｎ＝１，
２，３，…）倍でサンプリングした後、２ⁿ 倍の処理速
度で処理する第１フィルタと、入力アナログ信号Ｓ１
を、第１フィルタと同じ２ⁿ 倍でサンプリングした後、
２倍の処理速度で処理する第２フィルタとの２つの機能
を合わせ持つことができる効果がある。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の原理を説明するための他の図である。

【図３】本発明の第１実施例による高速処理型ディジタ
ルフィルタのブロック構成図である。

【図４】図３に示すクロック信号ＣＫ２，ＣＫ３でデー
タＤをトリガするタイミングを説明するためのタイミン
グチャートである。

【図５】図３の動作説明図である。

【図６】図３の他の動作説明図である。

【図７】本発明の第２実施例による高速処理型ディジタ
ルフィルタのブロック構成図である。

【図８】本発明の第３実施例による高速処理型ディジタ
ルフィルタのブロック構成図である。

【図９】図８に示すクロック信号ＣＫ５〜ＣＫ８でデー
タＤ′をトリガするタイミングを説明するためのタイミ
ングチャートである。

【図１０】本発明の第４実施例による高速処理型ディジ
タルフィルタのブロック構成図である。

【図１１】従来の高速処理型ディジタルフィルタのブロ
ック構成図である。

【図１２】図１１の動作説明図である。

【符号の説明】

５１ Ａ／Ｄ変換器 ５２ シフトレジスタ ５３ 分周位相制御手段 ５４ ラッチ回路 ５５〜５９ 乗算器 ６０〜６３ フリップフロップ ６４〜６７ 加算器 ７１ データセレクタ ７２ クロックセレクタ ＣＬＫ１ 第１クロック信号 ＣＬＫ２ 第２クロック信号 ＳＳ１ 第１選択信号 ＳＳ２ 第２選択信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ローパスフィルタを介して入力されるア
   ナログ信号(S1)を、このアナログ信号(S1)の周波数ｆの
   ２ⁿ （ｎ＝１，２，３，…）倍の周波数２ⁿｆの第１ク
   ロック信号(CLK1)でサンプリングして得られるディジタ
   ルデータ(D)を出力するＡ／Ｄ変換器(51)と、 該データ(D) を該第１クロック信号(CLK1)でトリガする
   ことにより順次保持するｍ段のシフトレジスタ(52)と、 該第１クロック信号(CLK1)をｐ本に分岐し、かつｑ分周
   した後、分岐された各クロック信号の位相を分岐数ｐに
   応じてずらし、この位相のずれた各クロック信号の何れ
   かを第１選択信号(SS1) に応じて選択して出力する分周
   位相制御手段(53)と、 該シフトレジスタ(52)から出力されるデータを該分周位
   相制御手段(53)から出力される第２クロック信号(CLK2)
   でトリガして保持するラッチ回路(54)と、 該ラッチ回路(54)から出力されるデータに、個々に定め
   られた乗数を掛けて出力する該シフトレジスタ(52)の段
   数に対応したｍ段の乗算器(55 〜59) と、 該第２クロック信号(CLK2)で作動するｍ−１個のフリッ
   プフロップ(60 〜63)と、 該フリップフロップ(60 〜63) と交互に配列されるｍ−
   １個の加算器(64 〜67) とを具備し、 １段目の乗算器(55)から出力されるデータ(D1)を１個目
   のフリップフロップ(60)に供給し、１個目のフリップフ
   ロップ(60)で保持されたデータ(D2)と２段目の乗算器(5
   6)から出力されるデータ(D3)とを１個目の加算器(64)で
   加算し、１個目の加算器(64)から出力されるデータ(D4)
   を２個目のフリップフロップ(61)で保持し、２個目のフ
   リップフロップ(61)で保持されたデータ(D5)と、３段目
   の乗算器(57)から出力されるデータ(D6)とを２個目の加
   算器(65)で加算し、……、ｍ−１個のフリップフロップ
   (63)から出力されるデータ(D11) とｍ段目の乗算器(59)
   から出力されるデータ(D12) とをｍ−１個の加算器(67)
   で加算することにより、アナログ信号に変換した際に所
   望の特性を得ることが可能なデータ(D13) を出力するよ
   うに構成したことを特徴とする高速処理型ディジタルフ
   ィルタ。
2. 【請求項２】 前記Ａ／Ｄ変換器(51)から出力されるデ
   ータ(D) と、前記ラッチ回路(54)から出力されるデータ
   の何れかを第２選択信号(SS2) に応じて選択して前記ｍ
   段の乗算器(55 〜59) へ出力するデータセレクタ(71)
   と、 前記第１１クロック信号(CLK1)と、前記分周位相制御手
   段(53)から出力される第２クロック信号(CLK2)の何れか
   を第２選択信号(SS2) に応じて選択して前記ｍ−１個の
   フリップフロップ(60 〜63) へ出力するクロックセレク
   タ(72)とを設けたことを特徴とする請求項１記載の高速
   処理型ディジタルフィルタ。
3. 【請求項３】 前記分周位相制御手段(53)を、 前記第１クロック信号(CLK1)をｐ本に分岐し、かつｑ分
   周した後、分岐された各クロック信号の位相を分岐数ｐ
   に応じてずらして出力する分周手段と、この分周手段か
   ら出力される分岐数ｐに応じた数のクロック信号を、前
   記第１選択信号(SS1) に応じて選択して出力するセレク
   タとから構成したことを特徴とする請求項１又は２記載
   の高速処理型ディジタルフィルタ。
4. 【請求項４】 前記分周位相制御手段(53)における前記
   第１クロック信号(CLK1)の分周数ｑを、数値２を前記２
   ⁿ 倍で除した数値２／２ⁿ とし、前記分岐数ｐを、数値
   ２／２ⁿ の逆数２ⁿ ／２とし、この逆数２ⁿ ／２本に分
   岐された各クロック信号の位相をずらす場合に、３６０
   °×２／２ⁿ に対応する度数だけ順次ずらすようにした
   ことを特徴とする請求項１〜３の何れかに記載の高速処
   理型ディジタルフィルタ。
5. 【請求項５】 前記第１クロック信号(CLK1)の周波数２
   ⁿ ｆが、前記アナログ信号(S1)の周波数ｆの２² 倍であ
   る場合に、 前記分周位相制御手段(53)を、 前記第１クロック信号(CLK1)を１／２分周する分周手段
   と、該分周手段から出力されるクロック信号と、このク
   ロック信号をインバータにより反転させたクロック信号
   とを前記第１選択信号(SS1) に応じて選択して出力する
   セレクタとから構成したことを特徴とする請求項１又は
   ２記載の高速処理型ディジタルフィルタ。