JP3041932B2 - サンプルレート変換回路 - Google Patents
サンプルレート変換回路Info
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- JP3041932B2 JP3041932B2 JP27202990A JP27202990A JP3041932B2 JP 3041932 B2 JP3041932 B2 JP 3041932B2 JP 27202990 A JP27202990 A JP 27202990A JP 27202990 A JP27202990 A JP 27202990A JP 3041932 B2 JP3041932 B2 JP 3041932B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は第１のサンプリングクロックでサンプリング
されているディジタルデータを前記第１のサンプリング
クロックと異なる周波数の第２のサンプリングクロック
によるディジタルデータに変換するサンプルレート変換
回路に関する。
されているディジタルデータを前記第１のサンプリング
クロックと異なる周波数の第２のサンプリングクロック
によるディジタルデータに変換するサンプルレート変換
回路に関する。
［発明の概要］ 本発明は第１のサンプリングクロックでサンプリング
されているディジタルデータを前記第１のサンプリング
クロックと異なる周波数の第２のサンプリングクロック
を用いてサンプリングし直すサンプルレート変換回路に
おいて、 前記第１のサンプリングクロックに基づいて前記ディ
ジタルデータをラッチする複数の直列のレジスタを有す
る第１ラッチ手段と、この第１ラッチ手段のレジスタの
各出力データを前記第１のサンプリングクロックの位相
反転したクロックに基づいてラッチする複数のレジスタ
を有する補助第１ラッチ手段と、前記第１ラッチ手段の
出力データと前記補助第１ラッチ手段の出力データとを
選択信号に基づいて選択する選択手段と、前記第１のサ
ンプリングクロックを2m等分して2m個の係数組を作りそ
の番号をｍビット量子化し、前記第１のサンプリングク
ロックと前記第１のサンプリングクロックの位相差に対
応する係数組の最上位ビットのデータを前記選択信号と
して出力する係数発生回路と、前記選択手段の選択する
ディジタルデータを前記第２のサンプリングクロックに
基づいてラッチする第２ラッチ手段とを備えることによ
り、 第１ラッチ手段と補助第１ラッチ手段の内安定なラッ
チ状態のものを選択して第２ラッチ手段にラッチするた
め確実にデータを再サンプリングできるものである。
されているディジタルデータを前記第１のサンプリング
クロックと異なる周波数の第２のサンプリングクロック
を用いてサンプリングし直すサンプルレート変換回路に
おいて、 前記第１のサンプリングクロックに基づいて前記ディ
ジタルデータをラッチする複数の直列のレジスタを有す
る第１ラッチ手段と、この第１ラッチ手段のレジスタの
各出力データを前記第１のサンプリングクロックの位相
反転したクロックに基づいてラッチする複数のレジスタ
を有する補助第１ラッチ手段と、前記第１ラッチ手段の
出力データと前記補助第１ラッチ手段の出力データとを
選択信号に基づいて選択する選択手段と、前記第１のサ
ンプリングクロックを2m等分して2m個の係数組を作りそ
の番号をｍビット量子化し、前記第１のサンプリングク
ロックと前記第１のサンプリングクロックの位相差に対
応する係数組の最上位ビットのデータを前記選択信号と
して出力する係数発生回路と、前記選択手段の選択する
ディジタルデータを前記第２のサンプリングクロックに
基づいてラッチする第２ラッチ手段とを備えることによ
り、 第１ラッチ手段と補助第１ラッチ手段の内安定なラッ
チ状態のものを選択して第２ラッチ手段にラッチするた
め確実にデータを再サンプリングできるものである。
［従来の技術］ 近年、映像データや音声データ等の伝送形態がアナロ
グデータからディジタルデータへと移行し、このディジ
タルデータの処理にはサンプルレートを変更する必要が
少なからずある。
グデータからディジタルデータへと移行し、このディジ
タルデータの処理にはサンプルレートを変更する必要が
少なからずある。
第６図にはサンプルレートを変更するサンプルレート
変換回路の従来例が示されている。第６図において、入
力ディジタルデータは第１ラッチ手段１に入力され、こ
の第１ラッチ手段１はｎ段（ｎ≧２）の直列のレジスタ
R0〜Rn-1から成る。各レジスタR0〜Rn-1には第１のサン
プリングクロックCK1が導かれ、この第１のサンプリン
グクロックCK1に基づいてディジタルデータがラッチさ
れる。第２ラッチ手段２はｎ個のレジスタR00〜R0n-1を
有し、この各レジスタR00〜R0n-1には第１ラッチ手段１
の各レジスタR0〜Rn-1の出力が導かれている。各レジス
タＲ′０〜Ｒ′ｎには第２のサンプリングクロックCK2
が導かれ、この第２のサンプリングクロックCK2に基づ
いて第１ラッチ手段１のラッチデータがラッチし直され
る。この第２ラッチ手段２の各レジスタR00〜R0n-1の出
力データは各掛算器M0〜Mn-1にそれぞれ導かれる。一
方、位相差検出手段３には第１のサンプリングクロック
CK1と第２のサンプリングクロックCK2が導かれ、この双
方のクロックCK1,CK2の位相差データｋを係数テーブル
４に出力する。係数テーブル４には各位相データｋに対
応する係数データC0〜Cn-1が格納され、位相差検出手段
３の位相差データｋに基づく係数データC0〜Cn-1を各掛
算器M0〜Mn-1に出力する。各掛算器M0〜Mn-1はレジスタ
R00〜R0n-1の出力データと係数データC0〜Cn-1を掛算
し、その出力が加算器５で加算されて第２のサンプリン
グクロックCK2でサンプリングされたディジタルデータ
となって出力される。
変換回路の従来例が示されている。第６図において、入
力ディジタルデータは第１ラッチ手段１に入力され、こ
の第１ラッチ手段１はｎ段（ｎ≧２）の直列のレジスタ
R0〜Rn-1から成る。各レジスタR0〜Rn-1には第１のサン
プリングクロックCK1が導かれ、この第１のサンプリン
グクロックCK1に基づいてディジタルデータがラッチさ
れる。第２ラッチ手段２はｎ個のレジスタR00〜R0n-1を
有し、この各レジスタR00〜R0n-1には第１ラッチ手段１
の各レジスタR0〜Rn-1の出力が導かれている。各レジス
タＲ′０〜Ｒ′ｎには第２のサンプリングクロックCK2
が導かれ、この第２のサンプリングクロックCK2に基づ
いて第１ラッチ手段１のラッチデータがラッチし直され
る。この第２ラッチ手段２の各レジスタR00〜R0n-1の出
力データは各掛算器M0〜Mn-1にそれぞれ導かれる。一
方、位相差検出手段３には第１のサンプリングクロック
CK1と第２のサンプリングクロックCK2が導かれ、この双
方のクロックCK1,CK2の位相差データｋを係数テーブル
４に出力する。係数テーブル４には各位相データｋに対
応する係数データC0〜Cn-1が格納され、位相差検出手段
３の位相差データｋに基づく係数データC0〜Cn-1を各掛
算器M0〜Mn-1に出力する。各掛算器M0〜Mn-1はレジスタ
R00〜R0n-1の出力データと係数データC0〜Cn-1を掛算
し、その出力が加算器５で加算されて第２のサンプリン
グクロックCK2でサンプリングされたディジタルデータ
となって出力される。
［発明が解決しようとする課題］ しかしながら、第７図に示すように、第１のサンプリ
ングクロックCK2の立上り点がラッチタイミングとする
と、第１ラッチ手段１には第７図に示すデータ列１がラ
ッチされ、データ切換りポイントではデータが不安定で
ある。（第７図にて斜線で示す範囲はデータ不安定範囲
である。）従って、第２のサンプリングクロックCK2に
よる第２ラッチ手段２のラッチタイミングが第７図にて
矢印で示す如く上記のデータ不安定範囲となった場合に
は適正なデータを再サンプリングできないという欠点が
あった。
ングクロックCK2の立上り点がラッチタイミングとする
と、第１ラッチ手段１には第７図に示すデータ列１がラ
ッチされ、データ切換りポイントではデータが不安定で
ある。（第７図にて斜線で示す範囲はデータ不安定範囲
である。）従って、第２のサンプリングクロックCK2に
よる第２ラッチ手段２のラッチタイミングが第７図にて
矢印で示す如く上記のデータ不安定範囲となった場合に
は適正なデータを再サンプリングできないという欠点が
あった。
そこで、本発明は上記のような欠点を解消し、確実に
データを第２ラッチ手段に再サンプリングできるサンプ
ルレート変換回路を提供することを課題とする。
データを第２ラッチ手段に再サンプリングできるサンプ
ルレート変換回路を提供することを課題とする。
［課題を解決するための手段］ 上記課題を達成するための第１の発明に係るサンプル
レート変換回路は、第１のサンプリングクロックでサン
プリングされているディジタルデータを前記第１のサン
プリングクロックと異なる周波数の第２のサンプリング
クロックを用いてサンプリングし直すサンプルレート変
換回路において、ｎ段（ｎ≧２）の直列のレジスタを有
し、前記第１のサンプリングクロックに基づいて前記デ
ィジタルデータをラッチする第１ラッチ手段と、この第
１ラッチ手段のｎ段のレジスタに対応するｎ個のレジス
タを有し、前記第１ラッチ手段のレジスタの各出力デー
タを前記第１のサンプリングクロックの位相反転したク
ロックに基づいてラッチする補助第１ラッチ手段と、前
記第１ラッチ手段の各レジスタの出力データと前記補助
第１ラッチ手段の各レジスタの出力データとを選択信号
に基づいて選択する選択手段と、前記第１のサンプリン
グクロックを2m等分して2m個の係数組を作りその番号を
ｍビット量子化し、前記第１のサンプリングクロックと
前記第１のサンプリングクロックの位相差に対応する係
数組の最上位ビットのデータを前記選択信号として出力
する係数発生回路と、ｎ個のレジスタを有し、前記選択
手段が選択する各ディジタルデータを前記第２のサンプ
リングクロックに基づいてラッチする第２ラッチ手段と
を備えたものである。
レート変換回路は、第１のサンプリングクロックでサン
プリングされているディジタルデータを前記第１のサン
プリングクロックと異なる周波数の第２のサンプリング
クロックを用いてサンプリングし直すサンプルレート変
換回路において、ｎ段（ｎ≧２）の直列のレジスタを有
し、前記第１のサンプリングクロックに基づいて前記デ
ィジタルデータをラッチする第１ラッチ手段と、この第
１ラッチ手段のｎ段のレジスタに対応するｎ個のレジス
タを有し、前記第１ラッチ手段のレジスタの各出力デー
タを前記第１のサンプリングクロックの位相反転したク
ロックに基づいてラッチする補助第１ラッチ手段と、前
記第１ラッチ手段の各レジスタの出力データと前記補助
第１ラッチ手段の各レジスタの出力データとを選択信号
に基づいて選択する選択手段と、前記第１のサンプリン
グクロックを2m等分して2m個の係数組を作りその番号を
ｍビット量子化し、前記第１のサンプリングクロックと
前記第１のサンプリングクロックの位相差に対応する係
数組の最上位ビットのデータを前記選択信号として出力
する係数発生回路と、ｎ個のレジスタを有し、前記選択
手段が選択する各ディジタルデータを前記第２のサンプ
リングクロックに基づいてラッチする第２ラッチ手段と
を備えたものである。
また、第２の発明に係るサンプルレート変換回路は、
第１のサンプリングクロックでサンプリングされている
ディジタルデータを前記第１のサンプリングクロックと
異なる周波数の第２のサンプリングクロックを用いてサ
ンプリングし直すサンプルレート変換回路において、ｎ
段（ｎ≧２）の直列のレジスタを有し、前記第１のサン
プリングクロックに基づいて前記ディジタルデータをラ
ッチする第１ラッチ手段と、この第１ラッチ手段のｎ段
のレジスタに対応するｎ個のレジスタを有し、前記第１
ラッチ手段のレジスタの各出力データを前記第１のサン
プリングクロックの位相反転したクロックに基づいてラ
ッチする補助第１ラッチ手段と、前記第１ラッチ手段の
各レジスタの出力データと前記補助第１ラッチ手段の各
レジスタの出力データとを選択信号に基づいて選択する
選択手段と、前記第１のサンプリングクロックを2m等分
して2m個の係数組を作りこの係数組の番号にオフセット
を持たせてｍビット量子化し、前記第１のサンプリング
クロックと前記第１のサンプリングクロックの位相差に
対応する係数組の最上位ビットのデータを前記選択信号
として出力する係数発生回路と、ｎ個のレジスタを有
し、前記選択手段が選択する各ディジタルデータを前記
第２のサンプリングクロックに基づいてラッチする第２
ラッチ手段とを備えたものである。
第１のサンプリングクロックでサンプリングされている
ディジタルデータを前記第１のサンプリングクロックと
異なる周波数の第２のサンプリングクロックを用いてサ
ンプリングし直すサンプルレート変換回路において、ｎ
段（ｎ≧２）の直列のレジスタを有し、前記第１のサン
プリングクロックに基づいて前記ディジタルデータをラ
ッチする第１ラッチ手段と、この第１ラッチ手段のｎ段
のレジスタに対応するｎ個のレジスタを有し、前記第１
ラッチ手段のレジスタの各出力データを前記第１のサン
プリングクロックの位相反転したクロックに基づいてラ
ッチする補助第１ラッチ手段と、前記第１ラッチ手段の
各レジスタの出力データと前記補助第１ラッチ手段の各
レジスタの出力データとを選択信号に基づいて選択する
選択手段と、前記第１のサンプリングクロックを2m等分
して2m個の係数組を作りこの係数組の番号にオフセット
を持たせてｍビット量子化し、前記第１のサンプリング
クロックと前記第１のサンプリングクロックの位相差に
対応する係数組の最上位ビットのデータを前記選択信号
として出力する係数発生回路と、ｎ個のレジスタを有
し、前記選択手段が選択する各ディジタルデータを前記
第２のサンプリングクロックに基づいてラッチする第２
ラッチ手段とを備えたものである。
［作用］ 第１の発明によれば、第１ラッチ手段にはデータ列１
が、補助第１ラッチ手段にはデータ列１に対し180゜位
相遅れで同じ内容のデータ列２がそれぞれラッチされ、
不安定な範囲がないデータ列を選択手段にて選択して第
２ラッチ手段で再サンプリングするため、確実に再サン
プリングされる。
が、補助第１ラッチ手段にはデータ列１に対し180゜位
相遅れで同じ内容のデータ列２がそれぞれラッチされ、
不安定な範囲がないデータ列を選択手段にて選択して第
２ラッチ手段で再サンプリングするため、確実に再サン
プリングされる。
第２の発明によれば、第１ラッチ手段及び補助第１ラ
ッチ手段の伝播遅延時間に応じて第１ラッチ手段と補助
第１ラッチ手段の切換えタイミングを可変できるため如
何なる電気特性（伝播遅延特性）を持つ回路素子で構成
しても確実に再サンプリングされる。
ッチ手段の伝播遅延時間に応じて第１ラッチ手段と補助
第１ラッチ手段の切換えタイミングを可変できるため如
何なる電気特性（伝播遅延特性）を持つ回路素子で構成
しても確実に再サンプリングされる。
［実施例］ 以下、本発明の実施例を図面を用いて説明する。
第１図乃至第６図には本発明の実施例が示されてい
る。第１図には第７図にて破線で囲むタイミング変換部
Ａの回路ブロック図が示されている。第１図において、
入力ディジタルデータは第１ラッチ手段１に入力され、
この第１ラッチ手段１はｎ段（ｎ≧２）の直列のレジス
タR0〜Rn-1を有している。この各レジスタR0〜Rn-1には
第１のサンプリングクロックCK1が導かれ、この第１の
サンプリングクロックCK1に基づいてディジタルデータ
がラッチされる。補助第１ラッチ手段１′は第１ラッチ
手段１と同数のｎ個のレジスタＲ′０〜Ｒ′n-1を有
し、この各レジスタＲ′０〜Ｒ′n-1にはノット回路６
を通して第１のサンプリングクロックCK1の位相反転し
たクロック▲▼が導かれる。第２ラッチ手段２の
各レジスタR00〜R0n-1には第１ラッチ手段１のラッチデ
ータがラッチし直される。選択手段７はｎ個の選択回路
S0〜Sn-1から成り、各選択回路S0〜Sn-1には互いに対応
する第１ラッチ手段１のレジスタR0〜Rnの出力データと
補助第１ラッチ手段１′のレジスタＲ′０〜Ｒ′n-1の
出力データとの双方が導かれている。各選択回路S0〜S
n-1は選択信号に基づいて出力データを選択し、選択信
号が「１」のとき第１ラッチ手段１の出力データを、
「０」のとき補助第１ラッチ手段１′の出力データをそ
れぞれ選択する。係数発生回路８には第１のサンプリン
グクロックCK1と第２のサンプリングクロックCK2が導か
れ、係数発生回路８は第１のサンプリングクロックCK1
を24等分して24個の係数組を作りその番号を４ビット量
子化する。そして、第２のサンプリングクロックCK2の
立上り点における係数組の最上位ビットのデータ（０又
は１）を選択信号として出力する。尚、この実施例では
24等分して24個の係数組を作ったが、2m（ｍ≧１）等分
であればよい。第２ラッチ手段２はｎ個のレジスタR00
〜R0n-1を有し、各レジスタR00〜R0n-1には前記各選択
回路S0〜Sn-1が選択するディジタルデータが導かれてい
る。又、各レジスタR00〜R0n-1には第２のサンプリング
クロックCK2が入力され、この第２のサンプリングクロ
ックCK2に基づいて各選択回路S0〜Sn-1が選択するディ
ジタルデータをラッチする。この第２ラッチ手段２の各
レジスタR00〜R0n-1の出力は従来例と同様に処理され
る。
る。第１図には第７図にて破線で囲むタイミング変換部
Ａの回路ブロック図が示されている。第１図において、
入力ディジタルデータは第１ラッチ手段１に入力され、
この第１ラッチ手段１はｎ段（ｎ≧２）の直列のレジス
タR0〜Rn-1を有している。この各レジスタR0〜Rn-1には
第１のサンプリングクロックCK1が導かれ、この第１の
サンプリングクロックCK1に基づいてディジタルデータ
がラッチされる。補助第１ラッチ手段１′は第１ラッチ
手段１と同数のｎ個のレジスタＲ′０〜Ｒ′n-1を有
し、この各レジスタＲ′０〜Ｒ′n-1にはノット回路６
を通して第１のサンプリングクロックCK1の位相反転し
たクロック▲▼が導かれる。第２ラッチ手段２の
各レジスタR00〜R0n-1には第１ラッチ手段１のラッチデ
ータがラッチし直される。選択手段７はｎ個の選択回路
S0〜Sn-1から成り、各選択回路S0〜Sn-1には互いに対応
する第１ラッチ手段１のレジスタR0〜Rnの出力データと
補助第１ラッチ手段１′のレジスタＲ′０〜Ｒ′n-1の
出力データとの双方が導かれている。各選択回路S0〜S
n-1は選択信号に基づいて出力データを選択し、選択信
号が「１」のとき第１ラッチ手段１の出力データを、
「０」のとき補助第１ラッチ手段１′の出力データをそ
れぞれ選択する。係数発生回路８には第１のサンプリン
グクロックCK1と第２のサンプリングクロックCK2が導か
れ、係数発生回路８は第１のサンプリングクロックCK1
を24等分して24個の係数組を作りその番号を４ビット量
子化する。そして、第２のサンプリングクロックCK2の
立上り点における係数組の最上位ビットのデータ（０又
は１）を選択信号として出力する。尚、この実施例では
24等分して24個の係数組を作ったが、2m（ｍ≧１）等分
であればよい。第２ラッチ手段２はｎ個のレジスタR00
〜R0n-1を有し、各レジスタR00〜R0n-1には前記各選択
回路S0〜Sn-1が選択するディジタルデータが導かれてい
る。又、各レジスタR00〜R0n-1には第２のサンプリング
クロックCK2が入力され、この第２のサンプリングクロ
ックCK2に基づいて各選択回路S0〜Sn-1が選択するディ
ジタルデータをラッチする。この第２ラッチ手段２の各
レジスタR00〜R0n-1の出力は従来例と同様に処理され
る。
以下、上記構成の作用について説明する。
第２図に示すような基本データから成るディジタルデ
ータが入力されると、第２図に示すように、第１ラッチ
手段１にはデータ列１が、補助第１ラッチ手段１′には
データ列１に対し180゜位相遅れで同じ内容のデータ列
２がそれぞれラッチされる。第３図に示すように、この
第１ラッチ手段１と補助第１ラッチ手段１′はクロック
の立上り点をラッチタイミングとするがこれらの回路素
子の伝播遅延時間ｔだけラッチデータの切換わりが遅れ
る。一方、第３図に示すように、係数発生回路８は第１
のサンプリングクロックCK1がＨレベルのとき係数組の
最上位ビットのデータが「０」であるため選択手段７は
補助第１ラッチ手段１′の出力データを選択し、第１の
サンプリングクロックCK1がＬレベルのとき係数組の最
上位ビットのデータが「１」であるため選択手段７は第
１ラッチ手段１の出力データを選択する（第３図にて斜
線で示す）。そして、第１のサンプリングクロックCK1
がＬレベルのとき第１ラッチ手段１の各レジスタR0〜Rn
は安定状態であり、第１のサンプリングクロックCK1が
Ｈレベルのとき補助第１ラッチ手段１′の各レジスタ
Ｒ′０〜Ｒ′ｎは安定状態であり、この安定状態にある
レジスタの出力データのみ選択手段７を介して第２ラッ
チ手段２に出力される。従って、第２ラッチ手段２には
第２のサンプリングクロックCK2に基づいて確実なデー
タが再サンプリングされる。
ータが入力されると、第２図に示すように、第１ラッチ
手段１にはデータ列１が、補助第１ラッチ手段１′には
データ列１に対し180゜位相遅れで同じ内容のデータ列
２がそれぞれラッチされる。第３図に示すように、この
第１ラッチ手段１と補助第１ラッチ手段１′はクロック
の立上り点をラッチタイミングとするがこれらの回路素
子の伝播遅延時間ｔだけラッチデータの切換わりが遅れ
る。一方、第３図に示すように、係数発生回路８は第１
のサンプリングクロックCK1がＨレベルのとき係数組の
最上位ビットのデータが「０」であるため選択手段７は
補助第１ラッチ手段１′の出力データを選択し、第１の
サンプリングクロックCK1がＬレベルのとき係数組の最
上位ビットのデータが「１」であるため選択手段７は第
１ラッチ手段１の出力データを選択する（第３図にて斜
線で示す）。そして、第１のサンプリングクロックCK1
がＬレベルのとき第１ラッチ手段１の各レジスタR0〜Rn
は安定状態であり、第１のサンプリングクロックCK1が
Ｈレベルのとき補助第１ラッチ手段１′の各レジスタ
Ｒ′０〜Ｒ′ｎは安定状態であり、この安定状態にある
レジスタの出力データのみ選択手段７を介して第２ラッ
チ手段２に出力される。従って、第２ラッチ手段２には
第２のサンプリングクロックCK2に基づいて確実なデー
タが再サンプリングされる。
また、係数発生回路８の構成を、作成する係数組の番
号にオフセットを持たせて４ビット量子化するように変
更する。すると、第４図にて斜線で示すように第２ラッ
チ手段２がラッチする範囲を前記実施例よりオフセット
量に対応して遅らせることができる。従って、第１ラッ
チ手段１及び補助第１ラッチ手段１′の伝播遅延時間ｔ
が遅い回路素子で構成されてもセットアップタイムに余
裕を持たせることができ、如何なる伝播遅延特性を持つ
回路素子で構成しても確実に再サンプリングできる。
号にオフセットを持たせて４ビット量子化するように変
更する。すると、第４図にて斜線で示すように第２ラッ
チ手段２がラッチする範囲を前記実施例よりオフセット
量に対応して遅らせることができる。従って、第１ラッ
チ手段１及び補助第１ラッチ手段１′の伝播遅延時間ｔ
が遅い回路素子で構成されてもセットアップタイムに余
裕を持たせることができ、如何なる伝播遅延特性を持つ
回路素子で構成しても確実に再サンプリングできる。
第５図（ａ）には入力データを示す波形図が示され、
第５図（ｂ）には本実施例のサンプルレート変換回路を
通った出力データを示す波形図が示されている。オフセ
ットがゼロの係数組により補間を行った場合、出力信号
は理想的には入力信号よりフィルタのグループディレイ
分だけ遅れた信号が出力される。又、オフセットが２の
係数組により補間を行った場合、第２のサンプリングク
ロックで補間されるデータは×印となり、これが第２の
サンプリングクロックに同期して出力されるから出力信
号は第５図（ｂ）に示す如くフィルタのグループディレ
イ＋オフセット 分だけ入力信号がシフトした波形になる。尚、第５図
（ｂ）の波形図はフィルタによるグループディレイを無
視してあり、又、係数組にオフセットを持たせることは
入力信号に対して出力信号の遅延量が増えることを意味
するが波形歪にはならない。
第５図（ｂ）には本実施例のサンプルレート変換回路を
通った出力データを示す波形図が示されている。オフセ
ットがゼロの係数組により補間を行った場合、出力信号
は理想的には入力信号よりフィルタのグループディレイ
分だけ遅れた信号が出力される。又、オフセットが２の
係数組により補間を行った場合、第２のサンプリングク
ロックで補間されるデータは×印となり、これが第２の
サンプリングクロックに同期して出力されるから出力信
号は第５図（ｂ）に示す如くフィルタのグループディレ
イ＋オフセット 分だけ入力信号がシフトした波形になる。尚、第５図
（ｂ）の波形図はフィルタによるグループディレイを無
視してあり、又、係数組にオフセットを持たせることは
入力信号に対して出力信号の遅延量が増えることを意味
するが波形歪にはならない。
［発明の効果］ 以上述べたように本発明によれば、第１のサンプリン
グクロックでサンプリングされているディジタルデータ
を前記第１のサンプリングクロックと異なる周波数の第
２のサンプリングクロックを用いてサンプリングし直す
サンプルレート変換回路において、前記第１のサンプリ
ングクロックに基づいて前記ディジタルデータをラッチ
する複数の直列のレジスタを有する第１ラッチ手段と、
この第１ラッチ手段のレジスタの各出力データを前記第
１のサンプリングクロックの位相反転したクロックに基
づいてラッチする複数のレジスタを有する補助第１ラッ
チ手段と、前記第１ラッチ手段の出力データと前記補助
第１ラッチ手段の出力データとを選択信号に基づいて選
択する選択手段と、前記第１のサンプリングクロックを
2m等分して2m個の係数組を作りその番号をｍビット量子
化し、前記第１のサンプリングクロックと前記第１のサ
ンプリングクロックの位相差に対応する係数組の最上位
ビットのデータを前記選択信号として出力する係数発生
回路と、前記選択手段の選択するディジタルデータを前
記第２のサンプリングクロックに基づいてラッチする第
２ラッチ手段とを備えたので、第１ラッチ手段と補助第
１ラッチ手段の内安定なラッチ状態のものを選択して第
２ラッチ手段にラッチするため確実にデータを再サンプ
リングできるという効果を奏する。
グクロックでサンプリングされているディジタルデータ
を前記第１のサンプリングクロックと異なる周波数の第
２のサンプリングクロックを用いてサンプリングし直す
サンプルレート変換回路において、前記第１のサンプリ
ングクロックに基づいて前記ディジタルデータをラッチ
する複数の直列のレジスタを有する第１ラッチ手段と、
この第１ラッチ手段のレジスタの各出力データを前記第
１のサンプリングクロックの位相反転したクロックに基
づいてラッチする複数のレジスタを有する補助第１ラッ
チ手段と、前記第１ラッチ手段の出力データと前記補助
第１ラッチ手段の出力データとを選択信号に基づいて選
択する選択手段と、前記第１のサンプリングクロックを
2m等分して2m個の係数組を作りその番号をｍビット量子
化し、前記第１のサンプリングクロックと前記第１のサ
ンプリングクロックの位相差に対応する係数組の最上位
ビットのデータを前記選択信号として出力する係数発生
回路と、前記選択手段の選択するディジタルデータを前
記第２のサンプリングクロックに基づいてラッチする第
２ラッチ手段とを備えたので、第１ラッチ手段と補助第
１ラッチ手段の内安定なラッチ状態のものを選択して第
２ラッチ手段にラッチするため確実にデータを再サンプ
リングできるという効果を奏する。
また、第２の発明によれば第１の発明の構成に加え係
数発生回路の作成する係数組の番号にオフセットを持た
せるようにしたので、第１ラッチ手段及び補助第１ラッ
チ手段が如何なる伝播遅延特性を持つ回路素子で構成し
ても常に確実にデータを再サンプリングできるという効
果をも奏する。
数発生回路の作成する係数組の番号にオフセットを持た
せるようにしたので、第１ラッチ手段及び補助第１ラッ
チ手段が如何なる伝播遅延特性を持つ回路素子で構成し
ても常に確実にデータを再サンプリングできるという効
果をも奏する。
第１図乃至第５図（ｂ）は本発明の実施例を示し、第１
図はタイミング変換部の回路ブロック図、第２図はタイ
ムチャート図、第３図はオフセットがゼロのときのタイ
ムチャート図、第４図はオフセットが２のときのタイム
チャート図、第５図（ａ）は入力データを示す波形図、
第５図（ｂ）は出力データを示す波形図であり、第６図
及び第７図は従来例を示し、第６図はサンプルレート変
換回路の回路ブロック図、第７図はタイムチャート図で
ある。 １……第１ラッチ手段、１′……補助第１ラッチ手段、
２……第２ラッチ手段、７……選択手段、８……係数発
生回路、R0〜Rn-1、Ｒ′０〜Ｒ′n-1、R00〜R0n-1……
レジスタ。
図はタイミング変換部の回路ブロック図、第２図はタイ
ムチャート図、第３図はオフセットがゼロのときのタイ
ムチャート図、第４図はオフセットが２のときのタイム
チャート図、第５図（ａ）は入力データを示す波形図、
第５図（ｂ）は出力データを示す波形図であり、第６図
及び第７図は従来例を示し、第６図はサンプルレート変
換回路の回路ブロック図、第７図はタイムチャート図で
ある。 １……第１ラッチ手段、１′……補助第１ラッチ手段、
２……第２ラッチ手段、７……選択手段、８……係数発
生回路、R0〜Rn-1、Ｒ′０〜Ｒ′n-1、R00〜R0n-1……
レジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 和夫 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平４−129413（ＪＰ，Ａ) 特開 平３−271856（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 5/06 335 H04N 7/24 H04N 9/475 H04N 11/04
Claims (2)
- 【請求項１】第１のサンプリングクロックでサンプリン
グされているディジタルデータを前記第１のサンプリン
グクロックと異なる周波数の第２のサンプリングクロッ
クを用いてサンプリングし直すサンプルレート変換回路
において、 ｎ段（ｎ≧２）の直列のレジスタを有し、前記第１のサ
ンプリングクロックに基づいて前記ディジタルデータを
ラッチする第１ラッチ手段と、 この第１ラッチ手段のｎ段のレジスタに対応するｎ個の
レジスタを有し、前記第１ラッチ手段のレジスタの各出
力データを前記第１のサンプリングクロックの位相反転
したクロックに基づいてラッチする補助第１ラッチ手段
と、 前記第１ラッチ手段の各レジスタの出力データと前記補
助第１ラッチ手段の各レジスタの出力データとを選択信
号に基づいて選択する選択手段と、 前記第１のサンプリングクロックを2m等分して2m個の係
数組を作りその番号をｍビット量子化し、前記第１のサ
ンプリングクロックと前記第１のサンプリングクロック
の位相差に対応する係数組の最上位ビットのデータを前
記選択信号として出力する係数発生回路と、 ｎ個のレジスタを有し、前記選択手段が選択する各ディ
ジタルデータを前記第２のサンプリングクロックに基づ
いてラッチする第２ラッチ手段とを備えたことを特徴と
するサンプルレート変換回路。 - 【請求項２】第１のサンプリングクロックでサンプリン
グされているディジタルデータを前記第１のサンプリン
グクロックと異なる周波数の第２のサンプリングクロッ
クを用いてサンプリングし直すサンプルレート変換回路
において、 ｎ段（ｎ≧２）の直列のレジスタを有し、前記第１のサ
ンプリングクロックに基づいて前記ディジタルデータを
ラッチする第１ラッチ手段と、 この第１ラッチ手段のｎ段のレジスタに対応するｎ個の
レジスタを有し、前記第１ラッチ手段のレジスタの各出
力データを前記第１のサンプリングクロックの位相反転
したクロックに基づいてラッチする補助第１ラッチ手段
と、 前記第１ラッチ手段の各レジスタの出力データと前記補
助第１ラッチ手段の各レジスタの出力データとを選択信
号に基づいて選択する選択手段と、 前記第１のサンプリングクロックを2m等分して2m個の係
数組を作りこの係数組の番号にオフセットを持たせてｍ
ビット量子化し、前記第１のサンプリングクロックと前
記第１のサンプリングクロックの位相差に対応する係数
組の最上位ビットのデータを前記選択信号として出力す
る係数発生回路と、 ｎ個のレジスタを有し、前記選択手段が選択する各ディ
ジタルデータを前記第２のサンプリングクロックに基づ
いてラッチする第２ラッチ手段とを備えたことを特徴と
するサンプルレート変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27202990A JP3041932B2 (ja) | 1990-10-09 | 1990-10-09 | サンプルレート変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27202990A JP3041932B2 (ja) | 1990-10-09 | 1990-10-09 | サンプルレート変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04147331A JPH04147331A (ja) | 1992-05-20 |
| JP3041932B2 true JP3041932B2 (ja) | 2000-05-15 |
Family
ID=17508136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27202990A Expired - Fee Related JP3041932B2 (ja) | 1990-10-09 | 1990-10-09 | サンプルレート変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3041932B2 (ja) |
-
1990
- 1990-10-09 JP JP27202990A patent/JP3041932B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04147331A (ja) | 1992-05-20 |
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| LAPS | Cancellation because of no payment of annual fees |