JP3041932B2 - サンプルレート変換回路 - Google Patents
サンプルレート変換回路Info
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- JP3041932B2 JP3041932B2 JP27202990A JP27202990A JP3041932B2 JP 3041932 B2 JP3041932 B2 JP 3041932B2 JP 27202990 A JP27202990 A JP 27202990A JP 27202990 A JP27202990 A JP 27202990A JP 3041932 B2 JP3041932 B2 JP 3041932B2
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は第1のサンプリングクロックでサンプリング
されているディジタルデータを前記第1のサンプリング
クロックと異なる周波数の第2のサンプリングクロック
によるディジタルデータに変換するサンプルレート変換
回路に関する。
されているディジタルデータを前記第1のサンプリング
クロックと異なる周波数の第2のサンプリングクロック
によるディジタルデータに変換するサンプルレート変換
回路に関する。
[発明の概要] 本発明は第1のサンプリングクロックでサンプリング
されているディジタルデータを前記第1のサンプリング
クロックと異なる周波数の第2のサンプリングクロック
を用いてサンプリングし直すサンプルレート変換回路に
おいて、 前記第1のサンプリングクロックに基づいて前記ディ
ジタルデータをラッチする複数の直列のレジスタを有す
る第1ラッチ手段と、この第1ラッチ手段のレジスタの
各出力データを前記第1のサンプリングクロックの位相
反転したクロックに基づいてラッチする複数のレジスタ
を有する補助第1ラッチ手段と、前記第1ラッチ手段の
出力データと前記補助第1ラッチ手段の出力データとを
選択信号に基づいて選択する選択手段と、前記第1のサ
ンプリングクロックを2m等分して2m個の係数組を作りそ
の番号をmビット量子化し、前記第1のサンプリングク
ロックと前記第1のサンプリングクロックの位相差に対
応する係数組の最上位ビットのデータを前記選択信号と
して出力する係数発生回路と、前記選択手段の選択する
ディジタルデータを前記第2のサンプリングクロックに
基づいてラッチする第2ラッチ手段とを備えることによ
り、 第1ラッチ手段と補助第1ラッチ手段の内安定なラッ
チ状態のものを選択して第2ラッチ手段にラッチするた
め確実にデータを再サンプリングできるものである。
されているディジタルデータを前記第1のサンプリング
クロックと異なる周波数の第2のサンプリングクロック
を用いてサンプリングし直すサンプルレート変換回路に
おいて、 前記第1のサンプリングクロックに基づいて前記ディ
ジタルデータをラッチする複数の直列のレジスタを有す
る第1ラッチ手段と、この第1ラッチ手段のレジスタの
各出力データを前記第1のサンプリングクロックの位相
反転したクロックに基づいてラッチする複数のレジスタ
を有する補助第1ラッチ手段と、前記第1ラッチ手段の
出力データと前記補助第1ラッチ手段の出力データとを
選択信号に基づいて選択する選択手段と、前記第1のサ
ンプリングクロックを2m等分して2m個の係数組を作りそ
の番号をmビット量子化し、前記第1のサンプリングク
ロックと前記第1のサンプリングクロックの位相差に対
応する係数組の最上位ビットのデータを前記選択信号と
して出力する係数発生回路と、前記選択手段の選択する
ディジタルデータを前記第2のサンプリングクロックに
基づいてラッチする第2ラッチ手段とを備えることによ
り、 第1ラッチ手段と補助第1ラッチ手段の内安定なラッ
チ状態のものを選択して第2ラッチ手段にラッチするた
め確実にデータを再サンプリングできるものである。
[従来の技術] 近年、映像データや音声データ等の伝送形態がアナロ
グデータからディジタルデータへと移行し、このディジ
タルデータの処理にはサンプルレートを変更する必要が
少なからずある。
グデータからディジタルデータへと移行し、このディジ
タルデータの処理にはサンプルレートを変更する必要が
少なからずある。
第6図にはサンプルレートを変更するサンプルレート
変換回路の従来例が示されている。第6図において、入
力ディジタルデータは第1ラッチ手段1に入力され、こ
の第1ラッチ手段1はn段(n≧2)の直列のレジスタ
R0〜Rn-1から成る。各レジスタR0〜Rn-1には第1のサン
プリングクロックCK1が導かれ、この第1のサンプリン
グクロックCK1に基づいてディジタルデータがラッチさ
れる。第2ラッチ手段2はn個のレジスタR00〜R0n-1を
有し、この各レジスタR00〜R0n-1には第1ラッチ手段1
の各レジスタR0〜Rn-1の出力が導かれている。各レジス
タR′0〜R′nには第2のサンプリングクロックCK2
が導かれ、この第2のサンプリングクロックCK2に基づ
いて第1ラッチ手段1のラッチデータがラッチし直され
る。この第2ラッチ手段2の各レジスタR00〜R0n-1の出
力データは各掛算器M0〜Mn-1にそれぞれ導かれる。一
方、位相差検出手段3には第1のサンプリングクロック
CK1と第2のサンプリングクロックCK2が導かれ、この双
方のクロックCK1,CK2の位相差データkを係数テーブル
4に出力する。係数テーブル4には各位相データkに対
応する係数データC0〜Cn-1が格納され、位相差検出手段
3の位相差データkに基づく係数データC0〜Cn-1を各掛
算器M0〜Mn-1に出力する。各掛算器M0〜Mn-1はレジスタ
R00〜R0n-1の出力データと係数データC0〜Cn-1を掛算
し、その出力が加算器5で加算されて第2のサンプリン
グクロックCK2でサンプリングされたディジタルデータ
となって出力される。
変換回路の従来例が示されている。第6図において、入
力ディジタルデータは第1ラッチ手段1に入力され、こ
の第1ラッチ手段1はn段(n≧2)の直列のレジスタ
R0〜Rn-1から成る。各レジスタR0〜Rn-1には第1のサン
プリングクロックCK1が導かれ、この第1のサンプリン
グクロックCK1に基づいてディジタルデータがラッチさ
れる。第2ラッチ手段2はn個のレジスタR00〜R0n-1を
有し、この各レジスタR00〜R0n-1には第1ラッチ手段1
の各レジスタR0〜Rn-1の出力が導かれている。各レジス
タR′0〜R′nには第2のサンプリングクロックCK2
が導かれ、この第2のサンプリングクロックCK2に基づ
いて第1ラッチ手段1のラッチデータがラッチし直され
る。この第2ラッチ手段2の各レジスタR00〜R0n-1の出
力データは各掛算器M0〜Mn-1にそれぞれ導かれる。一
方、位相差検出手段3には第1のサンプリングクロック
CK1と第2のサンプリングクロックCK2が導かれ、この双
方のクロックCK1,CK2の位相差データkを係数テーブル
4に出力する。係数テーブル4には各位相データkに対
応する係数データC0〜Cn-1が格納され、位相差検出手段
3の位相差データkに基づく係数データC0〜Cn-1を各掛
算器M0〜Mn-1に出力する。各掛算器M0〜Mn-1はレジスタ
R00〜R0n-1の出力データと係数データC0〜Cn-1を掛算
し、その出力が加算器5で加算されて第2のサンプリン
グクロックCK2でサンプリングされたディジタルデータ
となって出力される。
[発明が解決しようとする課題] しかしながら、第7図に示すように、第1のサンプリ
ングクロックCK2の立上り点がラッチタイミングとする
と、第1ラッチ手段1には第7図に示すデータ列1がラ
ッチされ、データ切換りポイントではデータが不安定で
ある。(第7図にて斜線で示す範囲はデータ不安定範囲
である。)従って、第2のサンプリングクロックCK2に
よる第2ラッチ手段2のラッチタイミングが第7図にて
矢印で示す如く上記のデータ不安定範囲となった場合に
は適正なデータを再サンプリングできないという欠点が
あった。
ングクロックCK2の立上り点がラッチタイミングとする
と、第1ラッチ手段1には第7図に示すデータ列1がラ
ッチされ、データ切換りポイントではデータが不安定で
ある。(第7図にて斜線で示す範囲はデータ不安定範囲
である。)従って、第2のサンプリングクロックCK2に
よる第2ラッチ手段2のラッチタイミングが第7図にて
矢印で示す如く上記のデータ不安定範囲となった場合に
は適正なデータを再サンプリングできないという欠点が
あった。
そこで、本発明は上記のような欠点を解消し、確実に
データを第2ラッチ手段に再サンプリングできるサンプ
ルレート変換回路を提供することを課題とする。
データを第2ラッチ手段に再サンプリングできるサンプ
ルレート変換回路を提供することを課題とする。
[課題を解決するための手段] 上記課題を達成するための第1の発明に係るサンプル
レート変換回路は、第1のサンプリングクロックでサン
プリングされているディジタルデータを前記第1のサン
プリングクロックと異なる周波数の第2のサンプリング
クロックを用いてサンプリングし直すサンプルレート変
換回路において、n段(n≧2)の直列のレジスタを有
し、前記第1のサンプリングクロックに基づいて前記デ
ィジタルデータをラッチする第1ラッチ手段と、この第
1ラッチ手段のn段のレジスタに対応するn個のレジス
タを有し、前記第1ラッチ手段のレジスタの各出力デー
タを前記第1のサンプリングクロックの位相反転したク
ロックに基づいてラッチする補助第1ラッチ手段と、前
記第1ラッチ手段の各レジスタの出力データと前記補助
第1ラッチ手段の各レジスタの出力データとを選択信号
に基づいて選択する選択手段と、前記第1のサンプリン
グクロックを2m等分して2m個の係数組を作りその番号を
mビット量子化し、前記第1のサンプリングクロックと
前記第1のサンプリングクロックの位相差に対応する係
数組の最上位ビットのデータを前記選択信号として出力
する係数発生回路と、n個のレジスタを有し、前記選択
手段が選択する各ディジタルデータを前記第2のサンプ
リングクロックに基づいてラッチする第2ラッチ手段と
を備えたものである。
レート変換回路は、第1のサンプリングクロックでサン
プリングされているディジタルデータを前記第1のサン
プリングクロックと異なる周波数の第2のサンプリング
クロックを用いてサンプリングし直すサンプルレート変
換回路において、n段(n≧2)の直列のレジスタを有
し、前記第1のサンプリングクロックに基づいて前記デ
ィジタルデータをラッチする第1ラッチ手段と、この第
1ラッチ手段のn段のレジスタに対応するn個のレジス
タを有し、前記第1ラッチ手段のレジスタの各出力デー
タを前記第1のサンプリングクロックの位相反転したク
ロックに基づいてラッチする補助第1ラッチ手段と、前
記第1ラッチ手段の各レジスタの出力データと前記補助
第1ラッチ手段の各レジスタの出力データとを選択信号
に基づいて選択する選択手段と、前記第1のサンプリン
グクロックを2m等分して2m個の係数組を作りその番号を
mビット量子化し、前記第1のサンプリングクロックと
前記第1のサンプリングクロックの位相差に対応する係
数組の最上位ビットのデータを前記選択信号として出力
する係数発生回路と、n個のレジスタを有し、前記選択
手段が選択する各ディジタルデータを前記第2のサンプ
リングクロックに基づいてラッチする第2ラッチ手段と
を備えたものである。
また、第2の発明に係るサンプルレート変換回路は、
第1のサンプリングクロックでサンプリングされている
ディジタルデータを前記第1のサンプリングクロックと
異なる周波数の第2のサンプリングクロックを用いてサ
ンプリングし直すサンプルレート変換回路において、n
段(n≧2)の直列のレジスタを有し、前記第1のサン
プリングクロックに基づいて前記ディジタルデータをラ
ッチする第1ラッチ手段と、この第1ラッチ手段のn段
のレジスタに対応するn個のレジスタを有し、前記第1
ラッチ手段のレジスタの各出力データを前記第1のサン
プリングクロックの位相反転したクロックに基づいてラ
ッチする補助第1ラッチ手段と、前記第1ラッチ手段の
各レジスタの出力データと前記補助第1ラッチ手段の各
レジスタの出力データとを選択信号に基づいて選択する
選択手段と、前記第1のサンプリングクロックを2m等分
して2m個の係数組を作りこの係数組の番号にオフセット
を持たせてmビット量子化し、前記第1のサンプリング
クロックと前記第1のサンプリングクロックの位相差に
対応する係数組の最上位ビットのデータを前記選択信号
として出力する係数発生回路と、n個のレジスタを有
し、前記選択手段が選択する各ディジタルデータを前記
第2のサンプリングクロックに基づいてラッチする第2
ラッチ手段とを備えたものである。
第1のサンプリングクロックでサンプリングされている
ディジタルデータを前記第1のサンプリングクロックと
異なる周波数の第2のサンプリングクロックを用いてサ
ンプリングし直すサンプルレート変換回路において、n
段(n≧2)の直列のレジスタを有し、前記第1のサン
プリングクロックに基づいて前記ディジタルデータをラ
ッチする第1ラッチ手段と、この第1ラッチ手段のn段
のレジスタに対応するn個のレジスタを有し、前記第1
ラッチ手段のレジスタの各出力データを前記第1のサン
プリングクロックの位相反転したクロックに基づいてラ
ッチする補助第1ラッチ手段と、前記第1ラッチ手段の
各レジスタの出力データと前記補助第1ラッチ手段の各
レジスタの出力データとを選択信号に基づいて選択する
選択手段と、前記第1のサンプリングクロックを2m等分
して2m個の係数組を作りこの係数組の番号にオフセット
を持たせてmビット量子化し、前記第1のサンプリング
クロックと前記第1のサンプリングクロックの位相差に
対応する係数組の最上位ビットのデータを前記選択信号
として出力する係数発生回路と、n個のレジスタを有
し、前記選択手段が選択する各ディジタルデータを前記
第2のサンプリングクロックに基づいてラッチする第2
ラッチ手段とを備えたものである。
[作用] 第1の発明によれば、第1ラッチ手段にはデータ列1
が、補助第1ラッチ手段にはデータ列1に対し180゜位
相遅れで同じ内容のデータ列2がそれぞれラッチされ、
不安定な範囲がないデータ列を選択手段にて選択して第
2ラッチ手段で再サンプリングするため、確実に再サン
プリングされる。
が、補助第1ラッチ手段にはデータ列1に対し180゜位
相遅れで同じ内容のデータ列2がそれぞれラッチされ、
不安定な範囲がないデータ列を選択手段にて選択して第
2ラッチ手段で再サンプリングするため、確実に再サン
プリングされる。
第2の発明によれば、第1ラッチ手段及び補助第1ラ
ッチ手段の伝播遅延時間に応じて第1ラッチ手段と補助
第1ラッチ手段の切換えタイミングを可変できるため如
何なる電気特性(伝播遅延特性)を持つ回路素子で構成
しても確実に再サンプリングされる。
ッチ手段の伝播遅延時間に応じて第1ラッチ手段と補助
第1ラッチ手段の切換えタイミングを可変できるため如
何なる電気特性(伝播遅延特性)を持つ回路素子で構成
しても確実に再サンプリングされる。
[実施例] 以下、本発明の実施例を図面を用いて説明する。
第1図乃至第6図には本発明の実施例が示されてい
る。第1図には第7図にて破線で囲むタイミング変換部
Aの回路ブロック図が示されている。第1図において、
入力ディジタルデータは第1ラッチ手段1に入力され、
この第1ラッチ手段1はn段(n≧2)の直列のレジス
タR0〜Rn-1を有している。この各レジスタR0〜Rn-1には
第1のサンプリングクロックCK1が導かれ、この第1の
サンプリングクロックCK1に基づいてディジタルデータ
がラッチされる。補助第1ラッチ手段1′は第1ラッチ
手段1と同数のn個のレジスタR′0〜R′n-1を有
し、この各レジスタR′0〜R′n-1にはノット回路6
を通して第1のサンプリングクロックCK1の位相反転し
たクロック▲▼が導かれる。第2ラッチ手段2の
各レジスタR00〜R0n-1には第1ラッチ手段1のラッチデ
ータがラッチし直される。選択手段7はn個の選択回路
S0〜Sn-1から成り、各選択回路S0〜Sn-1には互いに対応
する第1ラッチ手段1のレジスタR0〜Rnの出力データと
補助第1ラッチ手段1′のレジスタR′0〜R′n-1の
出力データとの双方が導かれている。各選択回路S0〜S
n-1は選択信号に基づいて出力データを選択し、選択信
号が「1」のとき第1ラッチ手段1の出力データを、
「0」のとき補助第1ラッチ手段1′の出力データをそ
れぞれ選択する。係数発生回路8には第1のサンプリン
グクロックCK1と第2のサンプリングクロックCK2が導か
れ、係数発生回路8は第1のサンプリングクロックCK1
を24等分して24個の係数組を作りその番号を4ビット量
子化する。そして、第2のサンプリングクロックCK2の
立上り点における係数組の最上位ビットのデータ(0又
は1)を選択信号として出力する。尚、この実施例では
24等分して24個の係数組を作ったが、2m(m≧1)等分
であればよい。第2ラッチ手段2はn個のレジスタR00
〜R0n-1を有し、各レジスタR00〜R0n-1には前記各選択
回路S0〜Sn-1が選択するディジタルデータが導かれてい
る。又、各レジスタR00〜R0n-1には第2のサンプリング
クロックCK2が入力され、この第2のサンプリングクロ
ックCK2に基づいて各選択回路S0〜Sn-1が選択するディ
ジタルデータをラッチする。この第2ラッチ手段2の各
レジスタR00〜R0n-1の出力は従来例と同様に処理され
る。
る。第1図には第7図にて破線で囲むタイミング変換部
Aの回路ブロック図が示されている。第1図において、
入力ディジタルデータは第1ラッチ手段1に入力され、
この第1ラッチ手段1はn段(n≧2)の直列のレジス
タR0〜Rn-1を有している。この各レジスタR0〜Rn-1には
第1のサンプリングクロックCK1が導かれ、この第1の
サンプリングクロックCK1に基づいてディジタルデータ
がラッチされる。補助第1ラッチ手段1′は第1ラッチ
手段1と同数のn個のレジスタR′0〜R′n-1を有
し、この各レジスタR′0〜R′n-1にはノット回路6
を通して第1のサンプリングクロックCK1の位相反転し
たクロック▲▼が導かれる。第2ラッチ手段2の
各レジスタR00〜R0n-1には第1ラッチ手段1のラッチデ
ータがラッチし直される。選択手段7はn個の選択回路
S0〜Sn-1から成り、各選択回路S0〜Sn-1には互いに対応
する第1ラッチ手段1のレジスタR0〜Rnの出力データと
補助第1ラッチ手段1′のレジスタR′0〜R′n-1の
出力データとの双方が導かれている。各選択回路S0〜S
n-1は選択信号に基づいて出力データを選択し、選択信
号が「1」のとき第1ラッチ手段1の出力データを、
「0」のとき補助第1ラッチ手段1′の出力データをそ
れぞれ選択する。係数発生回路8には第1のサンプリン
グクロックCK1と第2のサンプリングクロックCK2が導か
れ、係数発生回路8は第1のサンプリングクロックCK1
を24等分して24個の係数組を作りその番号を4ビット量
子化する。そして、第2のサンプリングクロックCK2の
立上り点における係数組の最上位ビットのデータ(0又
は1)を選択信号として出力する。尚、この実施例では
24等分して24個の係数組を作ったが、2m(m≧1)等分
であればよい。第2ラッチ手段2はn個のレジスタR00
〜R0n-1を有し、各レジスタR00〜R0n-1には前記各選択
回路S0〜Sn-1が選択するディジタルデータが導かれてい
る。又、各レジスタR00〜R0n-1には第2のサンプリング
クロックCK2が入力され、この第2のサンプリングクロ
ックCK2に基づいて各選択回路S0〜Sn-1が選択するディ
ジタルデータをラッチする。この第2ラッチ手段2の各
レジスタR00〜R0n-1の出力は従来例と同様に処理され
る。
以下、上記構成の作用について説明する。
第2図に示すような基本データから成るディジタルデ
ータが入力されると、第2図に示すように、第1ラッチ
手段1にはデータ列1が、補助第1ラッチ手段1′には
データ列1に対し180゜位相遅れで同じ内容のデータ列
2がそれぞれラッチされる。第3図に示すように、この
第1ラッチ手段1と補助第1ラッチ手段1′はクロック
の立上り点をラッチタイミングとするがこれらの回路素
子の伝播遅延時間tだけラッチデータの切換わりが遅れ
る。一方、第3図に示すように、係数発生回路8は第1
のサンプリングクロックCK1がHレベルのとき係数組の
最上位ビットのデータが「0」であるため選択手段7は
補助第1ラッチ手段1′の出力データを選択し、第1の
サンプリングクロックCK1がLレベルのとき係数組の最
上位ビットのデータが「1」であるため選択手段7は第
1ラッチ手段1の出力データを選択する(第3図にて斜
線で示す)。そして、第1のサンプリングクロックCK1
がLレベルのとき第1ラッチ手段1の各レジスタR0〜Rn
は安定状態であり、第1のサンプリングクロックCK1が
Hレベルのとき補助第1ラッチ手段1′の各レジスタ
R′0〜R′nは安定状態であり、この安定状態にある
レジスタの出力データのみ選択手段7を介して第2ラッ
チ手段2に出力される。従って、第2ラッチ手段2には
第2のサンプリングクロックCK2に基づいて確実なデー
タが再サンプリングされる。
ータが入力されると、第2図に示すように、第1ラッチ
手段1にはデータ列1が、補助第1ラッチ手段1′には
データ列1に対し180゜位相遅れで同じ内容のデータ列
2がそれぞれラッチされる。第3図に示すように、この
第1ラッチ手段1と補助第1ラッチ手段1′はクロック
の立上り点をラッチタイミングとするがこれらの回路素
子の伝播遅延時間tだけラッチデータの切換わりが遅れ
る。一方、第3図に示すように、係数発生回路8は第1
のサンプリングクロックCK1がHレベルのとき係数組の
最上位ビットのデータが「0」であるため選択手段7は
補助第1ラッチ手段1′の出力データを選択し、第1の
サンプリングクロックCK1がLレベルのとき係数組の最
上位ビットのデータが「1」であるため選択手段7は第
1ラッチ手段1の出力データを選択する(第3図にて斜
線で示す)。そして、第1のサンプリングクロックCK1
がLレベルのとき第1ラッチ手段1の各レジスタR0〜Rn
は安定状態であり、第1のサンプリングクロックCK1が
Hレベルのとき補助第1ラッチ手段1′の各レジスタ
R′0〜R′nは安定状態であり、この安定状態にある
レジスタの出力データのみ選択手段7を介して第2ラッ
チ手段2に出力される。従って、第2ラッチ手段2には
第2のサンプリングクロックCK2に基づいて確実なデー
タが再サンプリングされる。
また、係数発生回路8の構成を、作成する係数組の番
号にオフセットを持たせて4ビット量子化するように変
更する。すると、第4図にて斜線で示すように第2ラッ
チ手段2がラッチする範囲を前記実施例よりオフセット
量に対応して遅らせることができる。従って、第1ラッ
チ手段1及び補助第1ラッチ手段1′の伝播遅延時間t
が遅い回路素子で構成されてもセットアップタイムに余
裕を持たせることができ、如何なる伝播遅延特性を持つ
回路素子で構成しても確実に再サンプリングできる。
号にオフセットを持たせて4ビット量子化するように変
更する。すると、第4図にて斜線で示すように第2ラッ
チ手段2がラッチする範囲を前記実施例よりオフセット
量に対応して遅らせることができる。従って、第1ラッ
チ手段1及び補助第1ラッチ手段1′の伝播遅延時間t
が遅い回路素子で構成されてもセットアップタイムに余
裕を持たせることができ、如何なる伝播遅延特性を持つ
回路素子で構成しても確実に再サンプリングできる。
第5図(a)には入力データを示す波形図が示され、
第5図(b)には本実施例のサンプルレート変換回路を
通った出力データを示す波形図が示されている。オフセ
ットがゼロの係数組により補間を行った場合、出力信号
は理想的には入力信号よりフィルタのグループディレイ
分だけ遅れた信号が出力される。又、オフセットが2の
係数組により補間を行った場合、第2のサンプリングク
ロックで補間されるデータは×印となり、これが第2の
サンプリングクロックに同期して出力されるから出力信
号は第5図(b)に示す如くフィルタのグループディレ
イ+オフセット 分だけ入力信号がシフトした波形になる。尚、第5図
(b)の波形図はフィルタによるグループディレイを無
視してあり、又、係数組にオフセットを持たせることは
入力信号に対して出力信号の遅延量が増えることを意味
するが波形歪にはならない。
第5図(b)には本実施例のサンプルレート変換回路を
通った出力データを示す波形図が示されている。オフセ
ットがゼロの係数組により補間を行った場合、出力信号
は理想的には入力信号よりフィルタのグループディレイ
分だけ遅れた信号が出力される。又、オフセットが2の
係数組により補間を行った場合、第2のサンプリングク
ロックで補間されるデータは×印となり、これが第2の
サンプリングクロックに同期して出力されるから出力信
号は第5図(b)に示す如くフィルタのグループディレ
イ+オフセット 分だけ入力信号がシフトした波形になる。尚、第5図
(b)の波形図はフィルタによるグループディレイを無
視してあり、又、係数組にオフセットを持たせることは
入力信号に対して出力信号の遅延量が増えることを意味
するが波形歪にはならない。
[発明の効果] 以上述べたように本発明によれば、第1のサンプリン
グクロックでサンプリングされているディジタルデータ
を前記第1のサンプリングクロックと異なる周波数の第
2のサンプリングクロックを用いてサンプリングし直す
サンプルレート変換回路において、前記第1のサンプリ
ングクロックに基づいて前記ディジタルデータをラッチ
する複数の直列のレジスタを有する第1ラッチ手段と、
この第1ラッチ手段のレジスタの各出力データを前記第
1のサンプリングクロックの位相反転したクロックに基
づいてラッチする複数のレジスタを有する補助第1ラッ
チ手段と、前記第1ラッチ手段の出力データと前記補助
第1ラッチ手段の出力データとを選択信号に基づいて選
択する選択手段と、前記第1のサンプリングクロックを
2m等分して2m個の係数組を作りその番号をmビット量子
化し、前記第1のサンプリングクロックと前記第1のサ
ンプリングクロックの位相差に対応する係数組の最上位
ビットのデータを前記選択信号として出力する係数発生
回路と、前記選択手段の選択するディジタルデータを前
記第2のサンプリングクロックに基づいてラッチする第
2ラッチ手段とを備えたので、第1ラッチ手段と補助第
1ラッチ手段の内安定なラッチ状態のものを選択して第
2ラッチ手段にラッチするため確実にデータを再サンプ
リングできるという効果を奏する。
グクロックでサンプリングされているディジタルデータ
を前記第1のサンプリングクロックと異なる周波数の第
2のサンプリングクロックを用いてサンプリングし直す
サンプルレート変換回路において、前記第1のサンプリ
ングクロックに基づいて前記ディジタルデータをラッチ
する複数の直列のレジスタを有する第1ラッチ手段と、
この第1ラッチ手段のレジスタの各出力データを前記第
1のサンプリングクロックの位相反転したクロックに基
づいてラッチする複数のレジスタを有する補助第1ラッ
チ手段と、前記第1ラッチ手段の出力データと前記補助
第1ラッチ手段の出力データとを選択信号に基づいて選
択する選択手段と、前記第1のサンプリングクロックを
2m等分して2m個の係数組を作りその番号をmビット量子
化し、前記第1のサンプリングクロックと前記第1のサ
ンプリングクロックの位相差に対応する係数組の最上位
ビットのデータを前記選択信号として出力する係数発生
回路と、前記選択手段の選択するディジタルデータを前
記第2のサンプリングクロックに基づいてラッチする第
2ラッチ手段とを備えたので、第1ラッチ手段と補助第
1ラッチ手段の内安定なラッチ状態のものを選択して第
2ラッチ手段にラッチするため確実にデータを再サンプ
リングできるという効果を奏する。
また、第2の発明によれば第1の発明の構成に加え係
数発生回路の作成する係数組の番号にオフセットを持た
せるようにしたので、第1ラッチ手段及び補助第1ラッ
チ手段が如何なる伝播遅延特性を持つ回路素子で構成し
ても常に確実にデータを再サンプリングできるという効
果をも奏する。
数発生回路の作成する係数組の番号にオフセットを持た
せるようにしたので、第1ラッチ手段及び補助第1ラッ
チ手段が如何なる伝播遅延特性を持つ回路素子で構成し
ても常に確実にデータを再サンプリングできるという効
果をも奏する。
第1図乃至第5図(b)は本発明の実施例を示し、第1
図はタイミング変換部の回路ブロック図、第2図はタイ
ムチャート図、第3図はオフセットがゼロのときのタイ
ムチャート図、第4図はオフセットが2のときのタイム
チャート図、第5図(a)は入力データを示す波形図、
第5図(b)は出力データを示す波形図であり、第6図
及び第7図は従来例を示し、第6図はサンプルレート変
換回路の回路ブロック図、第7図はタイムチャート図で
ある。 1……第1ラッチ手段、1′……補助第1ラッチ手段、
2……第2ラッチ手段、7……選択手段、8……係数発
生回路、R0〜Rn-1、R′0〜R′n-1、R00〜R0n-1……
レジスタ。
図はタイミング変換部の回路ブロック図、第2図はタイ
ムチャート図、第3図はオフセットがゼロのときのタイ
ムチャート図、第4図はオフセットが2のときのタイム
チャート図、第5図(a)は入力データを示す波形図、
第5図(b)は出力データを示す波形図であり、第6図
及び第7図は従来例を示し、第6図はサンプルレート変
換回路の回路ブロック図、第7図はタイムチャート図で
ある。 1……第1ラッチ手段、1′……補助第1ラッチ手段、
2……第2ラッチ手段、7……選択手段、8……係数発
生回路、R0〜Rn-1、R′0〜R′n-1、R00〜R0n-1……
レジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 和夫 東京都品川区北品川6丁目7番35号 ソ ニー株式会社内 (56)参考文献 特開 平4−129413(JP,A) 特開 平3−271856(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 5/06 335 H04N 7/24 H04N 9/475 H04N 11/04
Claims (2)
- 【請求項1】第1のサンプリングクロックでサンプリン
グされているディジタルデータを前記第1のサンプリン
グクロックと異なる周波数の第2のサンプリングクロッ
クを用いてサンプリングし直すサンプルレート変換回路
において、 n段(n≧2)の直列のレジスタを有し、前記第1のサ
ンプリングクロックに基づいて前記ディジタルデータを
ラッチする第1ラッチ手段と、 この第1ラッチ手段のn段のレジスタに対応するn個の
レジスタを有し、前記第1ラッチ手段のレジスタの各出
力データを前記第1のサンプリングクロックの位相反転
したクロックに基づいてラッチする補助第1ラッチ手段
と、 前記第1ラッチ手段の各レジスタの出力データと前記補
助第1ラッチ手段の各レジスタの出力データとを選択信
号に基づいて選択する選択手段と、 前記第1のサンプリングクロックを2m等分して2m個の係
数組を作りその番号をmビット量子化し、前記第1のサ
ンプリングクロックと前記第1のサンプリングクロック
の位相差に対応する係数組の最上位ビットのデータを前
記選択信号として出力する係数発生回路と、 n個のレジスタを有し、前記選択手段が選択する各ディ
ジタルデータを前記第2のサンプリングクロックに基づ
いてラッチする第2ラッチ手段とを備えたことを特徴と
するサンプルレート変換回路。 - 【請求項2】第1のサンプリングクロックでサンプリン
グされているディジタルデータを前記第1のサンプリン
グクロックと異なる周波数の第2のサンプリングクロッ
クを用いてサンプリングし直すサンプルレート変換回路
において、 n段(n≧2)の直列のレジスタを有し、前記第1のサ
ンプリングクロックに基づいて前記ディジタルデータを
ラッチする第1ラッチ手段と、 この第1ラッチ手段のn段のレジスタに対応するn個の
レジスタを有し、前記第1ラッチ手段のレジスタの各出
力データを前記第1のサンプリングクロックの位相反転
したクロックに基づいてラッチする補助第1ラッチ手段
と、 前記第1ラッチ手段の各レジスタの出力データと前記補
助第1ラッチ手段の各レジスタの出力データとを選択信
号に基づいて選択する選択手段と、 前記第1のサンプリングクロックを2m等分して2m個の係
数組を作りこの係数組の番号にオフセットを持たせてm
ビット量子化し、前記第1のサンプリングクロックと前
記第1のサンプリングクロックの位相差に対応する係数
組の最上位ビットのデータを前記選択信号として出力す
る係数発生回路と、 n個のレジスタを有し、前記選択手段が選択する各ディ
ジタルデータを前記第2のサンプリングクロックに基づ
いてラッチする第2ラッチ手段とを備えたことを特徴と
するサンプルレート変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27202990A JP3041932B2 (ja) | 1990-10-09 | 1990-10-09 | サンプルレート変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27202990A JP3041932B2 (ja) | 1990-10-09 | 1990-10-09 | サンプルレート変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04147331A JPH04147331A (ja) | 1992-05-20 |
JP3041932B2 true JP3041932B2 (ja) | 2000-05-15 |
Family
ID=17508136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27202990A Expired - Fee Related JP3041932B2 (ja) | 1990-10-09 | 1990-10-09 | サンプルレート変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3041932B2 (ja) |
-
1990
- 1990-10-09 JP JP27202990A patent/JP3041932B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04147331A (ja) | 1992-05-20 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |