JP2999478B2 - サンプル信号をサブサンプルするのに使用されるビット直列累算器 - Google Patents
サンプル信号をサブサンプルするのに使用されるビット直列累算器Info
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- H03—ELECTRONIC CIRCUITRY
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- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、サンプルされたデータ（以下、サンプル
データという）信号のサンプリング率（サンプリング速
度）を低減させるための装置に関するものである。
データという）信号のサンプリング率（サンプリング速
度）を低減させるための装置に関するものである。
［発明の背景］ アナログ信号のサンプルデータ表現は、或る特定のサ
ンプリング速度で発生させるが種々の理由でそれよりも
低い速度で処理することが屡々起こり得る。その様な装
置の一例はデジタル・オーディオ処理器である。アナロ
グ信号を、比較的簡単な回路を使って高精度でデジタル
化するために、シグマ−デルタ変換器が使用される。し
かし、所望の精度を得ようとすると、そのシグマ−デル
タ変換器のサンプリング速度はオーディオ周波数より何
桁も大きくなければならない。高いサンプリング周波数
で変換されたオーディオ信号を処理することおよびその
結果この変換された信号を処理前にサブサンプリングす
ることは、実際的でないし、また必要なことでもない。
しかし、サブサンプリングの前に、ベースバンド信号中
への高周波数雑音のエイリアスを除くためにこの変換さ
れた信号を濾波処理することが必要である。更に、単一
ビット・サンプルの形であるこのシグマ−デルタ変換サ
ンプルをマルチ・ビット２進サンプルに変換して、極く
普通の２進デジタル回路を使って処理できるようにする
ことが望ましい。
ンプリング速度で発生させるが種々の理由でそれよりも
低い速度で処理することが屡々起こり得る。その様な装
置の一例はデジタル・オーディオ処理器である。アナロ
グ信号を、比較的簡単な回路を使って高精度でデジタル
化するために、シグマ−デルタ変換器が使用される。し
かし、所望の精度を得ようとすると、そのシグマ−デル
タ変換器のサンプリング速度はオーディオ周波数より何
桁も大きくなければならない。高いサンプリング周波数
で変換されたオーディオ信号を処理することおよびその
結果この変換された信号を処理前にサブサンプリングす
ることは、実際的でないし、また必要なことでもない。
しかし、サブサンプリングの前に、ベースバンド信号中
への高周波数雑音のエイリアスを除くためにこの変換さ
れた信号を濾波処理することが必要である。更に、単一
ビット・サンプルの形であるこのシグマ−デルタ変換サ
ンプルをマルチ・ビット２進サンプルに変換して、極く
普通の２進デジタル回路を使って処理できるようにする
ことが望ましい。
濾波処理とサブサンプリングの過程は、所定の数のサ
ンプルの値を累算してこの累算された値を特定の間隔で
ダンプ抽出することによって行ない得ることが知られて
いる。このダンプされた累算値は濾波処理を受けたサブ
サンプリングされた信号（サブサンプル信号）を形成し
ている。アイ・イー・イー・イー トランザクション
オン コミュニケーションズ（IEEE Transaction On C
ommunications）COM−29巻、６号、1981年６月号の813
〜830頁のキャンデイ（James C.Candey）氏他による論
文「デジタル濾波処理による音声帯域の符号化（A Voic
eband Codec with Digital Filtering）」には、オーバ
サンプルしてから、処理するに先立つてデシメート（サ
ブサンプリング）する形式のオーデイオ装置が記述され
ている。濾波処理とサブサンプリングは、先ず２重累算
とダンプ処理を行ない続いて低域通過濾波処理を施こ
し、更に累算とダンプ処理を行なうことによって、行な
われる。上記キャンデイ氏他の装置では、高いデータ速
度の信号の２重累算とダンプ処理を並列ビット処理素子
を使用して行なっており、この素子は１サンプル期間に
おける累算値のダンピングに役立ち従って入力サンプル
の連続的な処理を可能にするものである。しかし、並列
ビット処理素子は相当な数の回路装置を必要とし勝ちで
ある。
ンプルの値を累算してこの累算された値を特定の間隔で
ダンプ抽出することによって行ない得ることが知られて
いる。このダンプされた累算値は濾波処理を受けたサブ
サンプリングされた信号（サブサンプル信号）を形成し
ている。アイ・イー・イー・イー トランザクション
オン コミュニケーションズ（IEEE Transaction On C
ommunications）COM−29巻、６号、1981年６月号の813
〜830頁のキャンデイ（James C.Candey）氏他による論
文「デジタル濾波処理による音声帯域の符号化（A Voic
eband Codec with Digital Filtering）」には、オーバ
サンプルしてから、処理するに先立つてデシメート（サ
ブサンプリング）する形式のオーデイオ装置が記述され
ている。濾波処理とサブサンプリングは、先ず２重累算
とダンプ処理を行ない続いて低域通過濾波処理を施こ
し、更に累算とダンプ処理を行なうことによって、行な
われる。上記キャンデイ氏他の装置では、高いデータ速
度の信号の２重累算とダンプ処理を並列ビット処理素子
を使用して行なっており、この素子は１サンプル期間に
おける累算値のダンピングに役立ち従って入力サンプル
の連続的な処理を可能にするものである。しかし、並列
ビット処理素子は相当な数の回路装置を必要とし勝ちで
ある。
ビット直列処理素子は、同じ様な処理機能を行なう場
合、並列ビット素子よりも名目上非常に少ない回路装置
しか必要としない。従って、ビット直列装置は、全シス
テムを単一の集積回路上に集積化するのに好適するとい
う利点がある。たとえば、TV・ステレオ・オーディオ処
理システム全体を単一のシリコン・ダイ上に集積化する
ことができる。しかし、ビット直列装置は、累算値の読
出しまたはダンプに要する時間の関係で高速の累算およ
びダンプ機能を行なうには余り役立たない。たとえば、
10MHzのビット速度で生ずるシグマ−デルタ単一ビット
信号があって、これを指数100でサブサンプリングし度
い事例を考える。サンプルの累算とダンプ・デシメーシ
ョンには100サンプルずつの連続するサブセットを加算
して100KHzの速度の７ビット・サンプルを作ることが必
要である。しかし、ビット直列累算器からの７ビット累
算値をダンプするには入力信号の７サンプル期間を要す
ることに注意せねばならない。原理的に、合成累算およ
びダンプ・デシメーションは、累算値を出力するのに多
数のサンプル期間を必要とすることになる。この出力期
間中、累算機能とダンプ機能の間には不適合が生ずる。
合、並列ビット素子よりも名目上非常に少ない回路装置
しか必要としない。従って、ビット直列装置は、全シス
テムを単一の集積回路上に集積化するのに好適するとい
う利点がある。たとえば、TV・ステレオ・オーディオ処
理システム全体を単一のシリコン・ダイ上に集積化する
ことができる。しかし、ビット直列装置は、累算値の読
出しまたはダンプに要する時間の関係で高速の累算およ
びダンプ機能を行なうには余り役立たない。たとえば、
10MHzのビット速度で生ずるシグマ−デルタ単一ビット
信号があって、これを指数100でサブサンプリングし度
い事例を考える。サンプルの累算とダンプ・デシメーシ
ョンには100サンプルずつの連続するサブセットを加算
して100KHzの速度の７ビット・サンプルを作ることが必
要である。しかし、ビット直列累算器からの７ビット累
算値をダンプするには入力信号の７サンプル期間を要す
ることに注意せねばならない。原理的に、合成累算およ
びダンプ・デシメーションは、累算値を出力するのに多
数のサンプル期間を必要とすることになる。この出力期
間中、累算機能とダンプ機能の間には不適合が生ずる。
［発明の目的］ この発明の目的は、キャンデイ氏他によるシステムよ
りも簡単化されたサブサンプリング・システムを提供
し、かつビット直列アーキテクチャのシステムを実現す
ることである。
りも簡単化されたサブサンプリング・システムを提供
し、かつビット直列アーキテクチャのシステムを実現す
ることである。
［発明の概要］ この発明は、例えばサブサンプリングを実行するため
の、ビット直列（シリアル）信号の累算およびダンプ濾
波処理が、容易に実現できる累算器回路に関する。累算
器は、より高次の濾波が行えるように複数のそのような
回路を相互接続できるように装置構成されている。さら
に詳しくいえば、それぞれの累算器回路は、累算機能と
ダンプ機能の間のタイミング競合を予防するパイプライ
ン形処理を行うように、加算器とラッチを用いて構成さ
れる。それぞれの累算器は、それぞれのキャリ出力端子
がその後続のキャリ入力端子に結合される形で互いに接
続された複数の１ビット加算器（複数の１ビット加算器
の接続体）を含んでいる。その１ビット加算器の各々
は、ビット直列出力端子に選択的に結合される総和出力
を有する。そのダンプ機能は、サブサンプルされた出力
信号をビット直列出力端子上で供給すると同時にそれぞ
れの１ビット加算器を順次リセットするような形態で、
ストローブ信号をそれぞれの１ビット加算器に順次供給
することによって実行される。その順次の読出しおよび
リセットによって、１つの入力ビットの時間もロス（lo
ss）することなく累算器を連続動作させることが可能に
なる。また、その累算器は並列出力信号を供給すること
もでき、その並列出力を同様の累算器の総和入力端子に
結合してサンプルを供給してより高次の濾波を行うよう
にすることもできる。
の、ビット直列（シリアル）信号の累算およびダンプ濾
波処理が、容易に実現できる累算器回路に関する。累算
器は、より高次の濾波が行えるように複数のそのような
回路を相互接続できるように装置構成されている。さら
に詳しくいえば、それぞれの累算器回路は、累算機能と
ダンプ機能の間のタイミング競合を予防するパイプライ
ン形処理を行うように、加算器とラッチを用いて構成さ
れる。それぞれの累算器は、それぞれのキャリ出力端子
がその後続のキャリ入力端子に結合される形で互いに接
続された複数の１ビット加算器（複数の１ビット加算器
の接続体）を含んでいる。その１ビット加算器の各々
は、ビット直列出力端子に選択的に結合される総和出力
を有する。そのダンプ機能は、サブサンプルされた出力
信号をビット直列出力端子上で供給すると同時にそれぞ
れの１ビット加算器を順次リセットするような形態で、
ストローブ信号をそれぞれの１ビット加算器に順次供給
することによって実行される。その順次の読出しおよび
リセットによって、１つの入力ビットの時間もロス（lo
ss）することなく累算器を連続動作させることが可能に
なる。また、その累算器は並列出力信号を供給すること
もでき、その並列出力を同様の累算器の総和入力端子に
結合してサンプルを供給してより高次の濾波を行うよう
にすることもできる。
［実施例と詳細な説明］ アナログ信号とデジタル信号間の変換手段としてのオ
ーバサンプリングは、高いデータ速度で処理を行なうと
いう犠牲を払うことによって、サンプルの変換をより低
い精度で行ない得るようにする。この高速のサンプル
は、次にサブサンプリングされて、変換されたサンプル
のその後の処理がし易いようにされる。信号の分解能ま
たは解像度（レゾリューション）が失われないようにす
るために、このサブサンプル信号は名目的に原サンプル
よりも高い分解能または解像度（すなわちビット幅）の
サンプルで形成される。すなわち、サブサンプル信号の
見掛けの量子化誤差はオーバサンプリングされたサンプ
ルのそれよりも小さい。もしこのオーバサンプル信号が
低速信号を発生させるために単純にデシメート（間引
き）されるとすると、このオーバサンプル信号の大きな
量子化誤差は、ベースバンド信号中に混入する量子化雑
音として減速された信号中に現われることになる。たと
えば、２重ループ・シグマ−デルタ変換器の出力信号の
量子化雑音スペクトルは、周波数の増加と共に周波数の
２乗に比例する大きさで増加する。この量子化雑音は、
Ｔをオーバサンプリング周波数fsの周期とすれば、 で表わされる伝達関数を持つフィルタでオーバサンプル
信号を濾波処理することにより、その様な混入を阻止す
るように充分低減できる。この関数のインパルス応答の
形は第１図の出力接続「出力」の下に例示されている。
この発明者は、複合累算器からのサンプルをこま切れ的
に線形合成することによってこの伝達関数を生成できる
ことを発見した。具体的に言えば、オーバサンプル信号
のｎ個のサンプルにより成る排他的なグループを合計す
る３個の縦続接続された累算器のサンプルを、適切にス
ケール処理し、遅延させ合成してこの関数を実現する。
ーバサンプリングは、高いデータ速度で処理を行なうと
いう犠牲を払うことによって、サンプルの変換をより低
い精度で行ない得るようにする。この高速のサンプル
は、次にサブサンプリングされて、変換されたサンプル
のその後の処理がし易いようにされる。信号の分解能ま
たは解像度（レゾリューション）が失われないようにす
るために、このサブサンプル信号は名目的に原サンプル
よりも高い分解能または解像度（すなわちビット幅）の
サンプルで形成される。すなわち、サブサンプル信号の
見掛けの量子化誤差はオーバサンプリングされたサンプ
ルのそれよりも小さい。もしこのオーバサンプル信号が
低速信号を発生させるために単純にデシメート（間引
き）されるとすると、このオーバサンプル信号の大きな
量子化誤差は、ベースバンド信号中に混入する量子化雑
音として減速された信号中に現われることになる。たと
えば、２重ループ・シグマ−デルタ変換器の出力信号の
量子化雑音スペクトルは、周波数の増加と共に周波数の
２乗に比例する大きさで増加する。この量子化雑音は、
Ｔをオーバサンプリング周波数fsの周期とすれば、 で表わされる伝達関数を持つフィルタでオーバサンプル
信号を濾波処理することにより、その様な混入を阻止す
るように充分低減できる。この関数のインパルス応答の
形は第１図の出力接続「出力」の下に例示されている。
この発明者は、複合累算器からのサンプルをこま切れ的
に線形合成することによってこの伝達関数を生成できる
ことを発見した。具体的に言えば、オーバサンプル信号
のｎ個のサンプルにより成る排他的なグループを合計す
る３個の縦続接続された累算器のサンプルを、適切にス
ケール処理し、遅延させ合成してこの関数を実現する。
第１図について説明すると、この図示の回路は、回路
素子を適当に選択することによって、任意のビット幅
（任意のビット数）をもった入力サンプルを処理するよ
うに構成されている。従って、第１図の回路は一般的に
言えば単一ビットの入力サンプルでも複数ビット直列の
入力サンプルでも処理することができる。この回路は、
入力サンプルの累算を行なうもので、そのため出力サン
プルは通常入力サンプルよりも大きなビット幅を有し、
この出力サンプルは必要に応じ切捨て処理を受ける。第
１図において、各素子は複数ビットのサンプルを受入れ
得るように設計されているものとする。たとえば、加算
器11とラッチ13および14は、ｎを累算されるサンプルの
数、ｘを入力サンプルがとり得る最大値としたとき、nx
に等しい値を処理または記憶するに充分なビット幅を有
するように選ばれ、加算器15とラッチ17及び18はxn（ｎ
＋１）/2に等しい値を処理、または記憶するビット幅を
有するように選定され、また加算器19とラッチ21および
22はxn（ｎ＋１）（ｎ＋２）/6に等しい値を処理または
記憶するに充分なビット幅を持つように選定されること
になる。
素子を適当に選択することによって、任意のビット幅
（任意のビット数）をもった入力サンプルを処理するよ
うに構成されている。従って、第１図の回路は一般的に
言えば単一ビットの入力サンプルでも複数ビット直列の
入力サンプルでも処理することができる。この回路は、
入力サンプルの累算を行なうもので、そのため出力サン
プルは通常入力サンプルよりも大きなビット幅を有し、
この出力サンプルは必要に応じ切捨て処理を受ける。第
１図において、各素子は複数ビットのサンプルを受入れ
得るように設計されているものとする。たとえば、加算
器11とラッチ13および14は、ｎを累算されるサンプルの
数、ｘを入力サンプルがとり得る最大値としたとき、nx
に等しい値を処理または記憶するに充分なビット幅を有
するように選ばれ、加算器15とラッチ17及び18はxn（ｎ
＋１）/2に等しい値を処理、または記憶するビット幅を
有するように選定され、また加算器19とラッチ21および
22はxn（ｎ＋１）（ｎ＋２）/6に等しい値を処理または
記憶するに充分なビット幅を持つように選定されること
になる。
この回路は、縦続接続された３個の累算器I1、I2およ
びI3を有し、それら各々のインパルス応答H1、H2および
H3の形は図示の通りである。累算器I1は端子10に供給さ
れるｎ個の入力サンプルの排他的グループを合計するよ
うに構成されている。累算器I2は累算器I1によって与え
られるｎ個の連続する総和の排他的グループを加算し、
累算器I3は累算器I2の供給するｎ個の連続する総和の排
他的グループを加算する。累算器I1は、入力端子10に結
合された第１入力接続と、ゲート回路12を介して記憶素
子14の出力接続に結合された第２入力接続とを有する加
算器11を持っている。加算器11の出力接続は、累算器I2
の入力接続と記憶素子14のデータ入力接続とに結合され
ている。記憶素子14は、加算器11から供給された最新の
総和を連続的に加算器11の第２入力に供給して、端子10
に生じている現在のサンプルと加算されるようにする。
入力サンプルは、記憶素子14を制御するクロック信号Fs
と同期した周波数fsで、端子10に生ずる。ゲート回路12
は、周波数がfs/nの制御信号Fs/nによって制御されて、
記憶素子14の出力をクロック信号Fsの連続する（ｎ−
１）個の周期に亘って、すなわち（ｎ−１）個の入力サ
ンプルを加算器11に対して通過させる。ｎ個の入力サン
プルの各グループ化の第１のサンプル周期の間は、ゲー
ト回路12は、加算器11の第２入力接続に０（ゼロ）値を
供給して累算値を確実に０にリセットする。記憶素子14
の出力接続にはまた別の記憶素子13も結合されて、この
素子13は上記信号Fs/nにより同時に制御されてｎ個の最
新発生入力サンプルの累算値を記憶する。累算器I2とI3
は、累算器I1と同様な構成で同様に働く。
びI3を有し、それら各々のインパルス応答H1、H2および
H3の形は図示の通りである。累算器I1は端子10に供給さ
れるｎ個の入力サンプルの排他的グループを合計するよ
うに構成されている。累算器I2は累算器I1によって与え
られるｎ個の連続する総和の排他的グループを加算し、
累算器I3は累算器I2の供給するｎ個の連続する総和の排
他的グループを加算する。累算器I1は、入力端子10に結
合された第１入力接続と、ゲート回路12を介して記憶素
子14の出力接続に結合された第２入力接続とを有する加
算器11を持っている。加算器11の出力接続は、累算器I2
の入力接続と記憶素子14のデータ入力接続とに結合され
ている。記憶素子14は、加算器11から供給された最新の
総和を連続的に加算器11の第２入力に供給して、端子10
に生じている現在のサンプルと加算されるようにする。
入力サンプルは、記憶素子14を制御するクロック信号Fs
と同期した周波数fsで、端子10に生ずる。ゲート回路12
は、周波数がfs/nの制御信号Fs/nによって制御されて、
記憶素子14の出力をクロック信号Fsの連続する（ｎ−
１）個の周期に亘って、すなわち（ｎ−１）個の入力サ
ンプルを加算器11に対して通過させる。ｎ個の入力サン
プルの各グループ化の第１のサンプル周期の間は、ゲー
ト回路12は、加算器11の第２入力接続に０（ゼロ）値を
供給して累算値を確実に０にリセットする。記憶素子14
の出力接続にはまた別の記憶素子13も結合されて、この
素子13は上記信号Fs/nにより同時に制御されてｎ個の最
新発生入力サンプルの累算値を記憶する。累算器I2とI3
は、累算器I1と同様な構成で同様に働く。
記憶素子13は、ｎ個の入力サンプルの排他的グループ
の総和S1を表わすサンプルS1を周波数Fs/nで供給する。
この総和S1は次式で与えられる。
の総和S1を表わすサンプルS1を周波数Fs/nで供給する。
この総和S1は次式で与えられる。
こゝに、xiはｎ個の入力サンプルの１つの排他的グル
ープにおけるｉ番目の入力サンプルの値である。
ープにおけるｉ番目の入力サンプルの値である。
記憶素子17はサンプルS2を供給する。このサンプルS2
は累算器I2により周波数fs/nで生成されるものであっ
て、その値は次式で表わされ、入力サンプルの線形重み
付けされた総和に相当する。
は累算器I2により周波数fs/nで生成されるものであっ
て、その値は次式で表わされ、入力サンプルの線形重み
付けされた総和に相当する。
記憶素子21は、累算器I3により周波数fs/nで発生する
サンプルS3を供給する。このサンプルS3の値は次式で与
えられ、入力サンプルの２次的（quadratically）重み
付けされた総和に相当する。
サンプルS3を供給する。このサンプルS3の値は次式で与
えられ、入力サンプルの２次的（quadratically）重み
付けされた総和に相当する。
累算器I1、I2、I3は入力サンプルをｎ個ずつ積分しか
つダンプするから、それら各々のインパルス応答H1、H
2、H3はｎサンプルに亘って延びているだけである。し
かし、所望の伝達関数Hcのインパルス応答は3nサンプル
をカバーしていることが判る。従って、この伝達関数
（インパルス応答）を実現するには、その出力サンプル
に3nサンプルを組入れることが必要である。これは、ｎ
入力サンプルより成る相連続する３つのグループに相当
する総和S1、S2およびS3を合成することによって行なう
ことができる。具体的に言えば、この伝達関数Hcは現在
の信号S3と、現サンプル直前に生じたサンプルS1、S2、
S3をｎ（ｎ＋１）/2:n:−２の比で、および現サンプル
より２サブサンプル周期前に生じたサンプルS1、S2、S3
をｎ（ｎ−１）/2:−n:1の比で合成することによって、
実現できる。普通のＺ変換法で示せば出力サンプルSoは
次式で表わされる。
つダンプするから、それら各々のインパルス応答H1、H
2、H3はｎサンプルに亘って延びているだけである。し
かし、所望の伝達関数Hcのインパルス応答は3nサンプル
をカバーしていることが判る。従って、この伝達関数
（インパルス応答）を実現するには、その出力サンプル
に3nサンプルを組入れることが必要である。これは、ｎ
入力サンプルより成る相連続する３つのグループに相当
する総和S1、S2およびS3を合成することによって行なう
ことができる。具体的に言えば、この伝達関数Hcは現在
の信号S3と、現サンプル直前に生じたサンプルS1、S2、
S3をｎ（ｎ＋１）/2:n:−２の比で、および現サンプル
より２サブサンプル周期前に生じたサンプルS1、S2、S3
をｎ（ｎ−１）/2:−n:1の比で合成することによって、
実現できる。普通のＺ変換法で示せば出力サンプルSoは
次式で表わされる。
So＝S3＋（S1n（ｎ＋１）/2＋nS2−2S3）Z-1 ＋（S1n（ｎ−１）/2−nS2＋S3）Z-2 （５） こゝに、Z-1はｎ入力サンプル周期または１サブサン
プル周期の遅延期間を表わしている。
プル周期の遅延期間を表わしている。
この合成作用は素子25−34で行なわれる。信号S1は、
重み付け素子25と26に供給され、そこでそれぞれ係数ｎ
（ｎ−１）/2およびｎ（ｎ＋１）/2によってスケールさ
れる。信号S2は、重み付け素子27と30に供給され、そこ
で係数ｎでスケールされる。信号S3は、係数２でスケー
ルする重み付け素子32に供給される。信号S3と、素子27
で係数ｎでスケールされた信号S2と素子25において係数
ｎ（ｎ−１）/2でスケールされた信号S1とは、合成素子
28で合成されて合成信号S3−nS2＋（ｎ（ｎ−１）/2）S
1となる。この合成信号は遅延素子29に結合されそこで
１サブサンプル周期の遅延を受けて、信号（S3−nS2＋S
1n（ｎ−１）/2）Z-1が生成される。遅延素子29から得
られるこの合成され遅延された信号と、素子32において
係数２でスケールされた信号S3、素子30で係数ｎでスケ
ールされた信号S2および素子26で係数ｎ（ｎ＋１）/2で
スケールされた信号S1とは、合成回路31で合成されて次
式で示される信号が生成される。
重み付け素子25と26に供給され、そこでそれぞれ係数ｎ
（ｎ−１）/2およびｎ（ｎ＋１）/2によってスケールさ
れる。信号S2は、重み付け素子27と30に供給され、そこ
で係数ｎでスケールされる。信号S3は、係数２でスケー
ルする重み付け素子32に供給される。信号S3と、素子27
で係数ｎでスケールされた信号S2と素子25において係数
ｎ（ｎ−１）/2でスケールされた信号S1とは、合成素子
28で合成されて合成信号S3−nS2＋（ｎ（ｎ−１）/2）S
1となる。この合成信号は遅延素子29に結合されそこで
１サブサンプル周期の遅延を受けて、信号（S3−nS2＋S
1n（ｎ−１）/2）Z-1が生成される。遅延素子29から得
られるこの合成され遅延された信号と、素子32において
係数２でスケールされた信号S3、素子30で係数ｎでスケ
ールされた信号S2および素子26で係数ｎ（ｎ＋１）/2で
スケールされた信号S1とは、合成回路31で合成されて次
式で示される信号が生成される。
（S3−nS2＋S1n（ｎ−１）/2）Z-1 −2S3＋nS2＋S1n（ｎ＋１）/2 （６） この信号は、遅延素子33に結合され、そこで１サブサ
ンプル周期の遅延を受ける。遅延素子33の出力は、加算
器34で信号S3と合成されて式（５）で表わされる所望の
信号が発生する。
ンプル周期の遅延を受ける。遅延素子33の出力は、加算
器34で信号S3と合成されて式（５）で表わされる所望の
信号が発生する。
この累算器を構成している素子がオーバサンプリング
速度で動作しなければならないことは、回路設計の専門
家にとっては自明であろう。しかし回路中の他の部分は
より遅いサブサンプル速度で働くもので、それらの素子
に対する設計上の制限が緩和されている。
速度で動作しなければならないことは、回路設計の専門
家にとっては自明であろう。しかし回路中の他の部分は
より遅いサブサンプル速度で働くもので、それらの素子
に対する設計上の制限が緩和されている。
第２図乃至第４図に示された装置は、ビット直列装置
を使って濾波処理とデシメーション処理を行なうのに特
に有利な構成を持つものである。第２図は、単一ビット
のオーバサンプルされた入力サンプルから３つの累算さ
れた総和を発生させるような、ビット直列パイプライン
型合成累算器を示している。第２図の装置は、大体にお
いて第１図の累算器I1、I2およびI3に対応しているが、
生成される各出力はS1、2S2および4S3であってS1、S2お
よびS3ではない。
を使って濾波処理とデシメーション処理を行なうのに特
に有利な構成を持つものである。第２図は、単一ビット
のオーバサンプルされた入力サンプルから３つの累算さ
れた総和を発生させるような、ビット直列パイプライン
型合成累算器を示している。第２図の装置は、大体にお
いて第１図の累算器I1、I2およびI3に対応しているが、
生成される各出力はS1、2S2および4S3であってS1、S2お
よびS3ではない。
第２図において、端子50に供給されたオーバサンプル
信号は、複数個（図では６個）の１ビット加算器回路を
含む素子52に供給される。これらの加算器回路は互に同
一のものであってその詳細は第３図に示されている。各
加算器回路は、外部加数入力端子Ａ、内部被加数入力端
子Ｂおよび桁上げ（キャリ）入力端子CIを有する和算回
路75を持っている。和算回路は、１ビット和出力を生成
してこれをクロック制御されるラッチ77のデータ入力Ｄ
に結合すると共に、桁上げ（キャリ）出力を生成してこ
れをクロック制御されるラッチ76のデータ入力に供給す
る。ラッチ76と77は何れもクロック入力端子CLを有し、
それにはクロック周波数fsのクロック信号Fsが印加され
る。従って、上記和出力と桁上げ出力とはクロック周波
数fsの１周期だけ遅延を受けて、それぞれデータ出力端
子DOと桁上げ出力端子COへ供給される。ラッチ77からの
この遅延を受けた和出力は、またゲート制御されるバッ
ファ79と、ANDゲート78を介して被加数入力端子Ｂと、
にも供給される。ストローブ入力端子Ｓには外部で発生
されたストローブ信号が供給される。ストローブ入力端
子はゲート制御バッファの制御入力端子と、ANDゲート7
8の第２入力端子とに結合されている。ストローブ信号
は、ｎ個のサンプル周期のうちの１サンプル周期の間
「低」に保たれ、各ｎサンプル周期グループ中の残余の
サンプル周期中は「高」に保たれている。ストローブ信
号の「低」値は、ラッチ77に保持されているその時の値
をストローブ制御されたデータ出力端子SDOに結合する
ように、ゲート制御バッファ79を制御する。またストロ
ーブ信号の「高」値は端子SDOに対して高インピーダン
ス出力を呈するように、ゲート制御バッファ79を調整す
る。ストローブ信号の「低」値は、ANDゲート78を被加
数入力端子ＢにＯ値を供給するように制御して、加算器
回路を確実にリセットする。これはｎ個の入力サンプル
周期ごとに１回行なわれる。ストローブ信号の「高」値
は、ANDゲート78を制御して、ラッチ77からの遅延和出
力を被加数入力端子Ｂに印加させるようにする。これは
各々ｎ個の入力サンプル周期からなる連続するグループ
内の（ｎ−１）周期について行なわれ、その期間は加算
器回路が１ビット累算器として動作する。
信号は、複数個（図では６個）の１ビット加算器回路を
含む素子52に供給される。これらの加算器回路は互に同
一のものであってその詳細は第３図に示されている。各
加算器回路は、外部加数入力端子Ａ、内部被加数入力端
子Ｂおよび桁上げ（キャリ）入力端子CIを有する和算回
路75を持っている。和算回路は、１ビット和出力を生成
してこれをクロック制御されるラッチ77のデータ入力Ｄ
に結合すると共に、桁上げ（キャリ）出力を生成してこ
れをクロック制御されるラッチ76のデータ入力に供給す
る。ラッチ76と77は何れもクロック入力端子CLを有し、
それにはクロック周波数fsのクロック信号Fsが印加され
る。従って、上記和出力と桁上げ出力とはクロック周波
数fsの１周期だけ遅延を受けて、それぞれデータ出力端
子DOと桁上げ出力端子COへ供給される。ラッチ77からの
この遅延を受けた和出力は、またゲート制御されるバッ
ファ79と、ANDゲート78を介して被加数入力端子Ｂと、
にも供給される。ストローブ入力端子Ｓには外部で発生
されたストローブ信号が供給される。ストローブ入力端
子はゲート制御バッファの制御入力端子と、ANDゲート7
8の第２入力端子とに結合されている。ストローブ信号
は、ｎ個のサンプル周期のうちの１サンプル周期の間
「低」に保たれ、各ｎサンプル周期グループ中の残余の
サンプル周期中は「高」に保たれている。ストローブ信
号の「低」値は、ラッチ77に保持されているその時の値
をストローブ制御されたデータ出力端子SDOに結合する
ように、ゲート制御バッファ79を制御する。またストロ
ーブ信号の「高」値は端子SDOに対して高インピーダン
ス出力を呈するように、ゲート制御バッファ79を調整す
る。ストローブ信号の「低」値は、ANDゲート78を被加
数入力端子ＢにＯ値を供給するように制御して、加算器
回路を確実にリセットする。これはｎ個の入力サンプル
周期ごとに１回行なわれる。ストローブ信号の「高」値
は、ANDゲート78を制御して、ラッチ77からの遅延和出
力を被加数入力端子Ｂに印加させるようにする。これは
各々ｎ個の入力サンプル周期からなる連続するグループ
内の（ｎ−１）周期について行なわれ、その期間は加算
器回路が１ビット累算器として動作する。
第２図に戻って、複数個の加算器52が、隣接する加算
器回路のキヤリイン端子CIに結合された１つの加算器回
路のキヤリアウト端子COと並列に結合されている。一番
左側の加算器回路520のキヤリイン端子は論理０値の電
位点に結合されている。この加算器回路520の加数入力
端子Ａは入力端子50に結合されている。素子52中のその
他の加算器回路521〜525の各加数入力端子Ａは論理０電
位点に結合されている。全ての加算器回路520〜525のス
トローブ・データ出力端子SDOは共通の出力バス70に結
合されていて、バス70には信号S1が発生する。各加算器
回路のデータ出力端子DOは第２の複数の加算器回路53の
各加数入力端子Ａに結合されている。加算器回路520〜5
25のストローブ入力端子は、それぞれ、直列入力並列出
力シフトレジスタ59の出力接続P1〜P16に結合されてい
る。シフトレジスタ59はオーバサンプリング周波数fsで
クロック制御される。持続時間が1/fsの信号Fs/nがｎ個
の入力サンプル周期ごとにレジスタの直列入力端子に印
加される。信号Fs/nの反転分（インバース）が順次大き
な番号のつけられた出力端子P1〜P16に順次出力する
（第５図参照）。
器回路のキヤリイン端子CIに結合された１つの加算器回
路のキヤリアウト端子COと並列に結合されている。一番
左側の加算器回路520のキヤリイン端子は論理０値の電
位点に結合されている。この加算器回路520の加数入力
端子Ａは入力端子50に結合されている。素子52中のその
他の加算器回路521〜525の各加数入力端子Ａは論理０電
位点に結合されている。全ての加算器回路520〜525のス
トローブ・データ出力端子SDOは共通の出力バス70に結
合されていて、バス70には信号S1が発生する。各加算器
回路のデータ出力端子DOは第２の複数の加算器回路53の
各加数入力端子Ａに結合されている。加算器回路520〜5
25のストローブ入力端子は、それぞれ、直列入力並列出
力シフトレジスタ59の出力接続P1〜P16に結合されてい
る。シフトレジスタ59はオーバサンプリング周波数fsで
クロック制御される。持続時間が1/fsの信号Fs/nがｎ個
の入力サンプル周期ごとにレジスタの直列入力端子に印
加される。信号Fs/nの反転分（インバース）が順次大き
な番号のつけられた出力端子P1〜P16に順次出力する
（第５図参照）。
レジスタ59に印加されるこの入力パルスは、ｎ個の入
力サンプルから成る各グループの第１、第２…という入
力サンプ期間の間にそれぞれ出力P1、P2…に負向きのパ
ルスが生ずるような、タイミングとされている。これら
のパルスは、各加算器段520〜525を順次リセットすると
同時に各ラッチ77に記憶されているデータを、最下位の
ビットLSBが最初に生じまた最上位のビットMSBが最後に
生じるようなビット直列様式で、出力接続70に順次スト
ローブする。この入力の値は論理「高」または「低」の
何れかであるからこのビット直列出力は符号無しの２進
形式になる。パルスP6によって加算器525の出力にデー
タ・ビットがストローブ出力されることに続いて、出力
接続70は論理「低」値にクランプされる。このクランプ
機能は、セット・リセット・フリップフロップ56とゲー
ト制御バッファ58によって行なわれる。シフトレジスタ
59からのパルスP7に応動して、フリップフロップ56はゲ
ート制御バッファ58が接続70を「低」にし、またパルス
P1に応じてゲート制御バッファ58を６個の入力サンプル
期間に亘って高インピーダンス状態にして、素子52中に
累算された値が読出されるようにする。
力サンプルから成る各グループの第１、第２…という入
力サンプ期間の間にそれぞれ出力P1、P2…に負向きのパ
ルスが生ずるような、タイミングとされている。これら
のパルスは、各加算器段520〜525を順次リセットすると
同時に各ラッチ77に記憶されているデータを、最下位の
ビットLSBが最初に生じまた最上位のビットMSBが最後に
生じるようなビット直列様式で、出力接続70に順次スト
ローブする。この入力の値は論理「高」または「低」の
何れかであるからこのビット直列出力は符号無しの２進
形式になる。パルスP6によって加算器525の出力にデー
タ・ビットがストローブ出力されることに続いて、出力
接続70は論理「低」値にクランプされる。このクランプ
機能は、セット・リセット・フリップフロップ56とゲー
ト制御バッファ58によって行なわれる。シフトレジスタ
59からのパルスP7に応動して、フリップフロップ56はゲ
ート制御バッファ58が接続70を「低」にし、またパルス
P1に応じてゲート制御バッファ58を６個の入力サンプル
期間に亘って高インピーダンス状態にして、素子52中に
累算された値が読出されるようにする。
素子52のデータ出力端子DOは、複数の加算器回路530
〜539から成る素子53の各加数入力端子Ａに結合されて
いる。加算器回路530〜539は第３図に示す加算器回路と
同様なもので、マルチ・ビット加数入力があり、またよ
り多数の段があって大きな総和を取扱い得るようになっ
ている点を除けば、素子52中の加算器回路520〜525と同
様な形に総合接続されている。更に、素子53の第１段お
よびそれに連続する段に印加されるストローブ・パルス
は、素子52の第１およびそれに連続する段に印加される
ストローブ・パルスに対して１サンプル周期だけ遅延し
ている。素子530〜539のストローブ・データ出力端子は
出力接続72に結合されている。フリップフロップ60とゲ
ート制御バッファ62が設けられていて、加算器回路539
からストローブ出力されているデータに続いて開始し、
シフトレジスタ59の端子P2に次にパルスが発生する期間
中、出力接続72を「低」にするようになっている。
〜539から成る素子53の各加数入力端子Ａに結合されて
いる。加算器回路530〜539は第３図に示す加算器回路と
同様なもので、マルチ・ビット加数入力があり、またよ
り多数の段があって大きな総和を取扱い得るようになっ
ている点を除けば、素子52中の加算器回路520〜525と同
様な形に総合接続されている。更に、素子53の第１段お
よびそれに連続する段に印加されるストローブ・パルス
は、素子52の第１およびそれに連続する段に印加される
ストローブ・パルスに対して１サンプル周期だけ遅延し
ている。素子530〜539のストローブ・データ出力端子は
出力接続72に結合されている。フリップフロップ60とゲ
ート制御バッファ62が設けられていて、加算器回路539
からストローブ出力されているデータに続いて開始し、
シフトレジスタ59の端子P2に次にパルスが発生する期間
中、出力接続72を「低」にするようになっている。
加算器回路530〜539のデータ出力端子DOは素子54の各
連続する加算器回路の加数入力端子Ａに結合されてい
る。素子54は、素子52や53の加算器回路と同様に接続さ
れた複数の加算器回路から成るが、更に大きな累算値を
受入れ得るようにより多数の加算器回路で構成されてい
る。更に、素子54の第１およびそれに続く加算器回路に
印加されるストローブ・パルスは、素子53の第１および
連続する加算器回路に印加されるストローブ・パルスに
対して１サンプル周期だけ遅延している。素子54の各加
算器回路のストローブ・データ出力端子SDOは出力接続7
4に結合されている。
連続する加算器回路の加数入力端子Ａに結合されてい
る。素子54は、素子52や53の加算器回路と同様に接続さ
れた複数の加算器回路から成るが、更に大きな累算値を
受入れ得るようにより多数の加算器回路で構成されてい
る。更に、素子54の第１およびそれに続く加算器回路に
印加されるストローブ・パルスは、素子53の第１および
連続する加算器回路に印加されるストローブ・パルスに
対して１サンプル周期だけ遅延している。素子54の各加
算器回路のストローブ・データ出力端子SDOは出力接続7
4に結合されている。
素子52は単一ビット増分器として構成されていて、内
部に記憶されている値を単一ビット入力の値によって増
加させる。６個の段を有する素子52は最大26−１の１ビ
ット入力サンプルまでの累算器である。
部に記憶されている値を単一ビット入力の値によって増
加させる。６個の段を有する素子52は最大26−１の１ビ
ット入力サンプルまでの累算器である。
素子53はマルチ・ビット増分器である。素子53は内部
に記憶されている値を素子52から供給される連続する値
によって増大させる。同様に、素子54は、素子53から供
給される連続的な値を累算するように構成されたマルチ
・ビット増分器である。
に記憶されている値を素子52から供給される連続する値
によって増大させる。同様に、素子54は、素子53から供
給される連続的な値を累算するように構成されたマルチ
・ビット増分器である。
各加算器回路の総和出力とキヤリ出力は、それぞれラ
ッチ回路77および76を介して各出力端子DOとCOに結合さ
れている。これで各加算器回路には１サンプル周期の伝
送遅延が生じる。従って、累算されるべきサンプルの供
給と各累算された値の発生との間には或る待ち時間があ
る。同様な遅れは素子52、53および54の各々にもあるの
で、ストローブ・パルスの順番を図示のように並べるこ
とによって、素子52のデータ出力のタイミングを適切に
合わせて素子53で受入れ得るようにし、また素子53のデ
ータ出力を素子54で受入れ得るように適切なタイミング
とする。更に、累算値を生成する際に上記の待ち時間が
あるので、各素子52〜54中の各加算器回路は、その素子
内で発生したデータに脱落を生じることなしにビット直
列累算値を発生するように順次ストローブされる。最後
に、累算値からデータが読み出されている間加算器回路
はオーバサンプル速度で連続してリセットされるので、
入力サンプルの脱落は生じない、すなわち累算作用とデ
ータ読み出し作用との間には不適合がない。
ッチ回路77および76を介して各出力端子DOとCOに結合さ
れている。これで各加算器回路には１サンプル周期の伝
送遅延が生じる。従って、累算されるべきサンプルの供
給と各累算された値の発生との間には或る待ち時間があ
る。同様な遅れは素子52、53および54の各々にもあるの
で、ストローブ・パルスの順番を図示のように並べるこ
とによって、素子52のデータ出力のタイミングを適切に
合わせて素子53で受入れ得るようにし、また素子53のデ
ータ出力を素子54で受入れ得るように適切なタイミング
とする。更に、累算値を生成する際に上記の待ち時間が
あるので、各素子52〜54中の各加算器回路は、その素子
内で発生したデータに脱落を生じることなしにビット直
列累算値を発生するように順次ストローブされる。最後
に、累算値からデータが読み出されている間加算器回路
はオーバサンプル速度で連続してリセットされるので、
入力サンプルの脱落は生じない、すなわち累算作用とデ
ータ読み出し作用との間には不適合がない。
しかし、累算値のLSBについて、素子52の入力と出力
間、素子53の入力と出力間および素子54の入力と出力間
には、それぞれ１サンプルの遅れがあることに注意せね
ばならない。これらの遅れに対応して、素子53は素子52
よりも１サンプル周期遅れてストローブされまた素子54
は素子53よりも１サンプル周期遅れてストローブされ
る。従って、素子52で発生した累算値のLSBとそれに続
くビットは、素子53および54で生成された累算値のLSB
とそれに続くビットよりもそれぞれ１クロック周期及び
２クロック周期だけ早期に発生する。このタイミングの
違いによって、素子53および54から供給される各値には
素子52から供給される値に対して、それぞれ１有効位置
（シグニフィカント・ポジション）および２有効位置の
ビットシフトが生じる。これらのタイミングの違いがあ
るために、接続70、72および74上の出力は、第１図の回
路によって生成される累算値S1、S2、S3に対して値S1、
S2の２倍およびS3の４倍に相当したものとなる。
間、素子53の入力と出力間および素子54の入力と出力間
には、それぞれ１サンプルの遅れがあることに注意せね
ばならない。これらの遅れに対応して、素子53は素子52
よりも１サンプル周期遅れてストローブされまた素子54
は素子53よりも１サンプル周期遅れてストローブされ
る。従って、素子52で発生した累算値のLSBとそれに続
くビットは、素子53および54で生成された累算値のLSB
とそれに続くビットよりもそれぞれ１クロック周期及び
２クロック周期だけ早期に発生する。このタイミングの
違いによって、素子53および54から供給される各値には
素子52から供給される値に対して、それぞれ１有効位置
（シグニフィカント・ポジション）および２有効位置の
ビットシフトが生じる。これらのタイミングの違いがあ
るために、接続70、72および74上の出力は、第１図の回
路によって生成される累算値S1、S2、S3に対して値S1、
S2の２倍およびS3の４倍に相当したものとなる。
これらの信号S1、２・S2および４・S3は第４図に示さ
れるような典型的なスケーリングおよび合成回路に供給
される。第４図の回路は35:1のサブサンプリング／濾波
装置用に設計されたものである。その重み付け係数ｎ
（ｎ−１）/2、ｎ（ｎ＋１）/2およびｎは、ｎ＝35とし
て定められている。
れるような典型的なスケーリングおよび合成回路に供給
される。第４図の回路は35:1のサブサンプリング／濾波
装置用に設計されたものである。その重み付け係数ｎ
（ｎ−１）/2、ｎ（ｎ＋１）/2およびｎは、ｎ＝35とし
て定められている。
第４図の回路における素子はオーバサンプリング・ク
ロックFsに同期したクロック制御モードで動作する。加
算器と減算器108、114、116、120〜124、128、132〜136
および140〜144は、１ビット直列加算器および減算器で
これらは信号Fsで連続的にクロック制御されている。こ
れらの加算器および減算器は、対をなす入力ビットの供
給と和ビットまたは差ビットの出力との間に１サンプル
の遅延を与える。素子100、102、104、118、130および1
38は遅延素子で、供給されたサンプルに対してそれぞれ
クロック信号Fsの２、１、１、４、４および４周期だけ
遅延を与える。これらの遅延素子も信号Fsでクロックさ
れる。素子112と126は何れも35段の直列シフトレジスタ
である。シフトレジスタ110は28段直列シフトレジスタ
であり、これらシフトレジスタ110、112および126は周
期が1/fsの持続信号CCSによってクロック制御される。
シフトレジスタ126と112は第１図の遅延素子29と33にそ
れぞれ相当するものである。シフトレジスタ110は出力
信号を規準化するために設けられている。
ロックFsに同期したクロック制御モードで動作する。加
算器と減算器108、114、116、120〜124、128、132〜136
および140〜144は、１ビット直列加算器および減算器で
これらは信号Fsで連続的にクロック制御されている。こ
れらの加算器および減算器は、対をなす入力ビットの供
給と和ビットまたは差ビットの出力との間に１サンプル
の遅延を与える。素子100、102、104、118、130および1
38は遅延素子で、供給されたサンプルに対してそれぞれ
クロック信号Fsの２、１、１、４、４および４周期だけ
遅延を与える。これらの遅延素子も信号Fsでクロックさ
れる。素子112と126は何れも35段の直列シフトレジスタ
である。シフトレジスタ110は28段直列シフトレジスタ
であり、これらシフトレジスタ110、112および126は周
期が1/fsの持続信号CCSによってクロック制御される。
シフトレジスタ126と112は第１図の遅延素子29と33にそ
れぞれ相当するものである。シフトレジスタ110は出力
信号を規準化するために設けられている。
第１図中に示された各重み付け回路は第４図の回路で
は併合形態に作られている。重み付けは、各サンプルの
相対的に遅延を受けたものを加算または減算することに
よって行なわれる。ビット直列サンプルをｂビット周期
だけ遅延させることはそのサンプルのビットを非遅延サ
ンプルに対してｂビット位置だけより上位にシフトさせ
ることになる。非遅延サンプルに対してこの遅延された
サンプルは非遅延サンプルの値の2b倍の値を有する。従
って、サンプルＳとその遅延を受けたものすなわちサン
プル（2bS）とを加算または減算処理すると、その和及
び差の値はそれぞれＳ（１＋2b）とＳ（１−2b）とな
る。しかし、第４図の加算器と減算器には個有の１ビッ
トの遅延があるから、これらの素子によって供給される
上記に対応する和および差は、それぞれ21S（１＋2b）
と21S（１−2b）またはＳ（２＋2b+1）およびＳ（２−2
b+1）となる。サンプルの相対的な重み付けを決めるの
に使用したタイミング・データム（タイミング基準）は
信号S1のLSBの発生または信号P1の発生である。
は併合形態に作られている。重み付けは、各サンプルの
相対的に遅延を受けたものを加算または減算することに
よって行なわれる。ビット直列サンプルをｂビット周期
だけ遅延させることはそのサンプルのビットを非遅延サ
ンプルに対してｂビット位置だけより上位にシフトさせ
ることになる。非遅延サンプルに対してこの遅延された
サンプルは非遅延サンプルの値の2b倍の値を有する。従
って、サンプルＳとその遅延を受けたものすなわちサン
プル（2bS）とを加算または減算処理すると、その和及
び差の値はそれぞれＳ（１＋2b）とＳ（１−2b）とな
る。しかし、第４図の加算器と減算器には個有の１ビッ
トの遅延があるから、これらの素子によって供給される
上記に対応する和および差は、それぞれ21S（１＋2b）
と21S（１−2b）またはＳ（２＋2b+1）およびＳ（２−2
b+1）となる。サンプルの相対的な重み付けを決めるの
に使用したタイミング・データム（タイミング基準）は
信号S1のLSBの発生または信号P1の発生である。
第２図の回路から第４図の回路に供給される信号がS
1、S2の２倍およびS3の４倍であることを思い出せば、
減算器144の出力S144および加算器124の出力S124は次式
の通り表わし得る。
1、S2の２倍およびS3の４倍であることを思い出せば、
減算器144の出力S144および加算器124の出力S124は次式
の通り表わし得る。
S124＝S1（25＋26＋29＋211＋214） −S2（25＋26＋210）＋S3（25） （７） S144＝S1（26＋27＋29＋210＋211＋214） ＋S2（25＋26＋210）−26S3 （８） 信号S144およびシフトレジスタ126で１サンプル周期
遅延された信号S124は加算器128で合成されて、次式で
与えられる信号S128が生成される。
遅延された信号S124は加算器128で合成されて、次式で
与えられる信号S128が生成される。
S128＝２（S144＋S124Z-1） （９） 遅延素子100、102および104内で４ビット周期遅延さ
れた信号４（S3）は、シフトレジスタ112内で１サブサ
ンプル周期遅延された信号S128と加算器108内で合成さ
れて、次式で表わされる信号S108を生成する。
れた信号４（S3）は、シフトレジスタ112内で１サブサ
ンプル周期遅延された信号S128と加算器108内で合成さ
れて、次式で表わされる信号S108を生成する。
S108＝２［4S3（24）＋S128Z-1］ （10） 式（10）に式（７）〜（９）を代入すれば、信号108
が所望の信号値よりも係数27だけ大きいことが判る。信
号S108は、これを28段シフトレジスタ110に印加し、か
つ１サブサンプル周期だけ遅延しているそのシフトレジ
スタ110からの出力信号サンプルを処理することによっ
て、スケールされる。各サンプルのLSB用に選ばれたタ
イミング基準に対して、28クロック周期の遅れは、出力
サンプルのビットをより下位側へ向って７有効ビット位
置だけ進める作用をする。サンプル・ビットを下位側へ
７位置シフトさせることは、そのサンプルを2-7でスケ
ールすることになる。
が所望の信号値よりも係数27だけ大きいことが判る。信
号S108は、これを28段シフトレジスタ110に印加し、か
つ１サブサンプル周期だけ遅延しているそのシフトレジ
スタ110からの出力信号サンプルを処理することによっ
て、スケールされる。各サンプルのLSB用に選ばれたタ
イミング基準に対して、28クロック周期の遅れは、出力
サンプルのビットをより下位側へ向って７有効ビット位
置だけ進める作用をする。サンプル・ビットを下位側へ
７位置シフトさせることは、そのサンプルを2-7でスケ
ールすることになる。
第２図乃至第４図について説明したこの典型的な装置
においては、加算器、減算器および遅延素子100〜106、
130および138は、すべて各サブサンプル周期の終りに０
値を含んだものとなる。しかし、これに対応する素子が
残留値を持つことになるような、上記とは別の構成を作
ることもできる。その様な構成では、各サブサンプル周
期の開始の直前に各回路素子を０にリセットする手段を
設ける必要がある。この分野の回路設計技術者であれば
その様なリセット機能を付設することは容易にできる筈
である。
においては、加算器、減算器および遅延素子100〜106、
130および138は、すべて各サブサンプル周期の終りに０
値を含んだものとなる。しかし、これに対応する素子が
残留値を持つことになるような、上記とは別の構成を作
ることもできる。その様な構成では、各サブサンプル周
期の開始の直前に各回路素子を０にリセットする手段を
設ける必要がある。この分野の回路設計技術者であれば
その様なリセット機能を付設することは容易にできる筈
である。
第２図に示した具体例では単一ビットの入力接続を持
った構成となっている。これは、入力信号のLSBを最も
左側の加算器回路に結合し、それより上位桁のビットを
素子52内の普通に番号付けされた加算器回路にその番号
が若いものから順次結合することによって、マルチ・ビ
ット並列ビット入力接続に拡張することができる。素子
52、53および54内の並列接続された加算器回路の数は、
勿論、予想される最大累算値に適応できるように調整さ
れるものである。
った構成となっている。これは、入力信号のLSBを最も
左側の加算器回路に結合し、それより上位桁のビットを
素子52内の普通に番号付けされた加算器回路にその番号
が若いものから順次結合することによって、マルチ・ビ
ット並列ビット入力接続に拡張することができる。素子
52、53および54内の並列接続された加算器回路の数は、
勿論、予想される最大累算値に適応できるように調整さ
れるものである。
第１図はこの発明を実施した一例濾波およびサブサンプ
リング装置の概略論理回路図、第２図はこの発明のまた
別の特徴を実施したパイプライン型合成累算器の概略論
理回路図、第３図は第２図に示した累算器の１つのセル
の論理回路図、第４図は第２図に示す装置によって供給
されるサンプルをスケーリングおよび合成して濾波され
サブサンプリングされた２進サンプルを生成するための
ビット直列回路の概略論理回路図、第５図は第２図乃至
第４図に示す装置の説明に有効なクロッキング波形を示
す図である。 50……サンプル・データ入力ポート、70……直列出力ポ
ート、520、521、522、523、524、525……それぞれ加算
器回路、77、78……総和データ端子または基準値を被加
数入力端子へ結合する手段、C1……キヤリ入力、CO……
キヤリ出力、Ａ……加数入力、Ｂ……被加数入力、DO…
…総和データ端子、59……総和データ端子を直列出力ポ
ートへ結合する手段。
リング装置の概略論理回路図、第２図はこの発明のまた
別の特徴を実施したパイプライン型合成累算器の概略論
理回路図、第３図は第２図に示した累算器の１つのセル
の論理回路図、第４図は第２図に示す装置によって供給
されるサンプルをスケーリングおよび合成して濾波され
サブサンプリングされた２進サンプルを生成するための
ビット直列回路の概略論理回路図、第５図は第２図乃至
第４図に示す装置の説明に有効なクロッキング波形を示
す図である。 50……サンプル・データ入力ポート、70……直列出力ポ
ート、520、521、522、523、524、525……それぞれ加算
器回路、77、78……総和データ端子または基準値を被加
数入力端子へ結合する手段、C1……キヤリ入力、CO……
キヤリ出力、Ａ……加数入力、Ｂ……被加数入力、DO…
…総和データ端子、59……総和データ端子を直列出力ポ
ートへ結合する手段。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｈ 17/00 ６２１ Ｈ０３Ｈ 17/00 ６２１Ｚ 17/06 ６５５ 17/06 ６５５Ｃ (56)参考文献 特開 昭51−60136（ＪＰ，Ａ) 特開 昭52−75141（ＪＰ，Ａ) 特開 昭61−30813（ＪＰ，Ａ) 特開 昭62−62611（ＪＰ，Ａ)
Claims (3)
- 【請求項１】サンプルされたデータ信号を受入れるＲビ
ット・サンプル・データ入力ポート（Ｒは１以上の整
数）、および直列出力ポートと； 複数の加算器回路と； を具備し； 上記複数の加算器回路の各々は、キャリ入力端子と、遅
延キャリ出力端子と、遅延総和出力と、第１と第２の総
和入力端子と、ストローブ信号に応答して上記遅延総和
出力または基準値を上記第２の総和入力端子に選択的に
結合するスイッチと、上記ストローブ信号に応答して上
記遅延総和出力を上記直列出力ポートに選択的に供給す
るスイッチと、を具えるものであり； Ｎ個（Ｎは整数）の上記加算器回路が互いに接続されて
おり、 上記Ｎ個の加算器回路に１番からＮ番の順番をつけたと
して、１番の加算器回路のキャリ入力端子は基準値に接
続され、各加算器回路の遅延キャリ出力端子はより高い
次の順番の加算器回路のキャリ入力端子に接続され、上
記１番からＲ番の加算器回路の第１の総和入力端子は上
記サンプル・データ入力ポートに結合され、その残りの
加算器回路の第１の総和入力端子は基準値に結合されて
おり； さらに、それぞれの加算器回路に供給するためのそれぞ
れの順次のストローブ信号を生成して、ａ）基準値をそ
れぞれの上記第２の総和入力端子に上記加算器回路の番
号順に順次供給し、ｂ）それと同時に、それぞれの加算
器回路からの遅延総和出力信号を供給する、ストローブ
信号生成手段を具備する、 サンプル信号をサブサンプルするのに使用されるビット
直列累算器。 - 【請求項２】上記遅延総和出力を上記直列出力ポートに
選択的に供給する上記スイッチは上記加算器回路の番号
順に順次ストローブされるものである、請求項１に記載
のビット直列累算器。 - 【請求項３】上記遅延総和出力または基準値を上記第２
の総和入力端子に選択的に結合する上記スイッチのそれ
ぞれが論理積回路である、請求項１に記載のビット直列
累算器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/155,944 US4819252A (en) | 1988-02-16 | 1988-02-16 | Sampled data subsampling apparatus |
| US155944 | 1993-11-18 |
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| Publication Number | Publication Date |
|---|---|
| JPH01284110A JPH01284110A (ja) | 1989-11-15 |
| JP2999478B2 true JP2999478B2 (ja) | 2000-01-17 |
Family
ID=22557415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037307A Expired - Fee Related JP2999478B2 (ja) | 1988-02-16 | 1989-02-15 | サンプル信号をサブサンプルするのに使用されるビット直列累算器 |
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|---|---|
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| CA (1) | CA1298918C (ja) |
| DE (1) | DE68922632T2 (ja) |
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| US4896152A (en) * | 1989-03-02 | 1990-01-23 | General Electric Company | Telemetry system with a sending station using recursive filter for bandwidth limiting |
| JPH0812982B2 (ja) * | 1990-06-08 | 1996-02-07 | シャープ株式会社 | ディジタルディシメーションフィルタ |
| DE69118372T2 (de) * | 1991-07-17 | 1996-11-14 | Ibm | Dezimationsfilter für Sigma Delta Konverter und Datenendeinrichtung mit einem solchen Filter |
| US5995546A (en) * | 1996-04-10 | 1999-11-30 | Texas Instruments Incorporated | Digital integrator for pulse-density modulation using an adder carry or an integrator overflow |
| US6708059B1 (en) * | 1998-01-23 | 2004-03-16 | Ge Medical Systems Information Technologies, Inc. | Method of correcting for phase error induced by a down sampling routine |
| US6091940A (en) | 1998-10-21 | 2000-07-18 | Parkervision, Inc. | Method and system for frequency up-conversion |
| US6694128B1 (en) | 1998-08-18 | 2004-02-17 | Parkervision, Inc. | Frequency synthesizer using universal frequency translation technology |
| US7515896B1 (en) * | 1998-10-21 | 2009-04-07 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships |
| US6061551A (en) | 1998-10-21 | 2000-05-09 | Parkervision, Inc. | Method and system for down-converting electromagnetic signals |
| US6049706A (en) | 1998-10-21 | 2000-04-11 | Parkervision, Inc. | Integrated frequency translation and selectivity |
| US6370371B1 (en) | 1998-10-21 | 2002-04-09 | Parkervision, Inc. | Applications of universal frequency translation |
| US7039372B1 (en) | 1998-10-21 | 2006-05-02 | Parkervision, Inc. | Method and system for frequency up-conversion with modulation embodiments |
| US6542722B1 (en) | 1998-10-21 | 2003-04-01 | Parkervision, Inc. | Method and system for frequency up-conversion with variety of transmitter configurations |
| US6560301B1 (en) | 1998-10-21 | 2003-05-06 | Parkervision, Inc. | Integrated frequency translation and selectivity with a variety of filter embodiments |
| US6813485B2 (en) | 1998-10-21 | 2004-11-02 | Parkervision, Inc. | Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same |
| US7236754B2 (en) | 1999-08-23 | 2007-06-26 | Parkervision, Inc. | Method and system for frequency up-conversion |
| US6061555A (en) | 1998-10-21 | 2000-05-09 | Parkervision, Inc. | Method and system for ensuring reception of a communications signal |
| US6704549B1 (en) | 1999-03-03 | 2004-03-09 | Parkvision, Inc. | Multi-mode, multi-band communication system |
| US6704558B1 (en) | 1999-01-22 | 2004-03-09 | Parkervision, Inc. | Image-reject down-converter and embodiments thereof, such as the family radio service |
| US6853690B1 (en) * | 1999-04-16 | 2005-02-08 | Parkervision, Inc. | Method, system and apparatus for balanced frequency up-conversion of a baseband signal and 4-phase receiver and transceiver embodiments |
| US6879817B1 (en) | 1999-04-16 | 2005-04-12 | Parkervision, Inc. | DC offset, re-radiation, and I/Q solutions using universal frequency translation technology |
| US7693230B2 (en) | 1999-04-16 | 2010-04-06 | Parkervision, Inc. | Apparatus and method of differential IQ frequency up-conversion |
| US7065162B1 (en) | 1999-04-16 | 2006-06-20 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same |
| US7110444B1 (en) | 1999-08-04 | 2006-09-19 | Parkervision, Inc. | Wireless local area network (WLAN) using universal frequency translation technology including multi-phase embodiments and circuit implementations |
| US8295406B1 (en) | 1999-08-04 | 2012-10-23 | Parkervision, Inc. | Universal platform module for a plurality of communication protocols |
| US7010286B2 (en) | 2000-04-14 | 2006-03-07 | Parkervision, Inc. | Apparatus, system, and method for down-converting and up-converting electromagnetic signals |
| US7454453B2 (en) | 2000-11-14 | 2008-11-18 | Parkervision, Inc. | Methods, systems, and computer program products for parallel correlation and applications thereof |
| US7072427B2 (en) | 2001-11-09 | 2006-07-04 | Parkervision, Inc. | Method and apparatus for reducing DC offsets in a communication system |
| US7379883B2 (en) | 2002-07-18 | 2008-05-27 | Parkervision, Inc. | Networking methods and systems |
| US7460584B2 (en) | 2002-07-18 | 2008-12-02 | Parkervision, Inc. | Networking methods and systems |
| TWI280690B (en) * | 2003-03-18 | 2007-05-01 | Tdk Corp | Electronic device for wireless communications and reflector device for wireless communication cards |
| EP1775833A1 (de) * | 2005-10-12 | 2007-04-18 | Infineon Technologies AG | Digitales Filter und Verfahren zum Entwurf digitaler Filter mittels Integrations- und Löschfilter |
| US7623913B2 (en) * | 2006-08-01 | 2009-11-24 | Cameron Health, Inc. | Implantable medical devices using heuristic filtering in cardiac event detection |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4032885A (en) * | 1976-03-01 | 1977-06-28 | The United States Of America As Represented By The Secretary Of The Navy | Digital correlator |
| US4270026A (en) * | 1979-11-28 | 1981-05-26 | International Telephone And Telegraph Corporation | Interpolator apparatus for increasing the word rate of a digital signal of the type employed in digital telephone systems |
| US4320519A (en) * | 1980-04-10 | 1982-03-16 | Motorola, Inc. | (Sin X)/X correction circuit for a sampled data system |
| FR2481026B1 (ja) * | 1980-04-21 | 1984-06-15 | France Etat | |
| US4281318A (en) * | 1980-05-30 | 1981-07-28 | Bell Telephone Laboratories, Incorporated | Digital-to-digital code converter |
| US4704600A (en) * | 1985-02-04 | 1987-11-03 | Nippon Telegraph And Telephone Corporation | Oversampling converter |
| US4727506A (en) * | 1985-03-25 | 1988-02-23 | Rca Corporation | Digital scaling circuitry with truncation offset compensation |
| US4733403A (en) * | 1986-05-12 | 1988-03-22 | Motorola, Inc. | Digital zero IF selectivity section |
| US4755794A (en) * | 1987-07-23 | 1988-07-05 | American Telephone And Telegraph Company, At&T Bell Laboratories | Digital-to-digital code converter |
-
1988
- 1988-02-16 US US07/155,944 patent/US4819252A/en not_active Expired - Lifetime
-
1989
- 1989-01-26 CA CA000589223A patent/CA1298918C/en not_active Expired - Lifetime
- 1989-02-09 FI FI890630A patent/FI890630A/fi not_active Application Discontinuation
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- 1989-02-14 ES ES89301385T patent/ES2072294T3/es not_active Expired - Lifetime
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- 1989-02-15 JP JP1037307A patent/JP2999478B2/ja not_active Expired - Fee Related
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| CA1298918C (en) | 1992-04-14 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |