JP3258938B2 - デシメーションフィルタ - Google Patents
デシメーションフィルタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、入力データに所定
の係数を乗算すると共に、得られた積を所定数加算して
移動平均をとることによって、所定のデシメーション比
の出力を得るデシメーションフィルタに関する。
の係数を乗算すると共に、得られた積を所定数加算して
移動平均をとることによって、所定のデシメーション比
の出力を得るデシメーションフィルタに関する。
【０００２】
【従来の技術】従来より、各種のＡ／Ｄ変換器が知られ
ており、この中にΔΣ型Ａ／Ｄ変換器などのように、オ
ーバーサンプリングにより、「０」、「１」からなる１
ビットの信号列を得るものがある。
ており、この中にΔΣ型Ａ／Ｄ変換器などのように、オ
ーバーサンプリングにより、「０」、「１」からなる１
ビットの信号列を得るものがある。
【０００３】そして、このようなオーバーサンプリング
を行う１ビットのＡ／Ｄ変換器により得たデジタル信号
は、その後のデジタル処理のために、デシメーションフ
ィルタによって、所定ビットのデジタルデータに変換さ
れる。
を行う１ビットのＡ／Ｄ変換器により得たデジタル信号
は、その後のデジタル処理のために、デシメーションフ
ィルタによって、所定ビットのデジタルデータに変換さ
れる。
【０００４】このとき、通常は、オーバーサンプリング
周波数から最終的なサンプリング周波数に直接は間引か
ずに、複数段のデシメーションフィルタを利用して段階
的に間引く方法が採用される。
周波数から最終的なサンプリング周波数に直接は間引か
ずに、複数段のデシメーションフィルタを利用して段階
的に間引く方法が採用される。
【０００５】このようなオーバーサンプリングＡ／Ｄ変
換システムの概略構成を図１に示す。入力アナログ信号
は、変調器１において、オーバーサンプリングにより、
「０」、「１」からなる１ビットの信号列に変換され
る。この例では、オーバーサンプリング周波数ｆｓ＝
１．０２４ＭＨｚである。そして、オーバーサンプリン
グ周波数１．０２４ＭＨｚから最終的なサンプリング周
波数８ｋＨｚに間引くとき、デシメーション比１／３２
の第１デシメーションフィルタ２によりサンプリング周
波数を一旦３２ｋＨｚに落とした後、デシメーション比
１／４の第２デシメーションフィルタ３を用い、最終的
なサンプリング周波数８ｋＨｚに落としている。 ここ
で、通常の場合、第１デシメーションフィルタ２は、Ｆ
ＩＲ型フィルタで構成される。このＦＩＲ型フィルタで
構成したデシメーションフィルタの基本的な構成を図２
に示す。
換システムの概略構成を図１に示す。入力アナログ信号
は、変調器１において、オーバーサンプリングにより、
「０」、「１」からなる１ビットの信号列に変換され
る。この例では、オーバーサンプリング周波数ｆｓ＝
１．０２４ＭＨｚである。そして、オーバーサンプリン
グ周波数１．０２４ＭＨｚから最終的なサンプリング周
波数８ｋＨｚに間引くとき、デシメーション比１／３２
の第１デシメーションフィルタ２によりサンプリング周
波数を一旦３２ｋＨｚに落とした後、デシメーション比
１／４の第２デシメーションフィルタ３を用い、最終的
なサンプリング周波数８ｋＨｚに落としている。 ここ
で、通常の場合、第１デシメーションフィルタ２は、Ｆ
ＩＲ型フィルタで構成される。このＦＩＲ型フィルタで
構成したデシメーションフィルタの基本的な構成を図２
に示す。
【０００６】このデシメーションフィルタは、９６で０
に戻るアドレス・カウンタ４と、同じアドレスに対して
３２点ずつずれた同じ係数が出力される３組の係数ＲＯ
Ｍ５ａ、５ｂ、５ｃと、入力データにＲＯＭ５ａ、５
ｂ、５ｃから出力される係数を乗算する乗算器６ａ、６
ｂ、６ｃと、９６回分の累積の積算を行う加算器７ａ、
７ｂ、７ｃと、加算器７ａ、７ｂ、７ｃの出力を一旦記
憶し、加算器の入力に戻すレジスタ８ａ、８ｂ、８ｃ
と、３２クロック毎にレジスタ８ａ、８ｂ、８ｃに得ら
れた積算結果を加算器７ａ、７ｂ、７ｃに返すかを制御
する切り替えスイッチ９ａ、９ｂ、９ｃと、この切り替
えスイッチ９ａ、９ｂ、９ｃからの出力を順次出力する
セレクタ１０と、から構成されている。
に戻るアドレス・カウンタ４と、同じアドレスに対して
３２点ずつずれた同じ係数が出力される３組の係数ＲＯ
Ｍ５ａ、５ｂ、５ｃと、入力データにＲＯＭ５ａ、５
ｂ、５ｃから出力される係数を乗算する乗算器６ａ、６
ｂ、６ｃと、９６回分の累積の積算を行う加算器７ａ、
７ｂ、７ｃと、加算器７ａ、７ｂ、７ｃの出力を一旦記
憶し、加算器の入力に戻すレジスタ８ａ、８ｂ、８ｃ
と、３２クロック毎にレジスタ８ａ、８ｂ、８ｃに得ら
れた積算結果を加算器７ａ、７ｂ、７ｃに返すかを制御
する切り替えスイッチ９ａ、９ｂ、９ｃと、この切り替
えスイッチ９ａ、９ｂ、９ｃからの出力を順次出力する
セレクタ１０と、から構成されている。
【０００７】このようにして、９６係数をそれぞれ乗算
した９６の入力データについての移動平均を３２クロッ
ク毎に得、セレクタ１０から出力する。これによって、
１／３２のデシメーションが達成される。
した９６の入力データについての移動平均を３２クロッ
ク毎に得、セレクタ１０から出力する。これによって、
１／３２のデシメーションが達成される。
【０００８】
【発明が解決しようとする課題】ここで、３つのＲＯＭ
５ａ、５ｂ、５ｃに記憶されている係数は、読み出され
る係数のアドレス位置が異なるだけで、３つとも同じも
のである。また、９６個の係数は中点に対して、全く対
称である。従って、係数としては、重複するものがあ
り、ハードウェア的に無駄があると考えられる。
５ａ、５ｂ、５ｃに記憶されている係数は、読み出され
る係数のアドレス位置が異なるだけで、３つとも同じも
のである。また、９６個の係数は中点に対して、全く対
称である。従って、係数としては、重複するものがあ
り、ハードウェア的に無駄があると考えられる。
【０００９】本発明は、係数ＲＯＭの読み出しを工夫し
て、係数ＲＯＭのデータ容量を低減できるデシメーショ
ンフィルタを提供することを目的とする。
て、係数ＲＯＭのデータ容量を低減できるデシメーショ
ンフィルタを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、入力データに
所定の係数を乗算すると共に、得られた積を所定数加算
して移動平均をとることによって、所定のデシメーショ
ン比の出力を得るデシメーションフィルタにおいて、入
力データに乗算する所定の係数を記憶するＲＯＭと、異
なる初期アドレスからそれぞれ順次インクリメントまた
はデクリメントして、前記ＲＯＭの同一の所定範囲内の
アドレスであって互いに所定数だけずれたアドレスを複
数種類独立して順次発生する読み出しアドレス発生手段
と、この読み出しアドレス発生手段により発生される複
数種類の読み出しアドレスを順次選択して出力する読み
出しアドレス用セレクタと、この読み出しアドレス用セ
レクタによって選択された読み出しアドレスによって特
定され、ＲＯＭから読み出された係数を入力されたデー
タに乗算する乗算器と、この乗算器で得られる複数種類
のアドレスに基づく係数が乗算された入力データをその
読み出しアドレスの種類毎に順次別々に積算する加算器
と、加算器からの複数種類のアドレスによって係数が乗
算され加算された入力データをそれぞれ一時的に保存す
るレジスタと、デシメーション比に対応した所定の時間
間隔で、上記シフトレジスタに記憶されて積算されたデ
ータを出力する出力手段と、を有することを特徴とす
る。
所定の係数を乗算すると共に、得られた積を所定数加算
して移動平均をとることによって、所定のデシメーショ
ン比の出力を得るデシメーションフィルタにおいて、入
力データに乗算する所定の係数を記憶するＲＯＭと、異
なる初期アドレスからそれぞれ順次インクリメントまた
はデクリメントして、前記ＲＯＭの同一の所定範囲内の
アドレスであって互いに所定数だけずれたアドレスを複
数種類独立して順次発生する読み出しアドレス発生手段
と、この読み出しアドレス発生手段により発生される複
数種類の読み出しアドレスを順次選択して出力する読み
出しアドレス用セレクタと、この読み出しアドレス用セ
レクタによって選択された読み出しアドレスによって特
定され、ＲＯＭから読み出された係数を入力されたデー
タに乗算する乗算器と、この乗算器で得られる複数種類
のアドレスに基づく係数が乗算された入力データをその
読み出しアドレスの種類毎に順次別々に積算する加算器
と、加算器からの複数種類のアドレスによって係数が乗
算され加算された入力データをそれぞれ一時的に保存す
るレジスタと、デシメーション比に対応した所定の時間
間隔で、上記シフトレジスタに記憶されて積算されたデ
ータを出力する出力手段と、を有することを特徴とす
る。
【００１１】このように、本発明によれば、係数を記憶
するＲＯＭからの読み出しアドレスを複数種類独立して
発生する。従って６、発生された読み出しアドレスに基
づき係数ＲＯＭから独立して係数を発生し、これを入力
データに乗算することで、独立して乗算を行うことがで
きる。元々複数種類の乗算は同一のセットの係数をその
読み出しアドレスをずらして行うものであり、本発明の
乗算によって従来と同様の乗算を１つのＲＯＭからの係
数に基づいて行うことができる。従って、ＲＯＭの容量
を削減して、従来同様の処理を行うことができる。な
お、加算器は、複数でもよいが、１つとして時分割で処
理を行うことによって、回路を簡略化することができ
る。
するＲＯＭからの読み出しアドレスを複数種類独立して
発生する。従って６、発生された読み出しアドレスに基
づき係数ＲＯＭから独立して係数を発生し、これを入力
データに乗算することで、独立して乗算を行うことがで
きる。元々複数種類の乗算は同一のセットの係数をその
読み出しアドレスをずらして行うものであり、本発明の
乗算によって従来と同様の乗算を１つのＲＯＭからの係
数に基づいて行うことができる。従って、ＲＯＭの容量
を削減して、従来同様の処理を行うことができる。な
お、加算器は、複数でもよいが、１つとして時分割で処
理を行うことによって、回路を簡略化することができ
る。
【００１２】また、本発明は、上記読み出しアドレス発
生手段は、所定のクロックのカウントにより読み出しア
ドレスを発生するアドレスカウンタを有し、このアドレ
スカウンタは、アップ及びダウンカウントが可能である
と共に、カウントの初期値が設定可能であることを特徴
とする。
生手段は、所定のクロックのカウントにより読み出しア
ドレスを発生するアドレスカウンタを有し、このアドレ
スカウンタは、アップ及びダウンカウントが可能である
と共に、カウントの初期値が設定可能であることを特徴
とする。
【００１３】このように、カウンタをアップダウンカウ
ントできるようにすることによって、中心点に基づき対
称の係数をその半分だけを記憶しておくことですますこ
とができ、ＲＯＭの容量をさらに小さいものとできる。
ントできるようにすることによって、中心点に基づき対
称の係数をその半分だけを記憶しておくことですますこ
とができ、ＲＯＭの容量をさらに小さいものとできる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。
実施形態という）について、図面に基づいて説明する。
【００１５】図３は、本実施形態の係数出力のための構
成を示すブロック図である。このように、３つのアドレ
スカウンタ２０ａ、２０ｂ、２０ｃを有している。この
３つのアドレスカウンタ２０ａ、２０ｂ、２０ｃは、ア
ップ・ダウンカウントが可能であり、かつ初期値を設定
することが可能になっている。そして、アドレスカウン
タ２０ａは、０〜４７でアップ・ダウンカウントし、初
期値３１でダウンカウントを開始する。アドレスカウン
タ２０ｂは、０〜４７でアップ・ダウンカウントし、初
期値３２でアップカウントを開始する。アドレスカウン
タ２０ｃは、０〜４７でアップ・ダウンカウントし、初
期値０でアップカウントを開始する。
成を示すブロック図である。このように、３つのアドレ
スカウンタ２０ａ、２０ｂ、２０ｃを有している。この
３つのアドレスカウンタ２０ａ、２０ｂ、２０ｃは、ア
ップ・ダウンカウントが可能であり、かつ初期値を設定
することが可能になっている。そして、アドレスカウン
タ２０ａは、０〜４７でアップ・ダウンカウントし、初
期値３１でダウンカウントを開始する。アドレスカウン
タ２０ｂは、０〜４７でアップ・ダウンカウントし、初
期値３２でアップカウントを開始する。アドレスカウン
タ２０ｃは、０〜４７でアップ・ダウンカウントし、初
期値０でアップカウントを開始する。
【００１６】すなわち、アドレスカウンタ２０ａは、３
１→０，０→４７，４７→０，０→４７，４７→０，０
→４７ ・・・ というアドレスを順次出力する。アド
レスカウンタ２０ｂは、３２→４７，４７→０，０→４
７，４７→０，０→４７，４７→０，０→４７ ・・・
というアドレスを順次出力する。アドレスカウンタ２
０ｃは、０→４７，４７→０，０→４７，４７→０，０
→４７，４７→０，０→４７ ・・・ というアドレス
を順次出力する。
１→０，０→４７，４７→０，０→４７，４７→０，０
→４７ ・・・ というアドレスを順次出力する。アド
レスカウンタ２０ｂは、３２→４７，４７→０，０→４
７，４７→０，０→４７，４７→０，０→４７ ・・・
というアドレスを順次出力する。アドレスカウンタ２
０ｃは、０→４７，４７→０，０→４７，４７→０，０
→４７，４７→０，０→４７ ・・・ というアドレス
を順次出力する。
【００１７】そして、セレクタ２２は、アドレスカウン
タ２０ａ、２０ｂ、２０ｃからの出力を順次係数ＲＯＭ
２４に供給する。従って、係数ＲＯＭ２４からは、３つ
のアドレスカウンタ２０ａ、２０ｂ、２０ｃからの出力
で特定されるアドレスの係数が順次出力される。
タ２０ａ、２０ｂ、２０ｃからの出力を順次係数ＲＯＭ
２４に供給する。従って、係数ＲＯＭ２４からは、３つ
のアドレスカウンタ２０ａ、２０ｂ、２０ｃからの出力
で特定されるアドレスの係数が順次出力される。
【００１８】ここで、この係数ＲＯＭ２４は、アドレス
０〜４７で特定される４８ワード（４８個）の係数が記
憶されている。この４８個の係数は、図２の３つの係数
ＲＯＭ５ａ、５ｂ、５ｃに記憶されている９６個の係数
の半分の係数である。すなわち、図２の係数ＲＯＭ５
ａ、５ｂ、５ｃの係数は、その中心点に対し対称であ
り、係数ＲＯＭ２４では、この中心点までの４８個の係
数のみを有している。例えば、係数ＲＯＭ５ｃが０→４
７と、４８→９５が対称であったとすれば、係数ＲＯＭ
２４における０→４７、４７→０で読みだされる係数
は、全く同じものになる。
０〜４７で特定される４８ワード（４８個）の係数が記
憶されている。この４８個の係数は、図２の３つの係数
ＲＯＭ５ａ、５ｂ、５ｃに記憶されている９６個の係数
の半分の係数である。すなわち、図２の係数ＲＯＭ５
ａ、５ｂ、５ｃの係数は、その中心点に対し対称であ
り、係数ＲＯＭ２４では、この中心点までの４８個の係
数のみを有している。例えば、係数ＲＯＭ５ｃが０→４
７と、４８→９５が対称であったとすれば、係数ＲＯＭ
２４における０→４７、４７→０で読みだされる係数
は、全く同じものになる。
【００１９】そして、アドレスカウンタ２０ａによる３
１からのダウンカウントは、０〜９５の係数ＲＯＭ５ｃ
における６４→９５のカウントに対応し、アドレスカウ
ンタ２０ｂによる３２からのアップカウント、アドレス
カウンタ２０ｃの０からのアップカウントにより、それ
ぞれ３２ずつずれた係数の出力が行われることになり、
出力される係数は、従来例と同一のものになる。
１からのダウンカウントは、０〜９５の係数ＲＯＭ５ｃ
における６４→９５のカウントに対応し、アドレスカウ
ンタ２０ｂによる３２からのアップカウント、アドレス
カウンタ２０ｃの０からのアップカウントにより、それ
ぞれ３２ずつずれた係数の出力が行われることになり、
出力される係数は、従来例と同一のものになる。
【００２０】係数ＲＯＭ２４の出力は、入力データが供
給される乗算器３０に供給され、ここで両者の乗算が行
われる。すなわち、入力データの１つに対し、係数ＲＯ
Ｍ２４の３２ずつ離れた３つのアドレスからの係数が順
次乗算される。これによって、１つの入力データに対
し、３つの乗算結果が乗算器３０から順次出力される。
給される乗算器３０に供給され、ここで両者の乗算が行
われる。すなわち、入力データの１つに対し、係数ＲＯ
Ｍ２４の３２ずつ離れた３つのアドレスからの係数が順
次乗算される。これによって、１つの入力データに対
し、３つの乗算結果が乗算器３０から順次出力される。
【００２１】次に、この乗算器３０からの乗算結果のデ
ータは、加算器３２の一端に供給される。この加算器３
２の他端には、加算器３２の加算結果を順次格納するレ
ジスタ３４ａ、３４ｂ、３４ｃからの出力が供給され
る。例えば、アドレスカウンタ２０ａからの係数が乗算
器３０において入力データに乗算され、加算器３２の一
端に供給されたときには、レジスタ３４ａの内容が読み
出され、加算器３２の他端にこれが供給され、両者の加
算が行われ、加算結果がレジスタ３４ａに記憶される。
次のタイミングでは、アドレスカウンタ２０ｂからの係
数が入力データに乗算され、これとレジスタ３４ｂにあ
った加算結果との加算が行われ、加算結果がレジスタ３
４ｂに記憶される。さらに、次のタイミングでは同様の
処理により、アドレスカウンタ２０ｃからの係数に基づ
き、加算結果がレジスタ３４ｃに記憶される。
ータは、加算器３２の一端に供給される。この加算器３
２の他端には、加算器３２の加算結果を順次格納するレ
ジスタ３４ａ、３４ｂ、３４ｃからの出力が供給され
る。例えば、アドレスカウンタ２０ａからの係数が乗算
器３０において入力データに乗算され、加算器３２の一
端に供給されたときには、レジスタ３４ａの内容が読み
出され、加算器３２の他端にこれが供給され、両者の加
算が行われ、加算結果がレジスタ３４ａに記憶される。
次のタイミングでは、アドレスカウンタ２０ｂからの係
数が入力データに乗算され、これとレジスタ３４ｂにあ
った加算結果との加算が行われ、加算結果がレジスタ３
４ｂに記憶される。さらに、次のタイミングでは同様の
処理により、アドレスカウンタ２０ｃからの係数に基づ
き、加算結果がレジスタ３４ｃに記憶される。
【００２２】このようにして、レジスタ３４ａ、３４
ｂ、３４ｃには、アドレスカウンタ２０ａ、２０ｂ、２
０ｃからの係数の乗算結果についての積算値がそれぞれ
格納されることになる。そして、係数ＲＯＭ２４のアド
レス０→４７、４７→０の係数の入力データに対する乗
算後の積算が終わった段階で、セレクタ３６が、積算結
果を出力する。このような処理は、各レジスタ３４ａ、
３４ｂ、３４ｃに入力データの３２個の入力毎に得られ
る。従って、９６個の入力データに基づく移動平均の結
果が入力データの３２個の入力毎に得られ、１／３２の
デシメーションが達成される。
ｂ、３４ｃには、アドレスカウンタ２０ａ、２０ｂ、２
０ｃからの係数の乗算結果についての積算値がそれぞれ
格納されることになる。そして、係数ＲＯＭ２４のアド
レス０→４７、４７→０の係数の入力データに対する乗
算後の積算が終わった段階で、セレクタ３６が、積算結
果を出力する。このような処理は、各レジスタ３４ａ、
３４ｂ、３４ｃに入力データの３２個の入力毎に得られ
る。従って、９６個の入力データに基づく移動平均の結
果が入力データの３２個の入力毎に得られ、１／３２の
デシメーションが達成される。
【００２３】このように、本実施形態によれば、係数Ｒ
ＯＭは、４８ワードの係数ＲＯＭ２４の１つでよい。従
って、９６ワードの係数ＲＯＭを３つ必要とした従来の
装置に比べ、係数ＲＯＭの大きさを１／６にすることが
できる。そして、オーバーサンプリングして得た１ビッ
トのデータ列のデータレートの３倍のレートで動作する
装置によって、１つの入力データ（オーバーサンプリン
グによるデジタルデータの１つ）に対し、３つの積算値
を得て、加算器３２を１つとして３段の１／３２のデシ
メーションフィルタを構成することができる。
ＯＭは、４８ワードの係数ＲＯＭ２４の１つでよい。従
って、９６ワードの係数ＲＯＭを３つ必要とした従来の
装置に比べ、係数ＲＯＭの大きさを１／６にすることが
できる。そして、オーバーサンプリングして得た１ビッ
トのデータ列のデータレートの３倍のレートで動作する
装置によって、１つの入力データ（オーバーサンプリン
グによるデジタルデータの１つ）に対し、３つの積算値
を得て、加算器３２を１つとして３段の１／３２のデシ
メーションフィルタを構成することができる。
【００２４】ここで、本実施形態のデシメーションフィ
ルタは、３段のフィルタで構成している。
ルタは、３段のフィルタで構成している。
【００２５】まず、
【数１】Ｈ32（ｚ）＝（１＋Ｚ-1＋Ｚ-2＋・・・＋Ｚ
-31）／３２とすると、
-31）／３２とすると、
【数２】 Ｈ（Ｚ）＝｛Ｈ32（Ｚ）｝3 ＝（１＋Ｚ-1＋Ｚ-2＋・・・＋Ｚ-31）／３２3 ＝（１＋３Ｚ-1＋６Ｚ-2＋・・・＋７６８Ｚ-46＋７６８Ｚ-47＋・・ ・＋３Ｚ-92＋Ｚ-93）／３２3 となる。この前後に係数０の項を付加することによっ
て、０〜９５の係数を決定することができ、これを係数
ＲＯＭ２４に記憶しておくことによって、３段のデシメ
ーションを達成することができる。このようにして得た
０〜９５の係数が中心点を境に対称であるため、この半
分である０〜４７の値を係数ＲＯＭ２４に記憶してお
き、０〜４７のアップカウント及びダウンカウントを行
うことによって、１つの係数ＲＯＭ２４を利用して０〜
９５の係数と同様の係数を出力する。また、初期値を３
種類設定することによって、０〜９５のアドレスの係数
を出力した場合の３２ずつ離れた３つのアドレスを順次
発生して、１つの係数ＲＯＭ２４から３２だけ離れた係
数を順次出力することができる。
て、０〜９５の係数を決定することができ、これを係数
ＲＯＭ２４に記憶しておくことによって、３段のデシメ
ーションを達成することができる。このようにして得た
０〜９５の係数が中心点を境に対称であるため、この半
分である０〜４７の値を係数ＲＯＭ２４に記憶してお
き、０〜４７のアップカウント及びダウンカウントを行
うことによって、１つの係数ＲＯＭ２４を利用して０〜
９５の係数と同様の係数を出力する。また、初期値を３
種類設定することによって、０〜９５のアドレスの係数
を出力した場合の３２ずつ離れた３つのアドレスを順次
発生して、１つの係数ＲＯＭ２４から３２だけ離れた係
数を順次出力することができる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
係数ＲＯＭを小さなものとして、従来と同様に計算を行
うことができる。
係数ＲＯＭを小さなものとして、従来と同様に計算を行
うことができる。
【図１】 従来のオーバーサンプリングＡ／Ｄ変換シス
テムの構成を示す図である。
テムの構成を示す図である。
【図２】 従来のデシメーション用ＦＩＲ型フィルタの
基本的な構成を示す図である。
基本的な構成を示す図である。
【図３】 本発明の実施形態に係るデシメーションフィ
ルタの構成を示す図である。
ルタの構成を示す図である。
２０ａ，２０ｂ，２０ｃ アドレスカウンタ、２２ セ
レクタ、２４ 係数ＲＯＭ、３０ 乗算器、３２ 加算
器、３４ａ，３４ｂ，３４ｃ レジスタ、３６セレク
タ。
レクタ、２４ 係数ＲＯＭ、３０ 乗算器、３２ 加算
器、３４ａ，３４ｂ，３４ｃ レジスタ、３６セレク
タ。
Claims (2)
- 【請求項１】 入力データに所定の係数を乗算すると共
に、得られた積を所定数加算して移動平均をとることに
よって、所定のデシメーション比の出力を得るデシメー
ションフィルタにおいて、 入力データに乗算する所定の係数を記憶するＲＯＭと、異なる初期アドレスからそれぞれ順次インクリメントま
たはデクリメントして、前記ＲＯＭの同一の所定範囲内
のアドレスであって互いに所定数だけずれたアドレスを
複数種類独立して順次 発生する読み出しアドレス発生手
段と、 この読み出しアドレス発生手段により発生される複数種
類の読み出しアドレスを順次選択して順次出力する読み
出しアドレス用セレクタと、 この読み出しアドレス用セレクタによって選択された読
み出しアドレスによって特定され、ＲＯＭから読み出さ
れた係数を入力されたデータに乗算する乗算器と、 この乗算器で得られる複数種類のアドレスに基づく係数
が乗算された入力データをその読み出しアドレスの種類
毎に順次別々に積算する加算器と、 加算器からの複数種類のアドレスによって係数が乗算さ
れ加算された入力データをそれぞれ一時的に保存するレ
ジスタと、 デシメーション比に対応した所定の時間間隔で、上記シ
フトレジスタに記憶されて積算されたデータを出力する
出力手段と、 を有することを特徴とするデシメーションフィルタ。 - 【請求項２】 請求項１に記載のデシメーションフィル
タにおいて、 上記読み出しアドレス発生手段は、所定のクロックのカ
ウントにより読み出しアドレスを発生するアドレスカウ
ンタを有し、このアドレスカウンタは、アップ及びダウ
ンカウントが可能であると共に、カウントの初期値が設
定可能であることを特徴とするデシメーションフィル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19667197A JP3258938B2 (ja) | 1997-07-23 | 1997-07-23 | デシメーションフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19667197A JP3258938B2 (ja) | 1997-07-23 | 1997-07-23 | デシメーションフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141065A JPH1141065A (ja) | 1999-02-12 |
| JP3258938B2 true JP3258938B2 (ja) | 2002-02-18 |
Family
ID=16361665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19667197A Expired - Fee Related JP3258938B2 (ja) | 1997-07-23 | 1997-07-23 | デシメーションフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3258938B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5074643B2 (ja) * | 1999-07-28 | 2012-11-14 | 古野電気株式会社 | 信号処理方法、信号処理装置およびソナー装置 |
| GB2384376A (en) * | 2002-01-22 | 2003-07-23 | Zarlink Semiconductor Inc | Flexible decimator |
-
1997
- 1997-07-23 JP JP19667197A patent/JP3258938B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1141065A (ja) | 1999-02-12 |
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