JPH04137907A - スムージングフィルタ - Google Patents
スムージングフィルタInfo
- Publication number
- JPH04137907A JPH04137907A JP25963190A JP25963190A JPH04137907A JP H04137907 A JPH04137907 A JP H04137907A JP 25963190 A JP25963190 A JP 25963190A JP 25963190 A JP25963190 A JP 25963190A JP H04137907 A JPH04137907 A JP H04137907A
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- Japan
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- output
- oversampling
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- fifo
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- Pending
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- 238000009499 grossing Methods 0.000 title claims description 11
- 238000005070 sampling Methods 0.000 abstract description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ディジタル式信号発生器のスムージングフィ
ルタの改善に関する。
ルタの改善に関する。
〈従来の技術〉
信号発生器の一種に、ダイレクトディジタルシンセサイ
ザ（以下ＤＤＳという）がある。このＤＤＳは、発生す
べき信号の波形のデータを予めメモリに書き込んでおき
、そのアドレスを順次更新して読み出し、そのディジタ
ル値をＤ／Ａ変換器にｌｊえ、信号出力を得るものであ
る。
ザ（以下ＤＤＳという）がある。このＤＤＳは、発生す
べき信号の波形のデータを予めメモリに書き込んでおき
、そのアドレスを順次更新して読み出し、そのディジタ
ル値をＤ／Ａ変換器にｌｊえ、信号出力を得るものであ
る。
〈発明が解決しようとする課題〉
このときに、Ｄ／Ａ変換器の出力は折り返しスペクトル
を含んでおり、これを除去するために、いわゆるスムー
ジングフィルタが必要になる。
を含んでおり、これを除去するために、いわゆるスムー
ジングフィルタが必要になる。
このフィルタとして、Ｄ／Ａ変換器の後段に多段型のア
ナログフィルタを用いることが多かった。
ナログフィルタを用いることが多かった。
しかし、カットオフ特性、安定性、精度等の点で、十分
満足できるものは存在しない。
満足できるものは存在しない。
そのため、Ｄ／Ａ変換器に与えるデータをオバーサンプ
リングによりサンプリング周波数を高くし、後段のフィ
ルタに要求される特性を°緩和したものが多くなってき
ている。この場合、０（次のフィルタでも構わないが、
ディジタルフィルタの構成上乗算器が必要になるため、
動作速度に限界がある。このため、この方式は民生用の
音響機器等にとどまっている。従って、高速なサンプリ
ング周波数で動作するディジタル式信号発生器に応用す
ることはほとんど不可能である。
リングによりサンプリング周波数を高くし、後段のフィ
ルタに要求される特性を°緩和したものが多くなってき
ている。この場合、０（次のフィルタでも構わないが、
ディジタルフィルタの構成上乗算器が必要になるため、
動作速度に限界がある。このため、この方式は民生用の
音響機器等にとどまっている。従って、高速なサンプリ
ング周波数で動作するディジタル式信号発生器に応用す
ることはほとんど不可能である。
本発明は上記した課題を解決するためになされたもので
あって、そのＩＩ的は、高速なサンプリング周波数で動
作するデインタル式（ａ号発／１器に使用することがｉ
ｉＪ能な高精度、高安定なスムージングフィルタを実現
することを「１的とする。
あって、そのＩＩ的は、高速なサンプリング周波数で動
作するデインタル式（ａ号発／１器に使用することがｉ
ｉＪ能な高精度、高安定なスムージングフィルタを実現
することを「１的とする。
〈課題を解決するための１段〉
上記した課題を解決する本発明は、？ｊ２数のＤ／Ａ変
換器と、 複数のＤ／Ａ変換器のそれぞれに時系列のずれた波形デ
ータを？ｊえるＦ Ｉ Ｆ Ｏ手段と、複数のＤ／Ａ変
換器のそれぞれの出力を加算する畳み込み１段とを備え
たことを特徴とするものである。
換器と、 複数のＤ／Ａ変換器のそれぞれに時系列のずれた波形デ
ータを？ｊえるＦ Ｉ Ｆ Ｏ手段と、複数のＤ／Ａ変
換器のそれぞれの出力を加算する畳み込み１段とを備え
たことを特徴とするものである。
く作用〉
本発明のスムージングフィルタにおいて、複数のＤ／Ａ
変換器にはＦ ｆ Ｆ Ｏからの時系列のすれたデイン
タルデータか１Ｊえられ、Ｄ／Ａ変換出力のそれぞれを
加算することて、畳み込みによるオハザンブリンクか実
現される。この場合、オーバサンブリンクか行なわれて
いるが、各Ｄ／Ａ変換器は基本のクロックで動（’＋シ
ている。また、乗算と総和とはアナログ回路で構成され
ているが、抵抗による回路のため、精度、安定度を要求
することは容易である。
変換器にはＦ ｆ Ｆ Ｏからの時系列のすれたデイン
タルデータか１Ｊえられ、Ｄ／Ａ変換出力のそれぞれを
加算することて、畳み込みによるオハザンブリンクか実
現される。この場合、オーバサンブリンクか行なわれて
いるが、各Ｄ／Ａ変換器は基本のクロックで動（’＋シ
ている。また、乗算と総和とはアナログ回路で構成され
ているが、抵抗による回路のため、精度、安定度を要求
することは容易である。
〈実施例〉
以ド図面を参照して、本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例の概略構成を示す（Ｒ成因で
ある。
ある。
この図において、１はディジタル波形を発生するディジ
タル信号発生器（以下ＤＳＧという）、２はディジタル
波形を受けてレジスタにより遅延時間の異なる複数の出
力を生成するＦＩＦＯ１３はＦ Ｉ ＦＯ２からのそれ
ぞれの出力をＤ／Ａ変換するため複数のＤ／Ａ変換器か
らなるＤ／Ａ変換器、４はＤ／Ａ変換器３の変換出力の
それぞれを所定の減衰率で減衰させる（乗算する）減衰
器からなる減衰部、５は減衰部５の出力をそれぞれ加算
するアナログ加算器、６はアナログ加算器５の出力の高
周波成分を除去するローパスフィルタ（以下ＬＰＦとい
う）である。尚、このＬＰＦ６は次数の（Ｉ（い筒中な
ものである。
タル信号発生器（以下ＤＳＧという）、２はディジタル
波形を受けてレジスタにより遅延時間の異なる複数の出
力を生成するＦＩＦＯ１３はＦ Ｉ ＦＯ２からのそれ
ぞれの出力をＤ／Ａ変換するため複数のＤ／Ａ変換器か
らなるＤ／Ａ変換器、４はＤ／Ａ変換器３の変換出力の
それぞれを所定の減衰率で減衰させる（乗算する）減衰
器からなる減衰部、５は減衰部５の出力をそれぞれ加算
するアナログ加算器、６はアナログ加算器５の出力の高
周波成分を除去するローパスフィルタ（以下ＬＰＦとい
う）である。尚、このＬＰＦ６は次数の（Ｉ（い筒中な
ものである。
この（Ｒ成において、ＤＳＧｌのサンプリングクロック
をｆｓとした場合、ＦＩＦＯ２は１１倍のサンプリング
クロックｎｆｓで動作させる。このようにすると、ＦＩ
ＦＯはＤＳＧ １のディジタル波１１三出力に対して、
ｍ （：’：のオーバサンプリングを１１なうことに相
当する。従って、ＦＩＦＯ２を構成する６レジスタＲＥ
Ｇ＃１〜ＲＥＧ＃ｎの出力の前後関係は時系列を形成し
ている。この各レジスタ出力をＤ／Ａｉ換部３てそれぞ
れＤ／Ａ変換して、減衰部４で適ｉ１１な係数を乗％す
る。そして、減衰部４の各出力をアナログ加筒器５て加
算する。
をｆｓとした場合、ＦＩＦＯ２は１１倍のサンプリング
クロックｎｆｓで動作させる。このようにすると、ＦＩ
ＦＯはＤＳＧ １のディジタル波１１三出力に対して、
ｍ （：’：のオーバサンプリングを１１なうことに相
当する。従って、ＦＩＦＯ２を構成する６レジスタＲＥ
Ｇ＃１〜ＲＥＧ＃ｎの出力の前後関係は時系列を形成し
ている。この各レジスタ出力をＤ／Ａｉ換部３てそれぞ
れＤ／Ａ変換して、減衰部４で適ｉ１１な係数を乗％す
る。そして、減衰部４の各出力をアナログ加筒器５て加
算する。
そして、この加算出力をＬＰＦ６てフィルタリングして
、アナロク信号波形出力をｉＩ？る。この場合、ｍ倍オ
ーハザンブリングに＋Ｉｔ当するのて、Ｌ Ｐ Ｆ６は
低次のもので十分である。
、アナロク信号波形出力をｉＩ？る。この場合、ｍ倍オ
ーハザンブリングに＋Ｉｔ当するのて、Ｌ Ｐ Ｆ６は
低次のもので十分である。
したアナログ回路は、ＤＳＧＩのディジタル波形出力に
畳み込みを実行したことに川ｇ′１する。これは、いわ
ゆるＦＩＲ（Ｈ限インパルス応答）型デインタルフィル
タと同しである。従来はＦＩＦＯ。
畳み込みを実行したことに川ｇ′１する。これは、いわ
ゆるＦＩＲ（Ｈ限インパルス応答）型デインタルフィル
タと同しである。従来はＦＩＦＯ。
乗算、総和を全て純デイジタル処理で行なっていたが、
この実施例てはＦＩＦＯをディジタル回路て行ない、乗
算、加算をアナログ回路て構成している。
この実施例てはＦＩＦＯをディジタル回路て行ない、乗
算、加算をアナログ回路て構成している。
従って、本実施例によれば、極めて高いサンプリング周
波数のＤＤＳにおいても、オーバサンブリング方式によ
るスムージングフィルタを構成することができる。この
場合、Ｄ／Ａ変換器は、オバサンプリングを行なわない
場合と同じ基本クロックで動作させるので、動作速度の
問題は！［シない。また、オーバサンプリングの次数は
、ＦＩＦＯ，Ｄ／Ａ変換器、減衰部の素ｒ−数を増やせ
ばよいので、より高次なオーバ→Ｊ′ンブリングに対応
することも容易である。また、乗算と総和とをアナログ
回路で行なっているため、安定度や精度を向上させるこ
とが容易である。特に、乗算は抵抗によって行なってい
るため、安定度、精度を要求することは、他の受動素子
に対するよりも数段容易である。
波数のＤＤＳにおいても、オーバサンブリング方式によ
るスムージングフィルタを構成することができる。この
場合、Ｄ／Ａ変換器は、オバサンプリングを行なわない
場合と同じ基本クロックで動作させるので、動作速度の
問題は！［シない。また、オーバサンプリングの次数は
、ＦＩＦＯ，Ｄ／Ａ変換器、減衰部の素ｒ−数を増やせ
ばよいので、より高次なオーバ→Ｊ′ンブリングに対応
することも容易である。また、乗算と総和とをアナログ
回路で行なっているため、安定度や精度を向上させるこ
とが容易である。特に、乗算は抵抗によって行なってい
るため、安定度、精度を要求することは、他の受動素子
に対するよりも数段容易である。
また、第２図のようなＦＩＲ型ディジタルフィルタを考
えた場合、減衰部４の係数（ｋ＋〜に、）は左右対称に
なっている。これを、第３図のようにＦＩＦＯ２内で減
衰係数か等しい部分を加算することで、アナログ系の回
路部分を１′減でき、全体の回路構成を簡略化すること
が可能になる。
えた場合、減衰部４の係数（ｋ＋〜に、）は左右対称に
なっている。これを、第３図のようにＦＩＦＯ２内で減
衰係数か等しい部分を加算することで、アナログ系の回
路部分を１′減でき、全体の回路構成を簡略化すること
が可能になる。
〈発明の効果〉
以上詳細に説明【、たように、本発明では、複数のＤ／
Ａ変換器と、 複数のＤ／Ａ変換器のそれぞれに時系列のずれた波形デ
ータを１１えるＰＩＦＯ手段と丁段数のＤ／Ａ変換器の
それぞれの出力を加算する畳み込み手段とを備えるよう
にした。この結束、複数のＤ／Ａ変換器にはＦＩＦＯ手
段からの時系列のずれたディジタルデータがりえられ、
Ｄ／Ａ変換出力のそれぞれを加算することで、畳み込み
によるオーバサンプリングが実現される。この場合、オ
ーバサンプリングが行なわれているか、各Ｄ／ＡＵ換器
は基本のクロックで動作している。
Ａ変換器と、 複数のＤ／Ａ変換器のそれぞれに時系列のずれた波形デ
ータを１１えるＰＩＦＯ手段と丁段数のＤ／Ａ変換器の
それぞれの出力を加算する畳み込み手段とを備えるよう
にした。この結束、複数のＤ／Ａ変換器にはＦＩＦＯ手
段からの時系列のずれたディジタルデータがりえられ、
Ｄ／Ａ変換出力のそれぞれを加算することで、畳み込み
によるオーバサンプリングが実現される。この場合、オ
ーバサンプリングが行なわれているか、各Ｄ／ＡＵ換器
は基本のクロックで動作している。
また、乗算と総和とはアナログ回路で構成されているが
抵抗による回路のため、精度、安定度を要求することは
容易である。従って、高速なサン１１２１周波数で動作
するディジタル式信号発牛器に使用することが可能な高
精度、高安定なスムージングフィルタが実現できる。
抵抗による回路のため、精度、安定度を要求することは
容易である。従って、高速なサン１１２１周波数で動作
するディジタル式信号発牛器に使用することが可能な高
精度、高安定なスムージングフィルタが実現できる。
第１図は本発明の一実施例のスムージングフィルタの構
成を示す構成図、 第２図は本発明の他の実施例のスムージングフィルタの
説明図、 第゛３図は本発明の他の実施例のスムージングフィルタ
を説明するための説明図である。
成を示す構成図、 第２図は本発明の他の実施例のスムージングフィルタの
説明図、 第゛３図は本発明の他の実施例のスムージングフィルタ
を説明するための説明図である。
Claims (1)
- 【特許請求の範囲】 複数のＤ／Ａ変換器と、 複数のＤ／Ａ変換器のそれぞれに時系列のずれた波形デ
ータを与えるＦＩＦＯ手段と、 複数のＤ／Ａ変換器のそれぞれの出力を加算する畳み込
み手段とを備えたことを特徴とするスムージングフィル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25963190A JPH04137907A (ja) | 1990-09-28 | 1990-09-28 | スムージングフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25963190A JPH04137907A (ja) | 1990-09-28 | 1990-09-28 | スムージングフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137907A true JPH04137907A (ja) | 1992-05-12 |
Family
ID=17336757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25963190A Pending JPH04137907A (ja) | 1990-09-28 | 1990-09-28 | スムージングフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137907A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660222A1 (en) * | 1993-12-16 | 1995-06-28 | AT&T Corp. | Data converter with fifo |
| US6763407B1 (en) | 1998-06-17 | 2004-07-13 | Niigata Seimitsu Co., Ltd. | Digital-to-analog converter with plural voltage holding sections, plural step function generators, voltage summing section and integrator |
| JP2004242327A (ja) * | 2003-02-07 | 2004-08-26 | Fujitsu Ltd | 検出回路における受信信号処理 |
-
1990
- 1990-09-28 JP JP25963190A patent/JPH04137907A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660222A1 (en) * | 1993-12-16 | 1995-06-28 | AT&T Corp. | Data converter with fifo |
| US5648777A (en) * | 1993-12-16 | 1997-07-15 | Lucent Technologies Inc. | Data converter with FIFO |
| US6763407B1 (en) | 1998-06-17 | 2004-07-13 | Niigata Seimitsu Co., Ltd. | Digital-to-analog converter with plural voltage holding sections, plural step function generators, voltage summing section and integrator |
| JP2004242327A (ja) * | 2003-02-07 | 2004-08-26 | Fujitsu Ltd | 検出回路における受信信号処理 |
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