JPS6131658B2 - - Google Patents

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JPS6131658B2
JPS6131658B2 JP55166809A JP16680980A JPS6131658B2 JP S6131658 B2 JPS6131658 B2 JP S6131658B2 JP 55166809 A JP55166809 A JP 55166809A JP 16680980 A JP16680980 A JP 16680980A JP S6131658 B2 JPS6131658 B2 JP S6131658B2
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JP
Japan
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word
digital
signal
bits
rate
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JP55166809A
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JPS5698048A (en
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Shenoi Kishan
Purasado Agurawaru Baaguwachi
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International Standard Electric Corp
Original Assignee
International Standard Electric Corp
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Publication date
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Publication of JPS6131658B2 publication Critical patent/JPS6131658B2/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0223—Computation saving measures; Accelerating measures
    • H03H17/0225—Measures concerning the multipliers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters
    • H03H17/0416—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Analogue/Digital Conversion (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Description

【発明の詳細な説明】
本発明はデジタル式電話方式の補間装置に係
り、特にデジタル式電話方式に用いられるデジタ
ル信号のワードレートを増加させてビツト数を減
少させるための補間装置に関する。 最近の通信方式においてはデジタル値がデジタ
ル式交換器を介して各加入者に伝送されるように
なされている。デジタル値を用いることにより伝
送効率を高め得るとともに、各種方式のモジユー
ルを特にデジタル回路の構成に好適の集積回路技
術により作ることができる。 デジタル式電話方式においては、アナログ又は
音声信号をデジタル信号に変換してデジタル式交
換器を介して伝送処理される。デジタル信号は再
びアナログ信号に変換されて各加入者が通常の通
話をなし得るようになされる。デジタル式電話方
式においては前記の如く加入者回路が主にLSI
（大規模集積回路）で構成されるので、実質的な
コストの低減と、効率および信頼性の向上に役立
つている。 信号をアナログ信号又はデジタル信号に変換す
るためにデジタル―アナログ変換器とアナログ―
デジタル変換器とが必要となる。通常は如何なる
電話方式においてもコストを考慮する必要がある
が、最近はその経済性とともに最近の電話におい
て要求される信頼性をも考慮に入れる必要が生じ
ている。 サンプリング数又はワードレートを増加させ且
つビツト数を減少させることによりデジタル―ア
ナログ変換器を簡単化し且つ経済的に安価に構成
することができ、さらにそのハードウエアのコス
トを低減させることができる。このような回路が
各加入者用に必要となるので、上記の点は一般電
話回路において基本的な事項である。 前記の如くワードレートを増加させるには例え
ば補間器により補間するようにすればよい。例え
ば1978年８月22日に特許されたM.J.Gingellの米
国特許第4109110号「デジタル―アナログ変換
器」明細書にはデジタル―アナログ変換における
補間についての種々の例が示されている。さらに
その補間技術の利点についても記載されている。 補間についても変換と同様にでかきる限り経済
的に且つ信頼性が得られるようにする必要がある
ことは明らかである。従来の補間器は例えば
「triangular window」とか又はリニア補間器と呼
ばれ、各種デジタル―アナログ変換器において使
用されている。これら従来の補間器は極めて多く
のデジタル回路を必要とし、且つ比較的に長い動
作遅延時間を有している。この遅延により伝送信
号の歪や干渉が生ずるのでこのような遅延は望ま
しくない。 さらに補間器は所望のアナログ周波数帯域以外
の周波数を減衰させて、デジタル信号が干渉周波
数成分から影響を受けないようにし、従つて復元
されたアナログ信号が原信号と正確に一致するよ
うになされている。 このような補間器は各種の符号化方式に適用さ
せるために動作遅延時間が短かくて各種大きさの
ワードに応動し得るようになされることが望まし
いこと勿論である。従来の補間器においてはレー
トを増加させるためにマルチプライヤ等の如きマ
ルチプライヤが必要であつた。これらの装置は相
当複雑なデジタル装置であつて、且つこれを作動
させるために多数のハードウエアを必要とするも
のである。 本発明は上記の点に鑑みてなされたもので、そ
の目的とするところはマルチプライヤを必要とし
ない補間装置を提供するにある。 さらに本発明は干渉周波数帯域に対する減衰が
極めて高く、且つ動作遅延時間が短かくて任意の
ワードサイズに応動し得る補間装置を提供するに
ある。 さらにまた本発明は前記従来の補間装置よりも
簡単な構成で且つ安価なデジタル回路を用い得る
補間装置を提供するにある。 さらにまた本発明は低帯域通過の特性等を有す
る補間装置を提供するにある。 本発明によれば入力デジタル信号が複数のデジ
タルワードからなり、且つその各デジタル信号が
同一ビツト数を有し、そのデジタル信号のレート
が所定値を有するようになされた前記入力デジタ
ル信号のワードレートを増加させるための補間装
置において、前記デジタル信号に応動し、各ワー
ド間に所定の分離領域を設けて各ワードを所定回
数交番させてワードレートを増加させるように前
記ワード間の分離領域内に前記各デジタルワード
のビツト数と同一の所定のビツト数を有するゼロ
ビツトワードを挿入して所定パターンの出力信号
を得るインターフエースと、 前記所定パターンの出力信号に応動し、フイル
タを用いてその出力に前記出力信号のワードビツ
ト以下のビツト数を有し、且つ増加されたレート
の連続するワード間の遷移を滑らかにする値を有
する複数のデジタルワードからなるデジタル信号
を得る低域通過形のデジタル巡回形フイルタと を具備してなるデジタル入力信号のワードレート
を増加させるための補間装置が得られる。 以下添付図面を参照して本発明の一実施例につ
いて詳説する。 第１図は本発明の一実施例の補間装置を適用し
てなるデジタル式電話通信方式における電話線回
路図である。 第１図においては１つの加入者Ａがデジタル式
交換器１０を介して加入者Ｂに接続されている。
各加入者Ａにはそれぞれ専用のデジタル回路２０
を設け、これと各加入者のサブセツト（電話器）
と組合わせて他の加入者と通話し得るようになさ
れている。第１図においてはサブセツト２１，２
２を有する加入者Ａ，Ｂだけが図示されている
が、これらのものは例えばデジタル回路２０と同
一回路を有する多数の加入者と共に中央局等に接
続されるものであること明らかである。説明を簡
単化するために第１図図示のものは加入者Ａに専
用のデジタル回路２０が設けられ、他の加入者Ｂ
にはこの回路２０と同一回路２０Ｂが設けられて
いる場合のものであつて、その他の多数の加入者
が省略されているものである。 この種の交換方式において用いられるデジタル
回路の１例としては例えば1979年７月17日に特許
された本件出願人の米国特許第4161633号明細書
中に記載されている。 加入者Ａに設置されている電話用のサブセツト
２１はチツプ線Ｔとリング線Ｒとからなる２本の
アナログ線を介して2/4ワイヤハイブリツド又は
変換回路１６に接続されている。ハイブリツド１
６は周知のコンポーネントからなり２本のアナロ
グ線を４本の線に接続するものである。従つてハ
イブリツド１６の出力は図示の如く発信側となる
１本の線で示された２本の線と受信側となる１本
の線で示された２本の線とにそれぞれ接続されて
いる。ハイブリツド回路とその作動についての説
明は例えば1975年Howard W.Samsのテキスト
「Reference data for Radio Engineers」中の第
35―16頁〜第35―20頁に記載されている。さらに
デジタル方式のハイブリツド回路は本件出願人が
1978年５月８日に出願した米国特許第903458号明
細書に記載されている。 ハイブリツド１６から出る発信側の線はアナロ
グフイルタ１８の入力端に接続される。図から明
らかな如くハイブリツド１６から伝送されてフイ
ルタ１８を通る信号はアナログ信号である。フイ
ルタ１８の出力はアナログ―デジタル変換器
（Ａ／Ｄ）１９の入力端に供給される。アナログ
―デジタル変換器１９はパルスコードモジユレー
タ（PCM）により構成され、フイルタ１８から
供給されるアナログ出力信号をサンプルしてデジ
タル化しその出力端にデジタル信号を得るように
作動する。PCM信号を得るために他のアナログ
―デジタル変換器の技術を適用してもよい。
PCM又はデジタル信号がＡ／Ｄ１９の出力端に
得られる。このデジタル信号がデシメータ
（DEC）２３の入力端に供給される。例えばデシ
メータ２３はデジタルフイルタで構成され、その
入力端に供給されるデジタル信号の出力ワードレ
ートを減少させるように作動する。上記の説明に
おいては、アナログ―デジタル変換器１９は
PCMで構成されている場合について説明した
が、この代りに他の型式のＡ／Ｄ変換器を使用し
得ること勿論である。 デシメータ２３は信号を受信すると所望周波数
帯域以外の周波数例えば本実施例の場合には音声
周波数帯域０〜4KHz以外の周波数を有するデジ
タル信号を除去するか又はそのデジタル信号を減
衰させるために用いられる。デシメータ２３は低
域通過形フイルタ特性を有する巡回形フイルタに
より構成されている。デシメータ２３の出力端に
はアナログ―デジタル変換器１９から得られるワ
ードレート以下のワードレートを有する信号が得
られる。例えばＡ／Ｄ変換器１９の出力信号が１
ワード当り３ビツトで1.024MHzのサンプリング
周波数（S）又はワードレートを有するものと
すると、デシメータ２３の出力信号は１ワード当
り13＋ビツトの長さで32KHzのサンプリング周波
数（S）又はワードレートを有することとな
る。補間器はデシメータと反対に作動して例えば
１ワード当り13＋ビツトで32KHzのワードレート
を３ビツトで1.024MHzのワードレートに増加さ
せるものである。 デシメータ２３の出力は利得制御回路２５に供
給される。この種の利得制御回路は本件出願人が
1979年11月28日に出願した米国特許出願第98110
号明細書に記載されている。利得制御回路の作動
については上記引用例に詳説されている。 利得制御回路２５の出力信号は非巡回形の音声
フイルタ２６を介して加算回路３０に供給され
る。フイルタ２６はデジタル式交換器１０の伝送
路を介して伝送される音声信号の範囲により決め
られる帯域巾を有している。加算回路３０に入る
他の入力はFIRフイルタ３１から供給される。フ
イルタ３１はコリレータ３２と協働して回路内に
生ずるエコー作用を抑制又は消滅させるように作
動する。このエコー抑制回路については本件出願
人が1979年３月14日に出願した米国特許出願第
20543号明細書に詳説されている。 加算回路３０の出力信号はデジタル式交換器１
０に供給され、交換器内で交換されて被呼加入者
Ｂの受信入力端に導入される。この加入者Ｂのデ
ジタル信号回路２０Ｂは加入者Ａの回路２０と同
一である。従つて図から明らかな如く加入者Ａの
デジタル回路２０と接続された発信出力端（Ｏ）
から出力されるデジタル出力信号はデジタル式交
換器１０の受信入力端（Ｉ）を介してデジタル回
路２０Ｂに供給される。 デジタル式交換器については本件出願人が1978
年３月17日に出願した米国特許出願第888582号明
細書に記載されている。 さらに交換器１０の受信入力端（Ｉ）はデジタ
ル回路の受信側の線に接続されている。このよう
になされているので遠方の加入者の発信出力端
（Ｏ）から供給されるデジタル信号はフイルタ２
６と同一帯域通過特性を有する非巡回形の音声フ
イルタ５０の入力端に導入される。フイルタ５０
の出力は利得制御回路２５と同一構成の利得制御
回路５１の入力端に供給される。利得制御回路５
１で利得制御された出力は補間装置５２に供給さ
れる。補間装置５２はデジタル信号のワードレー
トを増加させる作用を有している。 前述の如く発信回路においてはデシメータ２３
がワードレートを１ワード当り13＋ビツトで32K
Hzに減少させる。これに対し補間装置５２はワー
ドレートを１ワード当り３ビツトで1.024MHzに
増加させるか又は用いられるサンプリングレート
により決まる他のレートに増加させる。補間装置
５２の出力はデジタル―アナログ変換器（Ｄ／
Ａ）５３に供給される。Ｄ／Ａ変換器５３は補間
装置５２の出力端のデジタル信号を選択的にサン
プルして、その出力端にアナログ信号を発生させ
る。このアナログ信号はアナログフイルタ５４を
介してハイブリツド回路１６に供給される。 補間装置５２を用いることにより、一層簡単化
されたデジタル―アナログ変換器を用いることが
できる。そのため補間装置５２から得られるデジ
タル信号をアナログ信号に変換する変換器として
各種のＤ／Ａ変換器を用いることができることと
なる。例えばこのＤ／Ａ変換器５３として用い得
るＤ／Ａ変換器の一例としては本件出願人が1979
年11月28日に出願した米国特許出願第98103号明
細書に記載されている。 第２図には補間装置の原理とその作動を説明す
るための概略ブロツク線図が示されている。原理
的には補間装置は一連のワード間のサンプルをゼ
ロ値に変換するオーバーサンプラとその出力端に
接続された低帯域通過形フイルタとのカスケード
接続により構成されている。 第２図において、オーバーサンプラへの入力信
号は32Kワード／秒のデジタル信号である。この
信号のスペクトラムは第３図Ａに示されている。
このスペクトラムは音声フイルタと利得制御回路
の出力端におけるデジタル信号の大きさを表わす
ものである。このスペクトラムは前記信号のフー
リエ解析により得られるものであつて、第３図Ａ
に示されているものは従来周知のものである。 第３図Ｂにはオーバーサンプラの出力端のスペ
クトラムが例示されている。その波形は繰返えさ
れていないが、第３図Ａのスペクトラムのように
周波数のゼロ点を中心として対称形となつてお
り、例えば1.024MHzのサンプリングレートで０
〜5.12MHzおよび０〜−5.12MHzまで亘つてい
る。第３図Ｂから明らかな如く、このスペクトラ
ムには32KHzの倍数毎に基本スペクトラムの再現
スペクトラムが含まれている。低域通過形フイル
タの作用はその通過帯域以外のすべての再現スペ
クトラムを減衰させたり、又はこれらの再現スペ
クトラムを基本帯域０〜4KHzを除いて32KHzの
高調波に集合させるように作用する。この基本帯
域０〜4KHzは音声帯域又は０〜4KHzの帯域内の
音声、会話信号と略等しい帯域を有する電話方式
内のアナログ信号の帯域となるものである。第３
図Ｃは補間装置の一部をなす低域通過形フイルタ
の所望作動時における出力信号の波形を示す。 次に１ワード当りの所定ビツト数と所定のサン
プリングレートを得るための補間装置について説
明する。 所定の帯域巾を有するデジタルフイルタを用い
て第２図図示の低域通過形フイルタを構成するこ
とができる。このフイルタは巡回形フイルタとし
て周知のものである。従来各種の巡回形フイルタ
が知られており、例えば1975年10月14日に特許さ
れた米国特許第3912917号明細書には巡回形フイ
ルタと非巡回形フイルタおよびトランスバーサル
フイルタが記載されている。 一般的に乗算化を必要とする場合にはトランス
バーサルフイルタや巡回形フイルタの何れも用い
られる。マルチプレイヤは相当に高価であり且つ
そのフイルタを多数用いて乗算化する必要がある
ので、そのハードウエアは著しく複雑化し且つ相
当高価なものとなる。前記引用例の特許の目的と
するところはこのようなフイルタに必要なマルチ
プレイヤの数を減少させることにある。 本発明の装置に用いられる代表的なハードウエ
アを説明するために第４図図示の補間装置を用い
てその原理と作動について説明する。 第４図図示のものはインターフエース６０の入
力部である。第２図に示された如くインターフエ
ース又はオーバーサンプラと巡回形低域通過形フ
イルタとからなる本発明による補間装置の信頼性
と効率的な作動はインターフエース６０により得
られる。例えば補間装置への入力は音声フイルタ
（第１図の５０）から供給される。このフイルタ
から発生されるワードレートは１ワード当り13＋
ビツトで32KHzである。ワードレートを32倍に増
加させて補間装置の出力に1.024MHzのサンプリ
ングレートを得るためには、ワード間の間隔を考
慮する必要がある。 従来の補間装置においてはワードを連続的に交
番させるか又はゼロ値のサンプル（０オーダー保
持）と次のサンプル（第１オーダー保持）とを交
番させるようにゼロ値のサンプルを各ワード間に
挿入させるようになされていた。しかし乍らこの
ようにするに際してはそれに基づくスペクトラム
と32KHzにおける高調波を抑制するための巡回形
フイルタが得られるか否かを考える必要がある。
これに対し本発明による補間装置においては、イ
ンターフエース６０が以下の如く作動するように
選ばれている。 即ち毎ミリ秒当り25（32）のワードレートを有
する各入力ワードに対し、インターフエース６０
は下記の如き毎ミリ秒当り210（1024）のワード
レートを有する32ワードを出力するように選ばれ
ている。 Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，
Ｏ，Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，
Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，Ｏ これから明らかな如くワードＸは各交番毎にＯ
が３回挿入されてなる各４ワードの交番となる。
ワードＸを各４回交番させることにより、32KHz
スペクトラムの再現スペクトラムが1/4に減衰さ
れる。 以上の如き交番作動をする巡回形フイルタの作
動により、32KHz、64KHzおよび96KHzにおける
各高調波を完全に減衰させることができる。イン
ターフエース６０は第４図から明らかな如く第１
オーダー保持回路（1st）とゼロオーダー保持回
路（Oth）とのカスケード接続からなる結合型保
持回路から構成される。 交番入力がインターフエース６０から巡回形フ
イルタの加算器６１の入力端に供給される。この
交番入力はインターフエース６０により毎秒
1.024Mのワードレートに変換されている。 第５図Ａと第５図Ｂにはインターフエース６０
のハードウエアとその回路が示されている。これ
らの図面から明らかな如く音声フイルタから出力
される13＋ビツトは並列型レジスタ６２に加えら
れる。各ビツトX1〜Ｘoは１ワードの周期中の間
（31.25マイクロ秒）このレジスタ６２に記憶保持
される。記憶された各ビツトはそれぞれ各ビツト
X1とＸoに対する各ゲート６３と６４に加えられ
る。 ストローブ又はクロツクパルスにより所定期間
記憶されたビツトのゲートを開いて毎秒1.024M
のワードレートの出力を発生させる。第５図Ａに
おいて各ビツトX1とＸoとがそれぞれ“１”であ
ると仮定すると、各ビツトに対応する出力がそれ
ぞれの期間記憶された後にワードＸがゲート６
３，６４から出力される。連続する３個の期間中
にはストローブが不作動となるので、各ビツトに
３個のゼロがゲートから出力される。従つて第５
図Ａの回路から発生される出力は13＋ビツトのワ
ードＸとこれに続く３個の13＋ビツトの全数ゼロ
のワードとの交番出力となる。このシークエンス
は1.024MHzのレートの32個の出力ワードを形成
する。第５図Ａにおいてはこの出力は線上に13ビ
ツトと表示されている１本の出力線６５により図
示されている。この13ビツトの表示は13ビツトの
出力を示すものであり、第５図Ｂにおいても線上
に示された数は並列に伝送されるビツトを数を示
している。 第５図Ｂはレジスタをスキヤニングする回転式
ワイパ７０を有する従来のインターフエースの作
動を説明するための図である。レジスタ７１から
発生する出力は13で示す並列ビツトとなる。この
レジスタには次に31.25マイクロ秒のレートのワ
ードが加えられる。このワイパ７０が１回転する
と３個のゼロワードが続くワードＸがゲートから
発生され、且つこれが交番されるものである。前
記の如くこの交番は各ワードに対し32回繰返えさ
れる。 第４図の巡回形フイルタのブロツク線図におい
て、各ブロツクはそれぞれデジタル信号を転送す
る機能を備えるようになされている。第４図に示
された巡回形フイルタを用いると、フイルタ係数
が２-K（Ｋは整数）であるので乗算化処理をする
必要がない。後述の如くフイルタの伝達関数に特
定化することにより２-Nで除算することができ
る。この除算は２-Nで乗算することと等価であ
る。 第４図の巡回形フイルタ部分は低域通過形デジ
タルフイルタである。このフイルタは基準帯域以
外の信号成分を減衰させるために選ばれる。巡回
形フイルタ部分に入る入力は前記インターフエー
ス６０から供給される。 第４図のデジタルフイルタの伝達関数は周知の
如く以下に示すようにアナログフイルタの双一次
の変形として求めることができる。 Ｓ＝Ｚ−１／Ｚ＋１ ｄがデジタルフイルタの３―dbの周波数で
あるとすると、これと等価なアナログフイルタは
３―dbの周波数のWAラジアン／秒となる。ただ
し WA＝tanπｄ／ｓ〓2-5 ｓ…サンプリング周波数。 ｄ…デジタルフイルタの３―db周波数。 デジタル伝達関数Ｈ（Ｚ）は Ｈ（Ｚ）＝ｇ（１＋Ｚ）２／Ｄ（Ｚ） ただし Ｄ（Ｚ）〓１−〔２−√２WA＋２√２WA2 −2WA4…〕Z-1＋〔１−２√２WA ＋4WA2−２√２WA3…〕Z-2 ｇ…所定D.C.利得を得るためのスケール常
数。 WAは2-5のオーダーであるのでＤ〔Ｚ〕の平
方根はＺ＝１に近くなる。第４図図示の巡回形フ
イルタ部分は以下の如き伝達関数を有する。 Ｆ（Ｚ）＝Ｇ１ Ｇ２／１−（２−Ａ１Ｇ１）Ｚ−１＋（１−Ａ１Ｇ１＋Ａ２Ｇ１Ｇ２）Ｚ−２ G1＝2-4でG2＝2-5であればＦ（Ｚ）は約7.5K
Hzの3dbのカツトオフ周波数を有する低域通過形
フイルタとなる。 しかし乍ら第４図におけるインターフエースに
対する入力と巡回形フイルタ部分の出力との間の
伝達関数Ｈ（Ｚ）は Ｈ（Ｚ）＝１＋Ｚ−４＋Ｚ−８＋Ｚ−１２＋Ｚ−１６＋Ｚ−２０＋Ｚ−２４＋Ｚ−２８／１＋（２−Ｇ１）Ｚ−１＋
（１＋Ｇ１＋Ｇ１Ｇ２）Ｚ−２ ただしZ-1…サンプリング周波数ｓの１ワード
による遅延。 ｓ…1.024MHz。 Ｚ-N…サンプリング周波数ｓのｎワード
による遅延。 第４図においてブロツクＲ１とＲ２とによりそ
れぞれ24と25で除算されることとなる。例えば
1955年R.K.RichardsとD.Van Nostrand著のテキ
スト「Axithmetic Operations in Digital
Camputers」中第５章の「Binary Multiplication
and Division」から明らかな如く２進数の除算は
極めて簡単である。24と25で除算することは2-4
と2-5で乗算するのと等価である。 ブロツク中に表示されているZ-1とZ-2とはそれ
ぞれ１ワードと２ワードの遅れである。ブロツク
Ｙ１，Ｙ２はアキユムレータであり、全体をＦで
示すブロツクＦはデジタル帰還信号を発生するも
のである。Ａ１，Ａ２はその各帰還信号の利得を
示す。このフイルタにおいてはインターフエース
とフイルタ係数により得られるシークエンスが２
Nにより限定されるようになされている。従つて
マルチプライヤを２進数の除算器によつて置換す
ることができる。 ２進数除算器を用いる理由は後述の如く各除算
により得られる剰余数を再び除算器の入力に帰還
させて除算される次のワードに加算するためであ
る。２Nで除算することは２-Nの乗算に相当する
ことは数字上からみて明らかなところである。 第６図には第４図に示されている巡回形フイル
タを用いる回路のブロツク線図が示されている。
第４図に図示されたＹ１，Ｒ１，Ｙ２，Ｒ２およ
びＦはそれぞれ第６図においては点線で囲まれた
各部のハードウエアで示されている。 第６図において線上に表示されている数は第５
図において説明したものと同様に並列に転送され
るビツト数を表わす。この表示は複雑な回路図を
省略するためのものであり且つ作動の説明を簡単
化するとともに見易くするためである。 第６図において音声フイルタインターフエース
６０は第５図に示す装置と同一であり、従つて前
述の如くこの装置から１ワードＸが後続の３個の
ゼロワードと合せて４ワードとなつて交番される
1.024MHzの増加レートを有する出力が発生され
る。 例えばモジユールＹ１は16ビツトの数学上のロ
ジツク回路ALU８０から構成される。このALU
８０は、通常の集積回路で構成されるような加算
器である。ALU８０の内容はその出力側のゲー
トにより出力レジスタ８１に導かれる。このレジ
スタ８１は従来周知且つ容易に入手し得るマルチ
ビツトレジスタである。 ALU８０とレジスタ８１との出力線には16ビ
ツトの表示がなされている。図示の如く音声フイ
ルタインターフエース６０からの入力は13＋ビツ
トが望ましいが、16ビツトのレジスタが一般的に
用いられる。必要に応じてインターフエース６０
からの入力信号を13ビツト以下又は16ビツトとし
てもよいこと勿論である。 第６図に示す巡回形フイルタはＹ１，Ｒ１，
Ｆ，Ｙ２，Ｒ２の巡回シークエンスであること明
らかである。数を表わすのに２の補数方式が用い
られるので、異なる値の２個の数を加算すると、
小さい方のワードの表示ビツトが適当に伸長され
る。ブロツクＲ１およびＲ２において小さい方の
ワードは前のサンプル期間に生じたエラーであつ
て常に正の値を有している。大きい方のビツト
MSBに０を加えて正しいワード値となるように
なされる。 前述の処理において次の入力ワードが入る前に
５段階の全部が巡回形フイルタにより動作完了さ
れること明らかである。 第６図には前述の処理を行うためのクロツク又
はタイミング操作が示されていないが、これらの
タイミング操作についてはデジタルフイルタ分野
の当業者には極めて明らかなところであり、第６
図から容易に判断し得るものと考えられるので省
略する。 ブロツクＹ１は例えばアキユムレータである。
このアキユムレータは簡単に説明すると数を記憶
し、他の数が入るとこれらの２個の数を加算して
その和を記憶する装置である。この装置は周知の
もので例えば前記引用例のテキスト中の第98頁お
よび第101頁〜第113頁に種々の装置が記載されて
いる。 ALU８０には３個の入力端＋，−，＋が設けら
れている。これについては周知の如く＋入力端に
供給されるワードは加算され、一方−入力端に供
給されるワードは減算されるものである。第６図
から明らかな如くALU８０とレジスタ８１とは
帰還信号を発生するブロツクＦの出力信号を受信
するようになされている。この出力信号により
ALU８０とレジスタ８１の内容が変えられるも
のである。 レジスタ８１の出力はブロツクＲ１の16ビツト
ALU８２に供給される。前記の如くブロツクＲ
１では24で除算される。除算器はALU８２の如
きアキユムレータからなる一連の２進マルチバイ
ブレータから構成される。ブロツクＲ１の小さい
方のビツトは帰還されて次の語に加算されエラー
信号を発生するようになされている。この帰還に
より後述の如く所望の乗算化が得られる。 ALU８２から発生される12ビツト（12MSB）
はブロツクＦ内のALU９０の一方の入力端に供
給され、且つブロツクＹ２内の16ビツトはALU
８３の入力端に供給される。Ｙ２はALU８３と
16ビツトレジスタ８４とから構成され、Ｙ１と同
様のアキユムレータである。Ｙ２の出力は25で除
算する除算器となるブロツクＲ２に供給される。
第６図から明らかな如くＲ１とＲ２とは同様に構
成されている。 ブロツクＲ２の出力は11ビツト（11MSB）と
５ビツト（5LSB）であり、５ビツト（5LSB）の
方は５ビツトレジスタ８６を介して次のワードに
加算すべく帰還される。11ビツト（11MSB）は
16ビツトALU８５から発生される。この11ビツ
トはさらにALU９０に帰還され、ALU９０にて
ブロツクＲ１から供給される12ビツトと加算され
てエラー信号を発生するようになされる。これら
の加算による13ビツト（13MSB）は13ビツトレ
ジスタ９１に記憶され、巡回形フイルタにより処
理される次のワードから減算されるようになされ
る。デジタルフイルタの作動は周知のものであ
り、且つデジタル信号に対する作動時のこのフイ
ルタの帯域巾に関する制限は例えば前記米国特許
第3912917号明細書等に記載されている。 ブロツクＲ１，Ｒ２において（LSB）ビツトを
次のワードに帰還することにより得られる利点に
ついて説明する。２進数の処理において、２で除
算することはレジスタ内を右方に移動させること
を意味する。２進数を右方に１桁移動させること
は２で除算することを意味する。右方へ２桁移動
させることは４で除算することであり、従つて右
方へＮ桁移動させることは２Nで除算することを
示す。16ビツトALU８２と８５はシフトレジス
タであり、受信した各ワードの適当なビツト数を
右方へ移動させるものである。レジスタ８２の場
合には４桁の移動であり、レジスタ８５の場合に
は５桁の移動である。周知の如く２進数の処理は
共通であるので16ビツトを用いるときのシークエ
ンスはより少ないビツトを用いるときのシークエ
ンスで説明できるものであり且つ同様に設計でき
ること明らかである。 以上は第６図図示の巡回形フイルタの作動につ
いての詳細な説明であるがその作動を要約すると
以下のようになる。 巡回形フイルタへの入力はインターフエース６
０から供給され、この巡回形フイルタは前記の如
くＸ，Ｏ，Ｏ，Ｏの交番で32ワードとなる
1.024MHzの信号を発生する。Ｘ，Ｏ，Ｏ，Ｏな
るワードは断続的遷移を有していること明らかで
ある。第６図のフイルタはこれらワード間の値を
平滑化するように作動する。 第６図図示の如くワードＸはフイルタの作動に
よりブロツクＲ１，Ｒ２から帰還回路に対する入
力信号を発生させる。これらの入力信号はそれぞ
れ帰還レジスタに記憶されて適当なシークエンス
で次のワードに加算される。 ゼロだけで構成されたワードがALU８０に入
ると、適当な間隔で帰還レジスタ９１の内容によ
り変調されるとともに重みづけされて実際のワー
ドＸと一致するようになされる。このようにして
各ゼロで構成されるワードにはフイルタの作動に
より重みづけされるので、レジスタ８５からの出
力には断続的遷移がなくなり、ワード間のデジタ
ル変化が平滑化される。このデジタル出力信号が
デジタル―アナログ変換器に供給されると、その
変換器からは原信号に含まれている荷重値を有す
る平滑なアナログ出力信号が得られる。 前述のフイルタは原理的にその帯域巾制限内で
各ワードＸの一連の値からなる値を決定するよう
に作動し、さらにゼロワードからなるワードＸに
後続するワードに対する一連の値を決定するよう
に作動する。フイルタの作動は原理的にワードＸ
又はそのビツトに応動し、フイルタの帯域通過内
の１つの完全なワードを表わす期間に対応するパ
ルスを発生させる。即ち簡単に言うとフイルタは
第４図および第５図について説明した如く所定の
形式により交番される１つのワードＸに対するイ
ンターフエースにより表わされるビツトの形に応
動する。フイルタは例えば7.5KHzの帯域巾を有
する理想的なフイルタを通過させるようにすると
主としてワードＸに対応する出力を発生する。巡
回形フイルタは音声フイルタインターフエース６
０から導入される挿入サンプルにより生ずる変化
を平滑化するように応動する。 次に第７図図示の除算器について説明する。第
７図には出力レジスタを有するALU１００が示
されている。前記の如く簡単化するために２の補
数演算を用いるものとする。最初のMSBビツト
を１とするとこれは負数で示され、０とすると正
数で示される。このように２の補数演算を用いる
と取扱いが容易となり且つそのロジツク回路が容
易に得られる。しかし乍ら第６図、第７図に示す
如くLSBビツトを帰還させることにより、第６図
Ｒ１，Ｒ２における除算器の作動が実質的に改善
されることとなる。 第７図において作動の説明を簡単化するために
最も一般的な２進法を用いて説明する。第７図に
おいてレジスタを有するALU１００に最初に加
えられる数は２進数の01010（デシマル10とす
る）。この入力信号の数を４で除算すること即ち
右方へ２桁移すものとする。さらに最後の剰余は
10(2)とする。これが加算されると01100（12）と
なる。この数がALU１００により出力信号011(3)
を発生するように移動させる。出力信号として３
ビツトだけを用いるものとすると、実際の出力信
号は２進数の011(3)となる。これはエラーとなる
が、このエラーはビツト数が減少する場合の凡ゆ
る２進法において存在するものであり、且つ２の
補数演算においても生ずるものである。 第７図においてレジスタ１０１は00の数の
（LSB）ビツトに応動する。次にALU１００に
10100(10)が加えられるものとする。そのワードの
剰余は00で表わされる。従つて10100(10)の数は２
桁移動されて010(2)の出力となり、再びその剰余
が10(2)となる。この処理が反復される。周知の如
く10を４で割ると2.5となる。この回路におい
て、入力信号の数が10100(10)の一定値であるとす
ると、その出力信号は011(3)又は010(2)となり、そ
の平均値が2.5となる。このようにして第７図の
簡単な回路で剰余ビツトが発生され、これが次の
ワードに加えられて実際の除算値に近い値とな
る。 上記例は簡単化されているが、第６図のブロツ
クＲ１，Ｒ２において残される剰余が帰還されて
次の入力サンプルに加算されると後述の如く帯域
内のノイズを実質的に減少させることができるこ
とを数学的に明らかである。 第８図は第６図における巡回形フイルタ部にお
ける２Kで除算する除算器の概略図である。２Kで
除算することはＫビツトの数を右方へ移動させる
ことと等価である。しかし乍らLSBが切捨てられ
ると２Kで除算することによりフイルタ出力信号
に相当量の帯域内の「round―off」ノイズが発生
する。 LSBビツトを遅らせてエラーを帰還し、これを
次のワードに加算することによりノイズスペクト
ラムを再成形させることができる。第８図に示す
ものは２の補数演算を用いる場合のものである。 （Ｂ＋１）ビツトワードのサンプルＵ（ｎ）を
前のＫビツトのエラーｅ（ｎ−１）に加えてle
（ｎ）〓を発生させる。es（ｎ）〓の（Ｂ＋Ｌ−
Ｋ）MSBは出力ls（ｎ）となり、Ｋ LSBが記憶
されて次のサンプリング期間にワードＵ（ｎ＋
１）に加算される。Ｕ（ｎ）が２の補数で整数と
仮定すると es（ｎ）〓＝−２BｂB＋２B-1ｂB-1
＋…＋２KｂK＋…＋bo es（ｎ）＝２B-KｂB＋２B-K-1ｂB-1＋…＋２oｂK ２Kで除算すると２進値をＫ桁シフトさせること
となる。出力es（ｎ）として（Ｂ＋１−Ｋ）ビツ
トを用いるとするとエラーｅ（ｎ）は次の如くな
る。 ２Kｅ（ｎ） ＝es（ｎ）〓−２Kes（ｎ） ＝２K-1ｂK-1＋２K-2ｂK-2＋…＋２Obo このエラーが次のサンプルＵ（ｎ＋１）に加算
されてls（ｎ＋１）〓を発生させこれにより出力
ls（ｎ＋１）が出力される。エラー出力信号Ｓ
（ｎ）を Ｓ（ｎ）＝２-KＵ（ｎ）−es（ｎ） 即ち Ｓ（ｎ）＝〔ｅ（ｎ）−ｅ（ｎ−１）〕 とし且つSee（Ｚ）とSss（Ｚ）がそれぞれ｛ｅ
（ｎ）｝と｛ｓ（ｎ）｝の２乗の関数とすると次の
如く表わされる。 Sss（Ｚ） ＝（１−Ｚ）（１−Z-1）See（Ｚ） この等式からエラー信号スペクトラムがD.C.
（Ｚ＝＋１）でゼロ即ち所望周波数帯域における
エラー分が小さくなることが明らかである。 従つて第６図において除算器構成のＲ１とＲ２
を用いると巡回形フイルタのノイズ動作が改良さ
れるので２進数のマルチプライヤの必要がなくな
る。 フイルタに対する入力ワードが13ビツトから構
成されているので、ブロツクＲ１，Ｒ２に用いら
れている帰還方式は第７図の例の場合よりも好結
果をもたらすのである。さらに13ビツトの信号の
各ワードは、デジタル信号の性質に基いてアナロ
グ信号に重みをつけた値で表わされている。アナ
ログ信号は音声帯域内で相互間で密接な関係を有
する信号であるので、前述のようにこれに近づけ
ることにより動作時の許容誤差が大きくなる。従
つて入力信号の性質と第１図のデジタル―アナロ
グ変換器５３の特性に基いて、第６図の補間装置
により高ワードレートと低ビツトの信号を発生さ
せてこれをデジタルサンプルとしてデジタル―ア
ナログ変換器に供給し、デジタル―アナログ変換
器によりこのデジタルサンプルをアナログ信号に
変換するようになされている。 前記の巡回形フイルタ部の作動とこのフイルタ
に対するインターフエースの作動により、第６図
図示のフイルタの応動周波数は０〜3KHz（−
0.22db）の範囲となる。これに対し補間装置の応
動周波数は4KHz以上となり、28KHzで−40db、
32KHz、64KHz、96KHzで約−80dbの減衰を生ず
る。巡回形フイルタ部分で生ずる減衰は512KHz
以内の他の周波数に対しては−40db以上であ
る。 上記の本発明における補間装置は前記の
「triangular window」の如きリニヤの補間装置よ
りも通過帯域内の減衰が大きくなる。本発明にお
ける補間装置は前述の如くワードレートを増大さ
せ、且つワード間の値を近づけることにより、デ
ジタル―アナログ変換器に加えられる信号の断続
的遷移をなくすようにする。従つて補間装置によ
りアナログ信号に対して荷重されて各一連のワー
ド間の値が近づけられるので、Ｄ／Ａ変換器から
原アナログ信号に近い信号が発生される。 さらに巡回形フイルタとして第４図、第６図図
示の構成のフイルタを用いることにより、アナロ
グ―デジタル変換の係数を２-Kに限定させること
ができる。従つてマルチプライヤは不要となる。
入力信号および先行入力信号から導出される代数
学上の和の信号を形成させて入力信号の一連のサ
ンプルの値を決定するのは、補間装置内に用いら
れている巡回形フイルタの作用によること勿論で
ある。この場合に代数学的に加算されたものは得
られないが、除算および除算器にエラー信号を用
いることにより除算比の逆数で示す如き乗算化に
近づけることができる。 前記の如く従来の巡回形フイルタにおいてはマ
ルチプライヤを用いるので、相当高価なものとな
り且つその実用が難かしいものである。本発明に
おけるフイルタでは前記の如くノイズを伴う除算
器を用いることができる。入力ワードを巡回形フ
イルタ部分に交番させる音声インターフエースと
巡回形フイルタの配設によりノイズを実質的に減
少させたり、又は所望帯域巾外に取り出したりす
ることができる。 第６図において出力信号のビツト数は11であ
る。この11ビツトを周知のデジタル技術を用いて
３ビツト又は４ビツトの如き任意のビツト数に減
少させることができる。この11ビツトは所定の帯
域通過形の巡回形フイルタに供給される小数のビ
ツトと比較すると十分な数である。11ビツトを例
えば第６図のフイルタの出力端に接続された付加
装置９５を用いて３又は４ビツトに減少させるこ
とができる。 さらに第６図において各ブロツクＹ１，Ｒ１，
Ｙ２，Ｒ２およびＦに示されたものを除くと、そ
の他のものは一般的なフイルタの構成である。 第９図には補間装置と巡回形フイルタとの組合
せよりなる本発明の他の実施例が示されている。
第９図においては並列式の加算器１００〜１０５
が用いられている。各加算器は２個の16ビツトワ
ードを加算し得るようになされている。レジスタ
Ｙ１とＹ２の入力には加算器による加算値と
1.024MHzのクロツクが入力される。除算器Ｒ
１，Ｒ２は前記のＲ１，Ｒ２と同一構成を有し、
前記のものと同様な除算を行うように作動する。 第６図における６０と同様な音声インターフエ
ース回路からの出力が入力部I1に入力され、各Ｎ
ビツトの入力ワードとして記憶される。動作速度
は各加算器１００，１０１，１０２のループ接続
長により決まる。この長さは前記クロツクレート
に対応するものである。ビツト数をＮ（例えばＮ
＝16）とすると、加算器１０３の出力であるサイ
ンビツトをＮビツトにするために０が付加され
る。サインビツトに０を付加してＮビツトにする
手段は周知のものである。例えば加算器１０３，
１０５と除算用レジスタＲ１，Ｒ２とを組合せ、
MSBが加算器１０３，１０５に供給される前に
０を加えてＮビツトとするものである。第９図の
回路はMOS技術を用いてLSIで構成するのに適し
ている。 第１０図にはマルチプレクスロジツク回路２０
０を用いて巡回形フイルタと補間装置とを組合せ
る手段の一例が示されている。第６図における音
声フイルタインターフエース回路６０から出力さ
れる入力信号は入力部I1を介してデータバスＡに
入るようになされている。 第１１図には第１０図のALU２００の作動を
説明するためのタイミング図が示されている。第
１１図においてサンプル期間（〓１マイクロ秒）
は少くとも６個のタイムスロツトTSφ〜TS５に
分割される。第１０図におけるＹ１，Ｙ２，Ｆは
それぞれレジスタであり、前記実施例におけるブ
ロツクＹ１，Ｒ１，Ｙ２，Ｒ２およびＦと同様に
配設されている。 第１０図において、Ｒ１とＲ２で行なわれる作
用はロジツクのタイムスロツトにより分割され
る。従つてＲ１はＲ１Ａ，Ｒ１Ｂの如く示されて
おり、各の作用が時間で制御される単一のレジス
タで構成されている。Ｒ２の場合も同様にＲ２
Ａ，Ｒ２Ｂで示されている。ALU２００の部分
割作動については後述の如く周知のものである。 第１０図に示す回路は各タイムスロツト内で作
動される。従つてバスＡおよびバスＢには所定の
タイムスロツト内でバスＡ，Ｂに接続された適当
なレジスタから信号が供給される。動作はALU
２００に適当な指令（＋，−）を与えることによ
りなされる。各タイムスロツトの終端でALU２
００が指示動作を完了し、その結果が出力バスＣ
に供給されて適当なレジスタに供給される。バス
Ａ，ＢおよびＣを用いる時分割方法は周知である
ので以下に簡単に説明する。 入力レジスタI1がｎビツトのワードを記憶して
いる音声フイルタインターフエース回路からデジ
タルパターン信号を受信するものとする。レジス
タＹ１はｎビツトである。この場合ｎは16である
が、これは13又は13以上でもよいこと勿論であ
る。 レジスタＲ１は４ビツトレジスタＲ１Ｂと（ｎ
−４）ビツトレジスタＲ１Ａとからなる。レジス
タＹ２もＹ１と同様に16ビツトである。レジスタ
Ｒ２は５ビツトレジスタＲ２Ｂと（ｎ−５）ビツ
トレジスタＲ２Ａとからなる。 前述の如く数学的処理は２の補数で表わされる
ので、通常の方法ですべてのワードをｎビツトに
するように符号を延ばしたり又は０を補足するよ
うになされる。第９図に関して説明した如くこれ
らの方法は周知のことと考えられるので詳細な説
明を省略する。レジスタＦはＹ１，Ｙ２と同様に
16ビツトに応動する。 動作シークエンスは第１１図図示の如き各タイ
ムスロツトで行なわれる。そのタイムスロツトは
以下の通りである。
【表】
【表】 上記の作動シークエンスから明らかな如く。す
べての巡回形フイルタ部分を第１０図の時分割形
ALU２００を用い、且つ、第１１図図示のタイ
ミング波形に基いて作動させることができる。 以上は本発明の実施例について説明したが、本
発明は上記の各実施例に限定されることなく種々
変形、変更を加え得るものであること勿論であ
る。
【図面の簡単な説明】
第１図は加入者Ａがこれに接続されたデジタル
回路と交換器を介して加入者Ｂに接続されている
本発明の一実施例における電話交換方式の概略ブ
ロツク線図、第２図は本発明による補間装置を説
明するための簡略ブロツク線図、第３図Ａ，Ｂ，
Ｃはそれぞれ第２図における各出力端のデジタル
信号の周波数スペクトラムを示す図、第４図は本
発明による補間装置の一例の概略図、第５図Ａ，
Ｂはそれぞれ本発明による補間装置の一部をなす
巡回形フイルタに対するインターフエースの作動
を示す概略回路図、第６図は本発明による補間装
置の詳細な概略図、第７図は本発明に適用される
除算器の作動を説明するための簡略ブロツク線
図、第８図は本発明に適用される除算器のノイズ
作動を説明するための除算器部の概略図、第９図
は本発明の他の実施例における補間装置の巡回形
フイルタ部分を構成するハードウエアの概略ブロ
ツク線図、第１０図はマルチプレクスロジツク回
路を用いる本発明のさらに他の実施例の補間装置
における巡回形フイルタを示す図、第１１図は第
１０図におけるマルチプレクス作動を説明するた
めの各部の波形を示す波形図である。 １０…交換器、１６…変換回路、１８…アナロ
グフイルタ、１９…アナログ―デジタル変換器、
２０，２０Ｂ…デジタル回路、２１，２２…サブ
セツト、２３…デシメータ、２５…利得制御回
路、２６…音声フイルタ、３０…加算回路、３１
…FIRフイルタ、３２…コリレータ、５０…音声
フイルタ、５１…利得制御回路、５２…補間装
置、５３…デジタル―アナログ変換器、５４…ア
ナログフイルタ、６０…インターフエース、６１
…加算器、６３，６４…ゲート、６５…出力線、
７０…回転式ワイパ、７１…レジスタ、８０，８
２，８３，８５，９０，１００，２００…ロジツ
ク回路、８１，８４，８６，９１，１０１…レジ
スタ、１０２，１０５…加算器。

Claims (1)

  1. 【特許請求の範囲】 １ 各同一の所定ビツト数を有し且つ所定のワー
    ドレートを有する複数のデジタルワードからなる
    デジタル入力信号のワードレートを増加させるた
    めに、 前記デジタル入力信号に応動し、各ワード間に
    所定の分離領域を設けて各ワードを所定回数交番
    させてワードレートを増加させるように前記ワー
    ド間の分離領域内に前記各デジタルワードのビツ
    ト数と同一の所定のビツト数を有するゼロビツト
    ワードを挿入して所定パターンの出力信号を得る
    インターフエースと、 前記所定パターンの出力信号に応動し、前記出
    力信号のワードビツト以下のビツト数を有し、且
    つ連続するワード間の遷移を滑らかにする値を有
    する増加されたワードレートの複数のデジタルワ
    ードからなるデジタル信号を得る低域通過形のデ
    ジタル巡回形フイルタと、 を具備してなることを特徴とするデジタル入力信
    号のワードレートを増加させるための補間装置。 ２ 最初の入力ワードＸの前記所定パターンは、 Ｘ，Ｏ，Ｏ，…ＯN，Ｘ，Ｏ，Ｏ，…ＯN…Ｘ，
    Ｏ，Ｏ，…ＯN （ただしＯNは最後のゼロビツトワードで０を
    示す） で表わされることを特徴とする前記特許請求の範
    囲第１項記載のデジタル入力信号のワードレート
    を増加させるための補間装置。 ３ 前記ＯNは３番目のゼロビツトワードを示す
    ときの前記所定パターンは、 Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，Ｏ…Ｘ，Ｏ，
    Ｏ，O. で表わされることを特徴とする前記特許請求の範
    囲第２項記載のデジタル入力信号のワードレート
    を増加させるための補間装置。 ４ 前記所定パターンは32ワードからなることを
    特徴とする前記特許請求の範囲第３項記載のデジ
    タル入力信号のワードレートを増加させるための
    補間装置。 ５ 前記低域通過形のデジタル巡回形フイルタは
    Butterworthアナログフイルタの如く応動する２
    次のデジタル巡回形フイルタよりなることを特徴
    とする前記特許請求の範囲第１項記載のデジタル
    入力信号のワードレートを増加させるための補間
    装置。 ６ 前記低域通過形のデジタル巡回形フイルタの
    入力と出力間の伝達関数Ｆ（Ｚ）は Ｆ（Ｚ）＝ Ｇ１Ｇ２／１−（２−Ｇ１）Ｚ−１＋（１−Ｇ１＋Ｇ２
    ）Ｚ−２ （ただし、G1＝2-4、G2＝2-5、Z-1は前記増加
    されたワードレートの１ワードの遅延、Z-2は前
    記増加されたワードレートの２ワードの遅延）で
    表わされることを特徴とする前記特許請求の範囲
    第１項記載のデジタル入力信号のワードレートを
    増加させるための補間装置。 ７ 前記デジタル入力信号は少くとも１ワード当
    り13ビツトの32kHzのワードレートを有してなる
    ことを特徴とする前記特許請求の範囲第１項記載
    のデジタル入力信号のワードレートを増加させる
    ための補間装置。 ８ 前記増加されたワードレートは１ワード当り
    13ビツト以下のビツトを有する1.024MHzである
    ことを特徴とする前記特許請求の範囲第７項記載
    のデジタル入力信号のワードレートを増加させる
    ための補間装置。 ９ 前記Ｇ１，Ｇ２はそれぞれ２進数の24の除算
    で表わされることを特徴とする前記特許請求の範
    囲第６項記載のデジタル入力信号のワードレート
    を増加させるための補間装置。 １０ 前記デジタル巡回形フイルタの伝達関数Ｆ
    （Ｚ）は Ｆ（Ｚ）＝Ｇ１Ｇ２／１−（２−Ａ１Ｇ１）Ｚ−１＋（１−Ａ１Ｇ１＋Ａ２Ｇ１Ｇ２）Ｚ−２ （ただし、Ｇ１は２-Kで決まる係数、Ａ１は定
    数、Ａ２は定数、Z-1はフイルタのサンプリング
    周波数Sの１ワードの遅延、Z-2はフイルタのサ
    ンプリング周波数ｓの２ワードの遅延を示す）
    で表わされることを特徴とする前記特許請求の範
    囲第１項記載のデジタル入力信号のワードレート
    を増加させるための補間装置。 １１ 前記Ｇ１，Ｇ２，Ａ１，Ａ２はそれぞれ
    G1＝2-4、G2＝2-5、A1＝A2＝１であることを特
    徴とする前記特許請求の範囲第１０項記載のデジ
    タル入力信号のワードレートを増加させるための
    補間装置。 １２ 前記インターフエースは並列に記憶するた
    めに前記デジタル入力信号の１ワードのビツトと
    等しい所定の段数を有するレジスタと、各ワード
    を示す各ビツトを読み出す手段と、読み出し時に
    各ワードビツトの後にゼロビツトを挿入して所定
    数のゼロビツトワードにより後続されるワードの
    前記パターンを得る手段とを具備してなることを
    特徴とする前記特許請求の範囲第１項記載のデジ
    タル入力信号のワードレートを増加させるための
    補間装置。 １３ 前記ゼロビツトワードの所定数は３である
    ことを特徴とする前記特許請求の範囲第１２項記
    載のデジタル入力信号のワードレートを増加する
    ための補間装置。 １４ 前記デジタル巡回形フイルタの出力のデジ
    タル信号に応動しその出力に平滑なアナログ信号
    を得るデジタル―アナログ変換器を具備してなる
    ことを特徴とする前記特許請求の範囲第１項記載
    のデジタル入力信号のワードレートを増加させる
    ための補間装置。 １５ 前記デジタル入力信号は電話線の受信路に
    流れ、その信号の各デジタルワードは０〜4kHz
    の帯域巾を有するアナログ音声信号の荷重値を示
    すものであることを特徴とする前記特許請求の範
    囲第１項記載のデジタル入力信号のワードレート
    を増加させるための補間装置。 １６ 前記低域通過形デジタル巡回形フイルタ
    は、第１の入力端で前記インターフエースから前
    記デジタル出力信号を受信し、第２の入力端で帰
    還制御信号を受信して、その出力端に前記入力信
    号の和を表わす第１デジタル信号を得る第１アキ
    ユムレータと、前記出力信号を２-K（Ｋは整数）
    で除算するために前記第１アキユムレータの出力
    端に接続され、LSBビツトの切捨てにより前記ア
    キユムレータの出力信号以下のビツト数を有する
    除算された第１出力信号を得る第１除算手段と、
    前記除算された第１出力信号に応動して、ビツト
    数を前記第１アキユムレータの出力のビツト数に
    増加させる第２アキユムレータと、前記第２アキ
    ユムレータの出力端に接続され、前記増加された
    ビツト数を２-Kで除算し、前記第１出力信号以下
    のビツト数を有する除算された第２出力信号を得
    る第２除算手段と、前記第１、第２の除算された
    出力信号に応動し、その和の帰還制御信号を出力
    する帰還アキユムレータと、前記帰還制御信号を
    前記第１アキユムレータの第２入力端に供給し、
    その入力端の受信信号の各連続ワードを前記帰還
    制御信号により変化させる手段とを具備してなる
    ことを特徴とする前記特許請求の範囲第１項記載
    のデジタル入力信号のワードレートを増加させる
    ための補間装置。 １７ 前記第１除算手段に接続されてこの手段に
    より切捨てられた前記LSBビツトを記憶し、この
    ビツトを前記第１除算手段に供給し、除算期間に
    記憶されたビツト数に対応して前記第１アキユム
    レータから出力される次の出力信号を変化する手
    段をさらに具備してなることを特徴とする前記特
    許請求の範囲第１６項記載のデジタル入力信号の
    ワードレートを増加させるための補間装置。 １８ 前記第２除算手段に接続させてこの手段に
    より切捨てられた前記LSBビツトを記憶し、この
    ビツトを前記第２除算手段に供給し、除算期間に
    記憶されたビツト数に対応して前記第２アキユム
    レータから出力される次の出力信号を変化する手
    段をさらに具備してなることを特徴とする前記特
    許請求の範囲第１６項記載のデジタル入力信号の
    ワードレートを増加させるための補間装置。 １９ 前記第１除算手段により前記出力信号を24
    で除算し、前記第２除算手段により前記出力信号
    を25で除算することを特徴とする前記特許請求の
    範囲第１６項記載のデジタル入力信号のワードレ
    ートを増加させるための補間装置。 ２０ 加入者線路の端末に配設されて発信路と受
    信路を形成する2/4変換器と、 前記発信路の変換から供給されるアナログ信号
    をその信号の荷重値を示すワードと同一ビツト数
    を有する複数のデジタルワードからなるデジタル
    信号に変換するアナログ―デジタル変換器と、 前記デジタル信号を前記デジタル発信路に供給
    する手段と、 前記デジタル発信路に接続されて前記デジタル
    信号と同一形の相手方加入者のデジタル信号を受
    信する手段と、 前記デジタル信号に応動し、受信時に前記デジ
    タル信号以下のビツト数を有し、且つ増加された
    ワードレートを有する第２デジタル信号を得る補
    間装置とを具備し、前記補間装置は前記デジタル
    信号に応動し、各ワード間に所定の分離領域を設
    けて各ワードを所定回数交番させてワードレート
    を増加させるように、前記ワード間の分離領域内
    に前記各デジタルワードのビツト数と同一の所定
    のビツト数を有するゼロビツトワードを挿入して
    所定パターンの出力信号を得るインターフエース
    と、 前記インターフエースの出力信号に応動し、前
    記出力信号のワードビツト以下のビツト数を有
    し、且つ連続するワード間の遷移を滑らかにする
    値を有する増加されたワードレートの複数のデジ
    タルワードからなるデジタル信号を得る低域通過
    のデジタル巡回形フイルタと、 前記受信路において前記巡回形フイルタに接続
    され、その出力に応動して前記相手方のアナログ
    信号に対応するアナログ信号に変換するデジタル
    ―アナログ変換器と、 前記相手方のアナログ信号を前記2/4変換器に
    接続して加入者がこれを受信して相手方のアナロ
    グ信号に応答し得るようになされた手段とを具備
    してなることを特徴とする前記特許請求の範囲第
    １項記載のデジタル入力信号のワードレートを増
    加させるための補間装置。 ２１ 前記補間装置により受信される前記相手方
    のデジタル信号は各ワードが13ビツトからなる
    32kHzのワードレートであり、前記補間装置の出
    力信号は各ワードが13ビツト以下の少くとも３ビ
    ツトからなる1MHzのワードレートを有すること
    を特徴とする前記特許請求の範囲第２０項記載の
    デジタル入力信号のワードレートを増加させるた
    めの補間装置。 ２２ 前記アナログ信号は０〜4kHzの帯域巾を
    有する音声信号とからなることを特徴とする前記
    特許請求の範囲第２０項記載のデジタル入力信号
    のワードレートを増加させるための補間装置。 ２３ 前記発信路において前記アナログ―デジタ
    ル変換器の出力端に接続され、その出力端の前記
    デジタル信号のワードレートを減少させて前記デ
    ジタル回路に供給するようになされたデシメータ
    を具備してなることを特徴とする前記特許請求の
    範囲第２０項記載のデジタル入力信号のワードレ
    ートを増加させるための補間装置。 ２４ 前記レートを減少された信号は32kHzのワ
    ードレートを有することを特徴とする前記特許請
    求の範囲第２３項記載のデジタル入力信号のワー
    ドレートを増加させるための補間装置。 ２５ 各同一の所定ビツト数を有し且つ所定のワ
    ードレートを有する複数のデジタルワードからな
    るデジタル入力信号のワードレートを増加させる
    ために、前記デジタル入力信号に応動し、各ワー
    ドに前記各デジタルワードのビツト数と同一の所
    定のビツト数を有するゼロビツトワードを後続さ
    せるパターンを形成させ、且つ前記パターンを有
    する各ワードの前記ゼロビツトワードの後に前記
    パターンを有する次のワードを後続させるように
    所定回数交番させ、前記デジタル入力信号の所定
    入力ワードＸに対し、 X0，O0，…Ｏo0，X1，O1…Ｏo1…ＸLＯL1…ＯoL （ただし、X0，X1，ＸLは所定ビツト数の前記
    入力ワードＸ、O0，O1，ＯL1は各入力ワードＸN
    の後の所定ビツト数の最初のゼロビツトワード、
    Ｏo0，Ｏo1，ＯoLは各入力ワードＸNの後の所定ビ
    ツト数の最後のゼロビツトワードでO0＝Ｏo0＝
    O1＝Ｏo1＝ＯL1＝ＯoL）で表わされる所定パター
    ンの出力信号を得るインターフエースと、 前記所定パターンの出力信号に応動し、前記出
    力信号のワードビツト以下のビツト数を有し、且
    つ連続するワード間の遷移を滑らかにする値を有
    する増加されたワードレートの複数のデジタルワ
    ードからなるデジタル信号を得る低域通過形のデ
    ジタル巡回形フイルタと、 を具備してなることを特徴とするデジタル入力信
    号のワードレートを増加させるための補間装置。 ２６ 前記O0…Ｏo0のＯo0が３番目のゼロビツト
    ワードを示すときの前記所定パターンは、 X0，Ｏ，Ｏ，Ｏ，X1，Ｏ，Ｏ，Ｏ…ＸL，Ｏ，
    Ｏ，Ｏ （ただし、X0＝X1＝ＸL＝Ｘ） で表わされることを特徴とする前記特許請求の範
    囲第２５項記載のデジタル入力信号のワードレー
    トを増加させるための補間装置。 ２７ 前記最初のワードＸに対する前記インター
    フエースの出力パターンは次のパターンの如き32
    ワードからなり、 Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，
    Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，
    Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，Ｏ，Ｘ，Ｏ，Ｏ，Ｏ，
    … 且つ次のワードX2はＸと同一ビツト、同一パタ
    ーンからなり、以下同様にして各４個のワードが
    交番されるようにしてなることを特徴とする前記
    特許請求の範囲第２５項記載のデジタル入力信号
    のワードレートを増加させるための補間装置。
JP16680980A 1979-11-28 1980-11-28 Interpolating device for increasing word rate of digital input signal Granted JPS5698048A (en)

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