JPS5942502B2 - デジタル式電話回線用の利得制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル式電話回線用の利得制御装置に関する
。

例えば、電話交換方式の如き伝送方式においては利得制
御が必要である。

利得制御は加入者等と接続されている回線の利得を制御
して加入者の要望に副い回線の効率を高めるために行な
われる。通信伝送方式に対する加入者の要望は、基本的
には例えば発信器｝よび受信器の効率やその間の電気的
損失により左右される受信音声信号の強さとか、帯域巾
、振巾あ一よび遅延歪に関する回路の周波数応答とか、
ノイズの大きさおよび性質とか、タロストーク｝よびエ
コーの大きさ｝よびその遅延等に基づくものである。一
般的に伝送方式は技術的に可能な範囲で且つ使用者の期
待に副い得るように最も効率よく、さらに信頼性のある
発信あ一よび受信を行い得るようになさるべきものであ
る。上記の観点から、回線の利得制御を行い加入者の期
待に副うようにするのが望まれる。利得制御により回線
のレベルの調整と特定の干渉を少くすることができる。
従つて回線に利得制御装置を用いることにより、エコー
に基づく悪影響やシンギング（Ｓｉｎｇｉｎｇ）を防止
又は減少させることができる。このような悪影響は通常
は主としてインピーダンスの不整合に基づいて生ずるも
のであり、これは利得制御により効果的に防止又は減少
されるものである。回線の設計は通信伝送方式に｝ける
電話交換方式の設計に当り最も重要な事項であること明
らかである。

各電話加入者には専用回線が設けられているので、回線
に補助的回路を設けるとすると全体でコストが著しく増
加すること＼なる。例えば１つの交換器に１００，００
０人の加入者が接続されているとすると、回線の制御装
置や交換器等の如き共通の制御装置に対し１００，００
０回線が必要となるからである。回線に利得制御装置を
設けることは極めて望ましいところであるが、そのため
には可及的に廉価なもので上記効果が得られるようにし
なければならない。

利得制御装置は交換方式に訃けるアナログ回路｝よびデ
ジタル回路の両回路に用い得るものであり、これらに関
する技術は周知である。これらの方式に｝いては加入者
が発信および受信する信号はアナログ信号であるが、交
換器を介して発受信される回線において処理される信号
はデジタル信号である。従つて利得制御装置をアナログ
信号回路に挿入するようにすると、実質的にコンポーネ
ント数が増加することとなる。さらにアナログ信号の利
得制御装置にあへいては、その整合状態がよく且つ高品
質のコンポーネントを必要とするので高価なものとなる
。このコンポーネントの整合がよくないと良好な利得（
０．１ｄｂ以上）が得られなくなり、且つ利得制御装置
による多くの利点が得られなくなる。本発明は上記の事
情に鑑みてなされたもので、その発明の目的とするとこ
ろは、電話回線のデジタル信号に対して作動するととも
に、有効制御範囲内で高精度且つ高効率で作動し、且つ
アナログに較べて廉価なコンポーネントで済み、さらに
集積回路技術を利用し多数のデジタル・・−トウエアを
組込み得る集積回路基板に利得制御装置お一よびその他
のコンポーネントを組込み得るデジタル式電話回線用の
利得制御装置を提供するにある。

本発明によるデジタル式電話回線用の利得制御装置は、
各同一の所定ビツト数を有する複数のデジタルワードか
らなるデジタル信号に応動する第１入力と、前記各デジ
タルワードに印加される所定利得係数を表わすデジタル
係数ワードを入力するようになされた第２入力とを具備
し、所定のビツト数を有する前記係数ワードのビツトと
前記デジタルワードのビツトとの和に等しいビツト数を
有するデジタル出力信号を出力するマルチプライヤ（乗
算器）と、前記デジタル出力信号に応動し前記デジタル
ワードのビツトに対応しない前記デジタル出力信号のＬ
ＳＢのすべてを除去して前記デジタルワードと同一ビツ
ト数を有し、且つ各ワードが前記利得係数で乗算されて
なる出力信号を得る論理回路と、前記出力信号と前記除
去されたＬＳＢに応動して、前記ＬＳＢのエラー信号を
発生させるように作動する加算器と、前記エラー信号と
、このエラー信号を加算すべき次のデジタルワードから
得られる出力信号とに応動して、前記出力信号と同一ビ
ツト数を有する補正デジタル信号を発生し、且つ前記補
正信号を前記論理回路に供給して、前記エラー信号によ
り補正されたデジタル信号のワードを出力信号に発生さ
せるようにしてなる制御回路とを具備してなることを特
徴とするものである。

さらに本発明によるデジタル式電話回線用の利得制御装
置は、各同一の所定ビツト数を有する複数のデジタルワ
ードの各々に印加される所定の利得係数に対応する所定
のビツト数（Ｍ）を有する係数ワード信号を発生する係
数発生装置と、前記複数のデジタルワードからなるデジ
タル信号と前記係数ワード信号に応動して（Ｍ＋Ｎ）に
等しいビツト数を有するデジタル出力信号を発生するマ
ルチプライヤと、第１入力が前記デジタル出力信号に応
動し、第２人力が補正エラー信号を入力して補正出力信
号を出力するようになされた加算器と、前記加算器の出
力端に接続され、且つ前記補正出力信号を人力するよう
になされて同一ビツト数を有する前記デジタル信号の複
数のワードからなり利得制御されたデジタル信号を出力
するようになされ、さらに前記和（Ｍ＋Ｎ）から前記ワ
ードビツトに対応しない前記ＬＳＢのすべてを切捨てる
ことにより、前記利得係数で乗算された各ワードを有す
る前記デジタルと同一のワードの出力信号を得るように
なされた論理回路と、前記論理回路に接続されて前記切
枝てられたビツトに応動し、前記切捨てられたビツト値
に対応する補正エラー信号を出力するようになされた帰
還制御装置と、前記加算器の他の入力に接続されて前記
補正エラー信号に応動し、前記加算器により前記エラー
信号を前記デジタル信号の次のデジタルワードに加算す
ることにより、前記論理回路から生ずる利得制御された
デジタル信号が前記利得係数を有する前記デジタル信号
の代替となるようになされた装置とを具備してなること
を特徴とするものである。

以下本発明の一実施例を添付図面を参照して詳細に説明
する。第１図はデジタル信号線とアナロ″グ信号線とを
用いる電話方式の概略図である。

第１図に｝いて単一の加入者Ａがデジタル式交換器１０
を介して他の加入者Ｂと接続されている〇各加入者には
そのサブセツトと接続されている専用デジタル回路２０
が設けられて他の加入者と通話し得るようになされてい
る。

第１図にあ一いてサブセツト２１，２２を有する加入者
Ａ，Ｂだけが図示されているが、これらのものは例えば
デジタル回路２０と同一回路を有する多数の加入者と共
に中央局等に接続されるものであること明らかである。
説明を簡単化するために、第１図々示のものは加入者Ａ
に専用のデジタル回路２０が設けられ、他の加入者Ｂに
はこの回路２０と同一回路２０Ｂが設けられている場合
のものであつて、その他の多数の加入者が省略されてい
るものである。この種の交換方式において用いられるデ
ジタル回路の１例としては、例えば米国特許第４１６１
６３３号明細書中に記載されている。本発明によるデジ
タル式電話回線用の利得制御装置は前記引例に記載され
たようなデジタル信号を用いるデジタル回路に適用され
るものである。

加入者Ａに設置されている電話用のサブセツト２１はチ
ツプ線Ｔと、リング線Ｒとからなる２本のアナログ線を
介して２／４ワイヤハイブリツト回路（又は変換回路）
１６に接続されている。・・イブリツド回路１６は周知
のコンポーナントからなり、２本のアナログ線を４本の
線に接続するものである。従つて、・・イブリツド回路
１６の出力は図示の如く発信側となる１本の線で示され
た２本の線と受信側となる１本の線で示された２本の線
とにそれぞれ接続されている。この種ハイブリツド回路
とその作動についての説明は、例えば１９７５年ＨＯｗ
ａｒｄＷ．Ｓａｍｓのテキスト「Ｒｅｆｅｒｅｎｃｅｄ
ａｔａｆＯｒＲａｄｉＯＥｎｇｉｎｅａｒｓ」中の第３
５−１６頁〜第３５−２０頁に記載されているＯ・・イ
ブリツド回路１６から出る発信側の線はアナログフィル
タ１８の入力端に接続される。

図から明らかな如く・・イブリツド回路１６から伝送さ
れて、フイルタ１８を通る信号はアナログ信号である。
フイルタ１８の出力はアナログ−デジタル変換器（Ａ／
Ｄ変換器）１９の入力端に供給される。アナログ−デジ
タル変換器１９はパルスコドモジユレータ（ＰＣＭ）に
より構成され、フイルタ１８から供給されるアナログ出
力信号をサンプルしてデジタル化し、その出力端にデジ
タル信号を得るように作動する。ＰＣＭ信号を得るため
に他のアナログ−デジタル変換器の技術を適用してもよ
い。このようにしてＰＣＭ又はデジタル信号がアナログ
−デジタル変換器１９の出力端に得られる。このデジタ
ル信号がデシメータ（ＤＥＣ）２３の入力端に供給され
る。例えばデシメータ２３はデジタルフイルタで構成さ
れ、その入力端に供給されるデジタル信号の出力ワード
レートを減少させるように作動する。上記の説明にあ一
いては、アナログーデジメル変換器１９はＰＣＭで構成
されている場合について説明したが、この代りに他の型
式のＡ／Ｄ変換器を使用し得ること勿論であるＯデシメ
ータ２３は入力デジタル信号に対するフイルタ作用を有
すると同時に、人力デジタル信号のワードレート（サン
プリング周波数）を低減させる作用を有し、デジタル信
号が入力されると所望周波数帯域以外の周波数例えば、
本実施例の場合には音声周波数帯域０〜４ＫＨｚ以外の
周波数を有するデジタル信号を除去するか又は、そのデ
シタル信号を減衰させるために用いられる。

デシメータ２３は低域通過形フイルタ特性を有する巡回
形フイルタにより構成されている。デシメータ２３の出
力端にはアナログ−デジタル変換器１９から得られるワ
ードレート以下のワードレート（サンプリング周波数）
を有する信号が得られる。例えばＡ／Ｄ変換器１９の出
力信号が１ワード当り３ビツトで１０２４ＭＨｚのサン
プリング周波数（Ｆｓ）（ワードレート）を有するもの
とすると、デシメータ２３の出力信号は１ワード当り１
３＋ビツトの長さで３２ＫＨｚのサンプリング周波数（
Ｆｓ）（ワードレート）を有すること＼なる。利得制御
装置２５の作動を説明するためには、このような利得制
御装置の作動時に訃けるワード長と、ワードレートはデ
ジタル信号の利得制御用にも適用されるものであること
を知る必要がある。回線全体の設計に当つては、回線中
に使用される各種装置卦よび回路の相間々係やそれらの
機能に基づいて設計する必要があることは明らかである
。これらの装置の中で、本発明による利得制御装置はデ
ジタル回路分野にち一いて各方面に適用し得るものであ
る〇利得制御回路２５の出力信号は巡回形の音声フイル
タ２６を介して加算回路３０に供給される。

フイルタ２６はデジタル式変換器１０の伝送路を介して
伝送される音声信号の範囲により決められる帯域巾を有
している。加算回路３０に入る他の入力はＦＩＲフイル
タ３１から供給される。フイルタ３１はコリレータ３２
と協働して回路内に生ずるエコー作用を抑制又は消滅さ
せるように作動する。加算回路３０の出力信号はデジタ
ル式変換器１０に供給され、変換器内で交換されて被呼
加入者Ｂの受信人力端に導入される。

この加入者Ｂのデジタル信号回路２０Ｂは加入者Ａの回
路２０と同一である。従つて、図から明らかな如く加入
者Ａのデジタル回路２０と接続された発信出力端（０）
から出力されるデジタル出力信号はデジタル式交換器１
０の受信人力端（１）を介してデジタル回路２０Ｂに供
給される。さらに、交換器１０の受信人力端（１）はデ
ジタル回路の受信側の線に接続されている。

このようになされているので、遠方の加入者の発信出力
端（○）から供給されるデジタル信号はフイルタ２６と
同一帯域通過特性を有する巡回形の音声フイルタ５０の
入力端に導入される０フイルタ５０の出力は利得制御回
路２５と同一構成の利得制御回路５１の入力端に供給さ
れる。利得制御回路５１で利得制御された出力は補間装
置５２に供給される。補間装置５２はデジタル信号のワ
ードレートを増加させる作用を有している。前述の如く
発信回路に訃いてはデシメータ２３がワードレートを１
ワード当り１３＋ビツトで３２ＫＨｚに減少させる。

これに対し補間装置５２は前記デシメータ２３と正反対
に作動し、人力デジタル信号のワードレートを増加させ
る作用を有するものであり、例えばワードレートを１ワ
ード当り３ビツトで１０２４ＭＨｚに増加させるか、又
は用いられるサンプリングレートにより決まる他のレー
トに増加させる。補間装置５２の出力はデジタル−アナ
ログ変換器（Ｄ／Ａ変換器）５３に供給される。Ｄ／Ａ
変換器５３は補間装置５２の出力端のデジタル信号を選
択的にサンプルして、その出力端にアナログ信号を発生
させる。このアナログ信号はアナログフイルタ５４を介
してハイブリツド回路１６に供給される。デジタル−ア
ナログ変換器５３と組合せて使用し得る補間装置５２に
ついては、例えば米国特許第４１０９１刊号明細書中に
詳細に記載されているがこの代りに他の形式の補間装置
とデジタル−アナログ変換器とを使用してもよい。第１
図に示す如く、そのアナログ出力信号はフイルタを介し
てハイブリツト回路１６の受信側に供給され、さらに２
本の加入者線を介してサブセツト２１に供給される。以
上は発信路にふ一いてアナログ信号をデジタル信号に変
換し、受信路に｝いてデジタル信号をもとのアナログ信
号に変換する作用を有するデジタル回路についての説明
である。

このデジタル回路に卦いては原則として発信路と受信路
にそれぞれ利得制御装置２５と５１が設けられている○
これらの利得制御装置２５と５１とはそれぞれ同一ワー
ドレートと同一ビツト長とを有するデジタル信号に応動
するものである。上記の説明から明らかな如くこの利得
制御装置は加入者の要望に副い得るような効率のよい通
話を行うことができる効果がある。・・イブリツド回路
１６には第１図に示すようにバランシング回路４０が接
続されている。

このバランシンク回路は例えば９００Ωの抵抗と２μＦ
の容量とからなり、回線インピーダンスと整合させるた
めのもので、ハイブリツド回路１６のバランシング部に
接続されている。前記の如くエコーシンギング｝よびシ
ンギングに近い状態の如き不所望な現象は主として不整
合に基因する０従つて、利得制御装置は主にこれらの悪
影響を所定値以内に制限し、且つ回線内のレベルを調整
するように作動するものである。デジタル信号路に利得
制御装置を用いることにより、ＬＳＩ（大規模集積回路
）の如き集積回路技術により利得制御装置を作ることが
できるので、そのコストが廉価となる。従つて廉価な装
置を用いて前記の如き所望の作動をさせることができる
。さらに、前記の装置は１個の集積回路基板にデジタル
回路２０，２０Ｂ内で用いられる他のデジタル回路部分
と共に組込むことができる。利得制御装置のデジタル作
動に必要な・・−トウエア乃至回路の数は後述の如き下
記の諸要素に基づいて決定される。

１利得制御の制御範囲（Ｄｂ） ２）利得（Ｄｂ） ３）利得精度 ４利得係数ワード長（ビツト） ５ サンプリングレートとサンプルワード長６信号レベ
ル（ＤｂｍＯ）７信号の形式 上記要素の中で例えば利得制御の制御範囲、信号レベル
卦よびワード長の如きものはその通信方式によつて決ま
る。

例えば、通常の通信方式に｝いてはこれらのパラメータ
は下記のようになつている。利得制御範囲 ・・・・・
・・・・Ｏ〜６ｄｂ信号レベル ・・・・・・・・・
−５０ｄｂｍ０，０ｄＢｍ０ワード長 ・・・・・
・・・・−１３ビツト（リニア）伝送系の各点に卦ける
伝送レベルは、或点におけるテスト信号の強さと基準点
にち一けるテスト信号の強さとの比によつて表わされる
。

伝送レベルは絶対値のＤｂｍ（１ｄｂは１ミリワツトに
相当）を表わすものではない。従つて伝送レベルは場所
即ち基準点からの距離（Ｄｂ換算）に対応して変化する
ものである。ＤＢｍＯは伝送レベルの０ｄｂ点又は０Ｔ
ＬＰの略で、例えばＤｂｒｎＯ，ｄｂａＯ，ｄｂｍＯと
も略され、さらにＶＵメータで測定する場合にはＶＵＯ
とも略される。第２図には従来のデジタル利得制御装置
が示されている。

第２図に｝いて、ＸＯはＮビツトの入力信号で一定のＭ
ビツトで乗算され、その乗算された出力はレジスタ又は
ワード長の縮減回路６０を介してＮビツトに戻される０
人力信号ＸＯと同一のビツト数のワードを有する出力信
号Ｚ。は利得係数αで乗算されている。第２図図示の利
得制御装置によつてはデジタル回路において必要とさね
る任意の値を得ることができなく、さらにこれによつて
は０，１ｄｂのオーダーの良好な利得が得られないもの
である。

同様にこの装置では１０％以下の利得精度が得られない
。これらの要素は伝送方式特に電話伝送方式に｝いて極
めて重要なものである。何故ならば利得制御装置が上記
の如き許容誤差範囲内に維持されない時には、利得の歪
に関する種々の問題が発生し、従つて実際上この伝送方
式を使用できなくなるからである。これらの悪影響は利
得エンハンスメントと呼称される不所望の状態のことで
ある。第３図には本発明の一実施例にふ一ける利得制御
装置のプロツク線図が示されている。第３図に卦いては
第２図に｝ける入力および出力信号ＸＯおよびＺＯと同
一の入出力信号の端子を有している。入力信号Ｘ。は各
ワードが同一ビツト数Ｎを有し且つアナログ信号に対応
する複数のワードからなるデジタル信号である。Ｎビツ
トのデジタル信号ＸＯがデジタルマルチプライヤ６１の
一方の入力端に供給される。

マルチプライヤ６１の他方の入力端にはＭビツトの係数
ワードαが供給される。このαは信号ＸＯおよび信号中
の全てのワードに加えられる利得係数である。マルチプ
ライヤ６１は周知のものであり、これによりデジタル信
号、例えばＮビツトの信号ＸＯを係数ワード例えばＭビ
ツトの係数αの信号で乗算化し得るものであれば如何な
る種類の構成を有するものでもよい。（例えば１９５５
年Ｄ．ＶａｎＮＯｓｔｒａｎｄＣＯｍｐａｎｙｌｎｃ・
発行のＲ．Ｋ．Ｒｉｃｈａｒｄｓによるテキスト「Ａｒ
ｉｔｈｍｅｔｉｃＯｐｅｒａｔｉＯｎｓｉｎＤｉｇｉｔ
ａｌＣＯｍｐｕｔｅｒｓ」中の第５章の［Ｂｉｎａｒｙ
ＭｕＩｔｉｐｌｉｃａｔｉＯｎａｎｄＤｉｖｉｓｉＯｎ
」に記載されたものを参照）各所定ビツト数を有する２
個のデジタル信号を乗算するにはアキユムレータ、同期
マルチプライヤ、シフトレジスタ、その他の技術を用い
てなされる。

２進数のワードの乗算は２の補数演算を用いる等の種々
の数学的手法により行なわれる。

これらのデジタル信号の乗算法は従来周知のものである
が、例えば前記テキスト中にも記載されている〇例えば
信号ＸＯをαで乗算すると、マルチプライヤ６１の出力
に信号ＸＯαが得られる。

この信号はＮ＋Ｍビツトのデジタルワードであり、且つ
係数人力信号による係数αに比例する大きさを有するデ
ジタルワードであつて利得を決定するものである。上記
の信号ＸＯαはデジタル加算器６２の第１入力端に供給
される。

デジタル加算器６２は周知のものである。例えば前記テ
キストの第４章「ＢｉｎａｒｙＡｄｄｉｔｉＯｎａｎｄ
ＳｕｂｔｒａｃｔｉＯｎ」中にも記載されている。加算
器６２には後述の如くデジタル帰還回路が設けられてい
る。

加算器６２の出力はワード長縮減回路６３に供給される
。前記の６３はレジスタであつて、加算器６２から出力
されるＭ＋Ｎビツトのワードを受信して係数αで乗算さ
れる入力ワードのビツト数と同一ビツトのＮビツトの出
力信号ＺＯを発生させる。一方、第２図々示の従来装置
のワード長縮減回路６０は単にＭ（ＬＳＢ）を切捨てる
ことによつて出力信号Ｚ。

を得るように作動するものである。例えば入力信号ＸＯ
が１１１１の如き２進数の４ビツトから構成されている
ものとする。この２進値は１０進数の１５に相当する。
さらに係数ワードαが例えば１０１の如き正の係数を有
する２進数の３ビツトから構成されているものとする。
乗算された２進数は１００１０１１（１０進数の７５）
の７ビツトから構成される。出力信号ＺＯは常にＮビツ
ト（この場合には４ビツト）となり、例えば１００１（
１０進数の７２）となる。ＬＳＢビツト０１１（１０進
数の３）は第２図々示の回路で切捨てられる。以上の簡
単な説明においては、入力信号ＸＯがデジタル数であり
、且つその各ワードのビツトが変換されるアナログ信号
に対応する値を示すものについて説明したものである０
従つて、例えばＸＯの元の数は１５の値を有する音声ア
ナログ信号のサンプル値を表わす。

この信号にα（この場合には５）の利得を与えると出力
信号は７５となる。しかし乍ら第１図々示の回路にち一
いては出力信号は７２となる。これは充分に近似した値
であり、実際の利得は５でな〈４．８である。しかし乍
ら、次の信号Ｘｎ＋１が処理される時には、第２図の回
路により前記の処理により各ワードに近似した利得係数
が与えられる。要約すれば第２図々示の利得制御装置に
より処理される次の信号Ｘ１＋１が１４の値を有するア
ナログサンプル値を示すものとすると信号Ｘｎ＋１は１
１１０（１４）となる。この信号Ｘｎ＋１が１０１の係
数ワードαで乗算されると１０進数７０即ち、２進数１
０００１１０を表わす７ビツトのデジタル出力信号を発
生する。末尾の３ビツトが回路６０にて再び切捨てられ
て、出力信号ＺＯは６４の値を示す１０００で表わされ
実際の利得が４．２６であることを示す。上記の説明は
２進数の乗算方式を用いて説明したものであるが、特に
第２図の回路に｝いては２の補数演算を用いることがで
きる。これらの技術は周知のもので、例えば前記テキス
ト中に２進数の加算、減算、乗算、除算について詳細に
記載されている。２の補数演算を用いると応用がきくの
で、変数のαで乗算することにより減衰まで含む広範囲
の利得制御を行うことができる。

第３図の回路にふ一いては、ＬＳＢを切捨てないでこれ
を利用するものが示されている。

Ｎビツトの出力信号Ｚｎは加算器６４の人力端に供給さ
れ、加算器６４の他端子に供給される加算器６２の出力
と加算される。加算器６４は回路６３にて生ずるビツト
Ｍ（ＬＳＢ）の瞬間的エラー信号ＥＯを発生させるよう
に作動する。第３図に卦いてビツトＭ（ＬＳＢ）はサン
プル点ｎで発生し、次のサンプル点ｎ＋１でこれらのビ
ツトがＮ＋Ｍビツトに加算される。Ｅｎが回路６３にて
生ずる瞬間的エラーであるとすると、回路６３の帰還回
路により出力信号Ｚｎは数学的に以下の如く表わされる
。ＺＯ−αＸＯ＋（Ｅｎ−ｅ１−１）但しＥＯはｎ時点
のエラー信号、 ｅ１−１はｎ−１時点のエラー信号、 第３図々示の回路では利得制御装置のエラーを生成させ
て、例えばサンプリング周波数（ワードレート）Ｆ８が
大きく且つデジタル化される信号が電話回線中の通話信
号のような低域通過のアナカグ信号である場合には優れ
た好結果が得られる。

この作動について以下に説明する。入力信号Ｘｎが音声
アナログ信号（低域通過形信号）と等価のデジタル信号
であるとすると、高レートのサンプリングは近接サンプ
ル信号間で大きな相関々係を生ずる○従つて、回路６３
で生ずるエラーはこれらのサンプル間で大きな相関々係
を有すること＼なる。

従つて、エラーを帰還することにより出力端のエラーの
大きさを減少させること＼なり、人力信号範囲を増加さ
せて精度のよい利得作動を行なわせることができる。し
かし乍ら、信号間に相関々係がないと利得制御装置のエ
ラーを生成させても方式全体の改良にはならない。第２
図の説明に｝けるものと同一数値を用いて、第３図の回
路の作動を以下に説明する〇ｎ時点で入力信号ＸＯが入
り、モジユール６５を介して加算器６２にゼロ信号が供
給されるものとする。

モジユール６５は転送レジスタであり、適当なレベルと
時刻で加算器６２に加算されるビツトを転送させるもの
である。従つて、加算器６２の出力信号Ｗ。は７ビツト
からなる信号１００１０１１（１０進数で７５）となる
。簡単化するためにｎ時点でこの信号がＭ＋Ｎビツトで
あるとする。そのＬＳＢはＭビツトである。従つて、加
算器（又は減算器）６４はＭ＋ＮビツトからＮビツトの
出力信号Ｚ。を減算し、加算器６４の出力に（Ｍ＋Ｎ）
−Ｎ−Ｍビツトのエラー信号を発生させる。これらのビ
ツトは回路６５により適当な極性とされて、ｎ＋１の時
点で次の信号に供給される。その信号は次の信号Ｘｎ＋
１に係数ワードαを乗算して導出される。上例の場合に
はこの信号は１０００１１０（７０）となる。従つてこ
れに加算される信号は最初のエラー信号のＭビツト即ち
０１１ビツトの信号である。これにより加算器６２の出
力は１００１００１（７３）となる。回路６３は再度ビ
ツト００１を切捨て、出力に４．８の利得を有する１０
０１即ち２進数の７２を発生させる。後述の如く、第３
図々示の回路はワードビツト数お一よびサンプリングレ
ートに応じて精度の高い利得制御を行い、以つて回線を
最も効率よく作動させるための状態に保持させるもので
ある。

第３図々示の回路の作動は比較的に簡単なものであつて
当業者には周知である。第１図々示の回路にあ一いてデ
シメータモジユール２３から発生する出力として使用さ
れる信号Ｘｎは連続的に転送される並列ビツトから構成
されている。第４図は並列状態のものを示し、さらにＬ
ＳＩ（大規模集積回路）で集積化される簡単な回路とコ
ンポーネントを示している。

デシメータ２３はアナログ−デジタル変換器１９から並
列にビツトＸＡｌ〜ＸＡｎの入力信号を受信する。

ＸＡｌ〜ＸＡｎのビツトは３以上であり、本例の場合に
は３である。利得制御装置をその目的が達せられる位置
即ち、その最もよい位置としてデシメータ２３の後に位
置させることが重要である。デシメータ２３はビツトＸ
１〜Ｘｎｎの信号ＸＯを出力する。デゾメータ２３の作
用はＡ／Ｄ変換器１９の出力ワードレートを減少させる
ことである。信号Ｘ。のビツトＸ１〜Ｘｎｎは利得係数
ワードαのビツトα１〜α。を有する並列人力マルチプ
ライヤ６１に供給される。所望の利得はワード発生器７
０により選択される。ワード発生器７０は各段が利得係
数即ち利得ビツトα１〜α。を決めるようにセツトされ
る多段レジスタから構成される。ワード発生器７０はデ
シメータ２３のワードし一トに同期化されて、同期乗算
できるようになされている。マルチプライヤ６１からは
図示の如く（Ｎ＋Ｍ）１〜（Ｎ＋Ｍ）。ビツトの信号が
出力される。これらのビツトは第３図の加算器６２に相
当する並列加算器６２Ａに供給される。加算器６２Ａは
エラーを表わす出力ビツトＷ１〜ＷＯを発生して、これ
らのものはワード長縮減回路６３に供給される。第３図
から明らかな如くこのワード長縮減回路６３のモジユー
ルはＭ＋Ｎビツト数を有するビツトＷ１〜ＷＯを受信す
るレジスタであつて、その出力端にＮビツトのビツトＺ
Ｏｌ〜ＺＯｎを発生する。従つて、これらのビツトは正
しい値を示し且つデシメータ２３の出力端の信号Ｘ１〜
ＸＯに直接に対応するものであるが、乗算係数に対応す
る値とは異なるものである。ビツトＺｎ−ＺＯ。は加算
器６４に供給される。加算器６４はＷ１〜ＷＯビツトを
受信してその出力端にビツトＭ（ＬＳＢ）のエラービツ
トＥＯ〜ＥｎＯを発生させる。これらのビツト即ちエラ
ー信号は１ワードの間隔ｎだけ遅延されて適当な記号と
大きさをもつて加算器６２を介して次のワードに加算さ
れる。本方式にふ一いては２進数演算や２の補数演算等
の各種のデジタル演算処理を用い得ること明らかである
。

さらに利得制御用のＬＳＢはこれらのビツトを記憶して
いる段を直接アクセスすることによりレジスタ６３から
直接得られるものよりも大きな正の係数を有することも
明らかである。

これらのビツトはレジスタ兼遅延回路６５を介して次の
ワードに直接加算される０これらのすべての回路はデジ
タル分野において周知の適当なりロツク発生器により制
御されて適当なデータの転送と制御を行うものであるこ
と明らかである。第３図ふ一よび第４図々示の回路はデ
ジタル回路を許容誤差の範囲内で作動させることができ
るものである。

デジタル利得制御装置に用いられる・・−トウエアの数
は係数ワード長（α）、サンプリングレート（入力ワー
ドレート）｝よびモデルの構成により決まる。

係数ワード長は所望の最小利得段により導びかれる。サ
ンプリングレートはデジタル利得制御装置の配設位置を
決定する。従つて、後述の如く利得制御装置２５は発信
路内ではデシメータ２３の次に配設され、受信路内では
補間装置５３の前に配設される（第１図参照）。第３図
、第４図に示された利得制御回路は１３ビツトのＰＣＭ
信号の利得制御を行うのに特に適している。

信号はコード化された信号でもよいが、利得制御回路と
しては１３ビツトのＰＣＭの利得制御を行うのが望まし
い。何故ならこのレートと信号は、前記引用特許明細書
に記載されたような改良形のデジタル電話交換方式にて
用いられている技術と同一であるからである。第５図に
は特定値のワードレートと、ワード長等を有する第１図
のデジタル回路２０の一部が示されている。

第３図および第４図に示されたデジタル制御回路を第５
図に示す回路に挿入するためには３ケ所が考えられる。

その中の１つの位置８０はＡ／Ｄ変換器１９の出力端で
ある。他の１つの位置８１はデシメータ２３の出力端で
あり、第３の位置８２は音声フイルタ回路２６の出力端
である。何れにせよＰＣＭ信号の利得制御を行う位置８
０，８１，８２は入力サンプルを表わすのに用いられる
サンプリング周波数とワードの大きさによつて異なつて
くる。位置８０の場合にはサンプリングレートがワード
当り３ビツトで１．０２４ＭＨｚに選定される。位置８
１の場合にはサンプリングレートがワード当り１３＋ビ
ツトで３２ＫＨｚとなる０位置８２の場合にはサンプリ
ングレートがワード当り１３＋ビツトで８ＫＨｚとなる
。従つて、上記レートで利得制御に必要な毎秒当りの加
算数は下記の如くなる。例えばデシメータの出力端の位
置８１の場合には、毎秒当りの加算数（毎秒当り３２Ｋ
のサンプルに相当）は３２×１３Ｋ又は０．４１６×１
０６となる。

位置８０の出力端のワードの大きさは位置８２に卦ける
８ＫＨｚのサンプリングレートでワード当り１３＋ビツ
トに対して僅かにワード当り３ビツト又は多くとも４ビ
ツトである。第５図から明らかな如く、ワードの大きさ
が小さいＡ／Ｄ変換器の出力端８０で利得制御を行うこ
とが他の場合よりも簡単となる。

ワードの大きさを小にするためには、サンプリングレー
トを高める（ＭＨｚ）こと＼、通話帯域内（０〜４ＫＨ
ｚ）のノイズの大きさを低下させるようにすることによ
り得られる。しかし乍らサンプルレートを高めると毎秒
３．０７２×１０６の加算を行う必要を生ずる。

用いられるすべての回路は集積化できるが、回路が複雑
化してくるので、利得制御装置の配設位置は利得に対す
る全体の要求が適合しているか否かを考慮して選定すべ
きである。第２図の回路に訃いて、ワード長が限定され
ていると利得が得られないこと明らかである。

従つて、ＮビツトサンプルとＭビツト係数からなるＭ＋
Ｎビツトの出力を出力端で端数切捨て等によりＮビツト
に減少させることが必要である。このために実際の利得
と所望の利得との間に不二致を生ずる。第２図に訃いて
実際の有効利得は、ワード長縮減回路６０により大いに
影響される。これは端数切捨てにより極めて簡単に行い
得るものである。例えば信号サンプルＸＯとＹＯが整数
であり、係数αが２進数の変数である吉すると、出力Ｙ
ｎは以下の如く表わされる。ＥＯ・・・瞬間的エラー ２の補数演算を用いるとワード長はビツトＭ（ＬＳＢ）
を単に切捨てることにより縮減さねる。

第２図にあ一いてレジスタ６０にはメモリが具備されて
ないので、実際の利得はサンプリングレートには無関係
である。しかし乍ら前述の如く、第２図に｝いて切捨て
られるビツトＭ（ＬＳＢ）を用いることにより、サンプ
リングレートに対応してエラー制御を行うことができる
。Ａ／Ｄ変換器の出力端で利得制御することは毎秒当り
の加算のために回路が複雑化するので好ましくはない０
これに対して位置８１，８２では以下の如き系の要求を
満たすようにする必要がある。これらの範囲を考慮して
係数ワード長αが１０ビツトとなるように選ぱれた。

２１０ビツトパターンを係数ワードとして用いることが
できるが、実際には（Ｒａｎｇｅ／ＲｅｓＯｌｕｔｉＯ
ｎ：：６／０．１６０）となるので６０（く２６）だけ
が用いられる〇実際上は利得精度の要求を満たす信号の
範囲はサンプリングレートの増大と＼もに増大するので
、利得制御装置を配設する最もよい位置は１３＋ビツト
のワード長で１５〜５０ＫＨｚのサンプリングレートを
処理するデジタル回路中のデシメータ２３の後方の位置
である。

利得制御装置２５をデシメータの後方に配設すると、フ
イルタ２６の後方に配設するものと比較して範囲が３５
ｄｂだけ改善される。利得制御装置に対する人力として
は１３＋ビツトＰＣＭサンプルで３２ＫＨｚのワードレ
ートを有しているので、前記の系の要求が満たされてい
る。上記の利得制御装置は第１図のＡ／Ｄ変換器で変換
されたデジノル信号で作動し得るものであること明らか
である。

Ａ／Ｄ変換器１９は音声の如き低域通過形特性を有する
アナログ人力信号をデジタル信号に変換する。利得制御
装置に対する入力ワードレートは２０ＫＨｚ以上である
ことを可とする。利得制御装置は例えばＰＣＭ信号の如
き信号を用いて作動させることができること勿論である
。利得制御装置の配設位置はデジタル回路中の人力デジ
タル信号が前記範囲内即ち３２ＫＨｚのサンプリングレ
ートを有する１３＋ビツトである位置に選ぶべきである
。利得は入力信号に対する出力信号の平方根で算出でき
るものであるから、前記の第３図、第４図に用いられて
いる本発明による利得制御装置はその理論利得と実際上
の利得についての数学上の関係からみて優れた作動をな
し得るものであることが明らかである。

以上は本発明の実施例について説明したが、本発明は上
記の実施例に限定されることなく、特許請求の範囲に記
載された範囲内にて種々変形、変更を加え得ること勿論
である。

【図面の簡単な説明】

第１図はデジタル式電話交換方式に用いられるデジタル
回路の概略プロツク線図、第２図は従来のデジタル式利
得制御装置の概略プロツク線図、第３図は本発明の一実
施例によるデジタル式利得制御装置の概略プロツク線図
、第４図はデジタル式利得制御装置の並列作動用の回路
を示すプロツク線図、第５図はデジタル式電話回線にふ
一けるデジタル式利得制御装置の作動とその配設位置を
説明するために用いられる概略プロツク線図である。

Claims (1)

1. 【特許請求の範囲】 １ 各同一の所定ビット数を有する複数のデジタルワー
   ドからなるデジタル信号に応動する第１入力と、前記各
   デジタルワードに印加される所定利得係数を表わすデジ
   タル係数ワードを入力するようになされた第２入力とを
   具備し、所定のビット数を有する前記係数ワードのビッ
   トと前記デジタルワードのビットとの和に等しいビット
   数を有するデジタル出力信号を出力するマルチプライヤ
   （乗算器）と、前記デジタル出力信号に応動し前記デジ
   タルワードのビットに対応しない前記デジタル出力信号
   のＬＳＢのすべてを除去して前記デジタルワードと同一
   ビット数を有し、且つ各ワードが前記利得係数で乗算さ
   れてなる出力信号を得る論理回路と、前記出力信号と前
   記除去されたＬＳＢに応動して、前記ＬＳＢのエラー信
   号を発生させるように作動する加算器と、前記エラー信
   号と、このエラー信号を加算すべき次のデジタルワード
   から得られる出力信号とに応動して、前記出力信号と同
   一ビット数を有する補正デジタル信号を発生し、且つ前
   記補正信号を前記論理回路に供給して、前記エラー信号
   により補正されたデジタル信号のワードを出力信号に発
   生させるようにしてなる制御回路とを具備してなること
   を特徴とするデジタル式電話回線用の利得制御装置。 ２ 前記特許請求の範囲第１項記載のものにおいて、前
   記デジタル信号はアナログ信号に対応するＰＣＭ信号か
   らなることを特徴とするデジタル式電話回線用の利得制
   御装置。 ３ 前記特許請求の範囲第１項記載のものにおいて、前
   記デジタル信号は電話方式において必要とされる音声周
   波数の帯域巾を有する音声信号に対応するものであるこ
   とを特徴とするデジタル式電話回線用の利得制御装置。 ４ 前記特許請求の範囲第１項記載のものにおいて、前
   記マルチプライヤは、それぞれ所定のビット数を有し且
   つ利得係数が互いに異なるワードからなる複数の選択可
   能な係数ワードの中から任意の１つを発生させる係数ワ
   ード発生器を前記第２入力に接続してなることを特徴と
   するデジタル式電話回線用の利得制御装置。 ５ 前記特許請求の範囲第１項記載のものにおいて、前
   記デジタル信号はアナログ信号の０〜４ＫＨｚに対応し
   て２０〜５０ＫＨｚのワードレートで且つ各ワードのビ
   ット数が同一で毎ワード当り１０〜１５ビットからなり
   、前記係数ワードは常に同一のビット数で４〜１０ビッ
   トからなることを特徴とするデジタル式電話回線用の利
   得制御装置。 ６ 前記特許請求の範囲第１項記載のものにおいてて、
   前記デジタル信号はデジタル式電話交換方式の加入者回
   線中に設けられたアナログ−デジタル変換器の出力から
   発生されるようにしてなることを特徴とするデジタル式
   電話回線用の利得制御装置。 ７ 前記特許請求の範囲第１項記載のものにおいて、前
   記出力信号に応動する論理回路は前記信号を記憶するよ
   うに作動するレジスタと、このレジスタに接続されて前
   記ＬＳＢを切捨てるための装置を具備してなることを特
   徴とするデジタル式電話回線用の利得制御装置。 ８ 前記特許請求の範囲第１項記載のものにおいて、前
   記デジタル信号は３０ＫＨｚのワードレートで各ワード
   が１０以上の同一ビット数を有することを特徴とするデ
   ジタル式電話回線用の利得制御装置。 ９ 各同一の所定ビット数を有する複数のデジタルワー
   ドの各々に印加される所定の利得係数に対応する所定の
   ビット数（Ｍ）を有する係数ワード信号を発生する係数
   発生装置と、前記複数のデジタルワードからなるデジタ
   ル信号と前記係数ワード信号に応動して（Ｍ＋Ｎ）に等
   しいビット数を有するデジタル出力信号を発生するマル
   チプライヤと、第１入力が前記デジタル出力信号に応動
   し、第２入力が補正エラー信号を入力して補正出力信号
   を出力するようになされた加算器と、前記加算器の出力
   端に接続され、且つ前記補正出力信号を入力するように
   なされて同一ビット数を有する前記デジタル信号の複数
   のワードからなり利得制御されたデジタル信号を出力す
   るようになされ、さらに前記和（Ｍ＋Ｎ）から前記ワー
   ドビットに対応しない前記ＬＳＢのすべてを切捨てるこ
   とにより、前記利得係数で乗算された各ワードを有する
   前記デジタルと同一のワードの出力信号を得るようにな
   された論理回路と、前記論理回路に接続されて前記切捨
   てられたビットに応動し、前記切捨てられたビット値に
   対応する補正エラー信号を出力するようになされた帰還
   制御装置と、前記加算器の他の入力に接続されて前記補
   正エラー信号に応動し、前記加算器により前記エラー信
   号を前記デジタル信号の次のデジタルワードに加算する
   ことにより、前記論理回路から生ずる利得制御されたデ
   ジタル信号が前記利得係数を有する前記デジタル信号の
   代替となるようになされた装置と、を具備してなること
   を特徴とするデジタル式電話回線用の利得制御装置。 １０ 前記特許請求の範囲第９項記載のものにおいて、
   前記係数ワードは１０ビットに等しいビット数（Ｍ）を
   有し、前記デジタル信号は、１３ビットに等しいビット
   数（Ｎ）を有しているときに、前記デジタル出力信号は
   ２３に等しいビット数を有するようにしてなることを特
   徴とするデジタル式電話回線用の利得制御装置。 １１ 前記特許請求の範囲第９項記載のものにおいて、
   前記論理回路は前記補正出力信号を記憶するレジスタと
   、このレジスタに接続され、前記ＬＳＢを切捨てる装置
   とを具備してなることを特徴とするデジタル式電話回線
   用の利得制御装置。 １２ 前記特許請求の範囲第９項記載のものにおいて、
   前記デジタル信号は各ワードがＮビット数を有し電話方
   式で伝送される音声アナログ信号から得られる複数のワ
   ードからなるＰＣＭ信号であることを特徴とするデジタ
   ル式電話回線用の利得制御装置。 １３ 前記特許請求の範囲第９項記載のものにおいて、
   前記デジタル信号は各ビット当り１本の線からなる並列
   線に各線上の各ビットが前記信号の１ワードに対応する
   所定の同一間隔で供給されるようにしてなることを特徴
   とするデジタル式電話回線用の利得制御装置。