JP4899271B2 - アナログ制御方法、アナログ制御装置、ａｇｃ、及びａｇｃの制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ制御方法、アナログ制御装置、ＡＧＣ、及びＡＧＣの制御方法に関するものである。
【０００２】
近年、アナログ信号の制御をデジタル信号により行うようになってきている。例えば、磁気ディスク等の記録媒体から読み出したデータであるアナログ信号に対して、そのアナログ信号をデジタル信号に変換し、そのデジタル信号からＧＣＡ（利得制御アンプ）の増幅率を算出する。そして、算出した増幅率をフィードバックしてアナログ信号の振幅を制御する。このフィードバックループを繰り返すことで、アナログ信号の振幅を一定に制御する。この時のアナログ信号に対する制御信号の遅延、即ちデジタル処理等する演算経路での処理時間（制御遅延：レイテンシ）がアナログ信号の制御性に影響を与えることから、制御性の向上が要求されている。
【０００３】
【従来の技術】
図３２は、従来のアナログ制御装置の概略構成図である。
アナログ制御装置１１１は、アナログ制御回路１１２、Ａ／Ｄ変換回路（以下、ＡＤＣ）１１３、デジタル演算回路１１４を含む。
【０００４】
アナログ制御装置１１１には、例えば記録媒体等から読み出されたデータであるアナログ信号ＩＮが入力され、入力されたアナログ信号ＩＮは該制御装置１１１に制御され、次回路１１５に伝達される。尚、ＡＤＣ１１３、デジタル演算回路１１４は、図示しないＰＬＬ回路等から供給されるクロック信号ＣＬＫに基づいて動作する。
【０００５】
アナログ制御回路１１２は、入力したアナログ信号ＩＮをデジタル演算回路１１４から出力される制御信号Ｓ３１に基づいて制御し、生成したアナログ信号Ｓ３２をＡＤＣ１１３に出力する。又、このアナログ信号Ｓ３２は、次回路１１５に伝達される。
【０００６】
ＡＤＣ１１３は、アナログ信号Ｓ３２をデジタル信号Ｓ３３に変換し、該デジタル信号Ｓ３３をデジタル演算回路１１４に出力する。
デジタル演算回路１１４は、デジタル信号Ｓ３３を基に各種演算処理を実行して上記制御信号Ｓ３１を生成し、その制御信号Ｓ３１をアナログ制御回路１１２にフィードバックする。
【０００７】
このように、アナログ制御装置１１１では、アナログ信号Ｓ３２に基づいて生成した制御信号Ｓ３１をフィードバックする制御ループによってアナログ信号ＩＮが制御される。
【０００８】
図３３は、従来のアナログ制御装置１１１を、例えば自動利得制御装置（以下、ＡＧＣ(Automatic Gain Controller )）に具体化したブロック図である。
ＡＧＣ１２１は、利得制御アンプ（以下、ＧＣＡ(Gain Control Amplifier)）１２２、ローパスフィルタ（以下、ＬＰＦ）１２３、ＡＤＣ１２４、誤差演算回路１２５、Ｄ／Ａ変換回路（以下、ＤＡＣ）１２６を含む。尚、ＡＤＣ１２４、誤差演算回路１２５は、ＰＬＬ回路等から供給されるクロック信号ＣＬＫに基づいて動作する。
【０００９】
アナログ信号ＩＮは、ＧＣＡ１２２に入力される。ＧＣＡ１２２は、アナログ信号ＩＮをＤＡＣ１２６から出力される制御信号Ｓ４１に基づき設定したゲインにて制御し、該制御された振幅を持つアナログ信号Ｓ４２をＬＰＦ１２３に出力する。
【００１０】
ＬＰＦ１２３は、ＧＣＡ１２２のアナログ信号Ｓ４２から高周波成分を除去したアナログ信号Ｓ４３をＡＤＣ１２４に出力する。
ＡＤＣ１２４は、ＬＰＦ１２３からのアナログ信号Ｓ４３をデジタル信号Ｓ４４に変換し、そのデジタル信号Ｓ４４を誤差演算回路１２５に出力する。
【００１１】
誤差演算回路１２５は、デジタル信号Ｓ４４と予め設定される目標値とを比較し、その誤差成分を積分して生成したデジタル信号Ｓ４５をＤＡＣ１２６に出力する。ここで、目標値とは、ＬＰＦ１２３から出力されるアナログ信号Ｓ４３の振幅をＡＤＣ１２４の入力レベルに対しほぼフルレンジとなるようにする値である。
【００１２】
ＤＡＣ１２６は、誤差演算回路１２５から出力されるデジタル信号Ｓ４５をアナログ信号に変換して上記制御信号Ｓ４１を生成し、該制御信号Ｓ４１をＧＣＡ１２２にフィードバックする。
【００１３】
図３４は、誤差演算回路１２５の具体的構成を示すブロック図である。
誤差演算回路１２５は、第１〜第３演算回路１３１〜１３３と、第１〜第３フリップフロップ（以下、ＦＦ）１３４〜１３６とから構成される。
【００１４】
第１演算回路１３１は、上記ＡＤＣ１２４からのデジタル信号Ｓ４４を絶対値化して出力する演算回路であって、第１ＦＦ１３４は、該第１演算回路１３１の出力信号をクロック信号ＣＬＫに基づいてラッチして出力する。第１ＦＦ１３４の出力信号Ｄ１は、第２演算回路１３２に入力される。
【００１５】
第２演算回路１３２は、予めレジスタ等（図示略）に格納されている目標値と第１ＦＦ１３４の出力信号Ｄ１との誤差成分を算出し、該算出結果に基づく出力信号Ｄ２を第２ＦＦ１３５に出力する。第２ＦＦ１３５は、第２演算回路１３２の出力信号Ｄ２をクロック信号ＣＬＫに基づいてラッチして出力し、その出力信号Ａを第３演算回路１３３に出力する。
【００１６】
第３演算回路１３３は、第２ＦＦ１３５の出力信号Ａ（即ち、第２演算回路１３２の出力信号Ｄ２）を積分して出力する演算回路であって、その出力信号Ｓはフィードバックされて該第３演算回路１３３の入力信号Ｂとして入力される。この第３演算回路１３３の出力信号Ｓは、第３ＦＦ１３６に入力される。第３ＦＦ１３６は、第３演算回路１３３の出力信号Ｓをクロック信号ＣＬＫに基づいてラッチして出力し、その出力信号を上記ＤＡＣ１２６（図３３参照）に出力する。
【００１７】
このように構成されたＡＧＣ１２１では、ＧＣＡ１２２の出力信号Ｓ４２に基づいて制御信号Ｓ４１をフィードバックする制御ループによってＧＣＡ１２２のゲインを最適化し、ＡＤＣ１２４の入力レンジに対応する振幅を持つアナログ信号Ｓ４３を得るようにしている。そして、ＡＧＣ１２１は、ＡＤＣ１２４から出力されるデジタル信号Ｓ４４を次回路としてのデジタル回路等に出力する。
【００１８】
【発明が解決しようとする課題】
ところで、上記図３２に示す従来のアナログ制御装置１１１では、アナログ信号ＩＮを制御するための制御ループ（ＡＤＣ１１３及びデジタル演算回路１１４）に起因した制御遅延（レイテンシ）が発生する。つまり、図３３に示す従来のＡＧＣ１２１では、その制御ループにおけるＡＤＣ１２４及び誤差演算回路１２５の処理時間がアナログ信号ＩＮに対するレイテンシとなる。
【００１９】
誤差演算回路１２５には、第２及び第３演算回路１３２，１３３（図３４参照）の演算速度を高速にする為、それらの入出力段に第１〜第３ＦＦ１３４〜１３６が設けられている。これら３段の第１〜第３ＦＦ１３４〜１３６に起因して誤差演算回路１２５に生じるレイテンシは、クロック信号ＣＬＫの３クロック分に相当し、そこでのレイテンシの影響は特に大きくなっていた。
【００２０】
例えば、図３５に示すように、時刻Ｔ１にアナログ信号ＩＮをサンプリングし、そのサンプリング値を持つデジタル信号からＡＤＣ１２４及び誤差演算回路１２５を介して生成された制御信号Ｓ４１が時刻Ｔ２にＧＣＡ１２２に供給される。つまり、時刻Ｔ１におけるアナログ信号ＩＮにより生成した制御信号Ｓ４１が時刻Ｔ２におけるアナログ信号ＩＮに作用する。
これら時刻Ｔ１，Ｔ２の差（＝Ｔ２−Ｔ１）がＡＤＣ１２４及び誤差演算回路１２５における処理時間であり、制御遅延（レイテンシ）である。そして、この時刻Ｔ２に供給される制御信号Ｓ４１はその時のアナログ信号ＩＮに対して適切ではない（制御信号Ｓ４１は、時刻Ｔ１におけるアナログ信号ＩＮの値と目標値との差に基づく演算値は含んでいるが、時刻Ｔ２におけるアナログ信号ＩＮの値と目標値との差に基づく演算値を含んでいない）。従って、アナログ制御の精度が悪く、アナログ信号ＩＮの振幅が一定値に収束するまでに時間がかかっていた。
【００２１】
本発明は、上記問題点を解決するためになされたものであって、その目的は、レイテンシに関わらず、精度の高いアナログ制御を行い得るアナログ制御方法、アナログ制御装置、ＡＧＣ、及びＡＧＣの制御方法を提供することにある。
【００２２】
【課題を解決するための手段】
請求項１に記載の発明によれば、アナログ信号をデジタル信号に変換し、該デジタル信号を演算処理して生成した制御信号に基づいて前記アナログ信号がフィードバック制御される。この際、前記アナログ信号のサンプリング値に応じて変更される所定の遅延段数（０段を含む）にて前記アナログ信号が遅延され、該遅延後のアナログ信号が制御される。
【００２３】
請求項２に記載の発明によれば、アナログ信号をデジタル信号に変換し、該デジタル信号を演算処理して生成した制御信号に基づいて前記アナログ信号がフィードバック制御される。この際、前記アナログ信号のサンプリング値に応じて変更される所定の遅延段数（０段を含む）にて前記アナログ信号がクロック信号に同期して遅延され、該遅延後のアナログ信号が制御される。
【００２６】
請求項３に記載の発明によれば、制御信号に基づき設定されたゲインにてアナログ信号をフィードバック制御するアナログ制御回路は、前記アナログ信号をＡ／Ｄ変換するＡＤＣと、相補的に制御される一対のスイッチの開閉に基づいて、前記アナログ信号をクロック信号に同期して遅延させる一又は複数の遅延段数にて構成される遅延回路を介して入力されるアナログ信号を制御する。
【００２８】
また、選択回路は、前記遅延回路の遅延段数を、前記アナログ信号のサンプリング値に応じて所定の遅延段数（０段を含む）に変更させる。
【００２９】
請求項４に記載の発明によれば、ＡＧＣは、アナログ信号を制御信号に基づいて所定のゲインにてフィードバック制御する第１のＧＣＡと、前記第１のＧＣＡの出力信号をＡ／Ｄ変換するＡＤＣと、前記ＡＤＣの出力信号と、前記第１のＧＣＡの出力信号が該ＡＤＣの入力レベルに対しほぼフルレンジとなるように予め設定された目標値との誤差を算出する誤差演算回路と、前記誤差演算回路の出力信号をＤ／Ａ変換して前記制御信号を出力するＤＡＣと、から構成される第１の制御ループを持つ。そして、このＡＧＣには、前記アナログ信号をクロック信号に同期して遅延させる一又は複数段の遅延段数にて構成される遅延回路と、前記アナログ信号を前記制御信号に基づき設定される所定のゲインにて制御する第２のＧＣＡとを備え、予測可能な前記アナログ信号の波形に応じて、前記遅延回路の遅延段数が変更され、該第２のＧＣＡは前記遅延回路を介して遅延されたアナログ信号を制御する。
【００３０】
請求項５に記載の発明によれば、ＡＧＣは、アナログ信号をＡ／Ｄ変換するＡＤＣと、前記ＡＤＣの出力信号に基づいて前記アナログ信号の複数のサンプリング値の平均値を算出する平均処理回路と、前記平均値に基づいて前記アナログ信号をフィードバック制御させるべくゲインを選択し、前記アナログ信号をクロック信号に同期して遅延させる一又は複数段の遅延段数にて構成される遅延回路と、前記制御信号に基づき切り替えたゲインにて前記アナログ信号を制御するゲイン切替えアンプとを備える。そして、予測可能な前記アナログ信号の波形に応じて、前記遅延回路の遅延段数が変更され、ゲイン切替えアンプは、前記遅延回路を介して遅延されたアナログ信号を制御する。
【００３１】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
【００３２】
図１は、本実施形態のアナログ制御装置を示す概略構成図である。
アナログ制御装置１１は、アナログ遅延回路（以下、遅延回路）１２と、アナログ制御回路（以下、制御回路）１３と、Ａ／Ｄ変換回路（以下、ＡＤＣ）１４と、デジタル演算回路（以下、演算回路）１５とを含む。このアナログ制御装置１１には、例えば記録媒体等から読み取りヘッド（図示略）を介して読み出されたデータであるアナログ信号ＩＮが入力され、入力されたアナログ信号ＩＮは該アナログ制御装置１１により制御され、次回路１６に伝達される。
【００３３】
アナログ信号ＩＮは、遅延回路１２とＡＤＣ１４とに入力される。
ＡＤＣ１４は、アナログ信号ＩＮをアナログ−デジタル変換して生成したデジタル信号Ｓ１を演算回路１５に出力する。演算回路１５は、デジタル信号Ｓ１に基づいて所定の演算処理を実行し、その演算結果に基づいて生成した制御信号Ｓ２を制御回路１３に出力する。尚、ＡＤＣ１４及び演算回路１５は、図示しないＰＬＬ回路等にて生成されるクロック信号ＣＬＫが供給され、該クロック信号ＣＬＫに基づいて動作する。
【００３４】
遅延回路１２は、アナログ信号ＩＮを予め設定された遅延値に基づいて遅延させ、アナログ信号Ｓ３を制御回路１３に出力する。詳述すると、遅延回路１２には、上記ＡＤＣ１４及び演算回路１５（即ち、制御信号Ｓ２を生成する経路）での処理時間、即ち制御遅延（レイテンシ）と等しくなるように遅延値が設定されている。この遅延は、遅延回路１２に設けられる一つ以上の容量によって実現され、その遅延値はそれら容量の容量値によって決定される。従って、遅延回路１２は、ＡＤＣ１４及び演算回路１５でのレイテンシと同じ遅延となるようにアナログ信号ＩＮを遅延させ、該遅延させたアナログ信号Ｓ３を制御回路１３に出力する。
【００３５】
上記遅延回路１２の容量は、予め容量値が設定されて該遅延回路１２に組み付けられる。尚、図３に示すように、容量値を可変可能とした容量Ｃを外付け素子として遅延回路１２に接続し、その容量値をアナログ制御装置１１の装置完成後に適宜調整可能とするようにしてもよい。
【００３６】
制御回路１３は、アナログ信号Ｓ３を演算回路１５から出力される制御信号Ｓ２に基づいて制御し、該制御結果に基づく出力信号Ｓ４を次回路１６に出力する。ちなみに、制御回路１３は、次回路１６の回路構成（アナログ回路又はデジタル回路）に基づいて、出力信号Ｓ４をアナログ信号又はデジタル信号として出力する。
【００３７】
このように、アナログ信号ＩＮは、ＡＤＣ１４を介してデジタル信号Ｓ１に変換され、演算回路１５は、該デジタル信号Ｓ１を演算処理して生成した制御信号Ｓ２を制御回路１３に出力する。また、アナログ信号ＩＮは遅延回路１２に入力される。そして、アナログ信号ＩＮは、ＡＤＣ１４及び演算回路１５でのレイテンシと略同じ遅延となるように遅延回路１２を介して遅延され、それにより遅延されたアナログ信号Ｓ３は制御回路１３に入力される。従って、制御回路１３は、ＡＤＣ１４にてサンプリングされたアナログ信号ＩＮの信号値と実質的に略同一値を持つアナログ信号Ｓ３を制御信号Ｓ２によって制御する。
【００３８】
図２は、アナログ制御装置１１の作用を示すアナログ信号の波形図である。
今、時刻Ｔ１にて、アナログ信号ＩＮがＡＤＣ１４によりサンプリングされる。ＡＤＣ１４は、サンプリングホールドしたアナログ信号ＩＮをデジタル信号Ｓ１に変換し（時刻Ｔ２）、次いで演算回路１５は該デジタル信号Ｓ１を演算処理して生成した制御信号Ｓ２を時刻Ｔ３にて制御回路１３に出力する。
【００３９】
このとき、遅延回路１２には（Ｔ３−Ｔ１）のレイテンシに相当する遅延値が設定され、遅延回路１２はアナログ信号ＩＮをその遅延値に基づき遅延させたアナログ信号Ｓ３を制御回路１３に出力する。その結果、時刻Ｔ１にてＡＤＣ１４によりサンプリングされるアナログ信号ＩＮの信号値（ｖ１）と、時刻Ｔ３にて制御回路１３により制御されるアナログ信号Ｓ３の信号値（ｖ１´）とは実質的に略同一となる。
【００４０】
尚、図２には、遅延回路１２を備えない場合（従来）に、時刻Ｔ３にて制御されるアナログ信号ＩＮの信号値（ｖ２）を比較の為示す。つまり、従来では、上記した（Ｔ３−Ｔ１）のレイテンシの影響により、時刻Ｔ１にてサンプリングしたアナログ信号ＩＮに基づき生成される制御信号Ｓ２は、時刻Ｔ３におけるアナログ信号ＩＮの信号値（ｖ２）に作用する。
【００４１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）アナログ制御装置１１には、制御信号Ｓ２を生成する経路（本実施形態では、ＡＤＣ１４及び演算回路１５）でのレイテンシに略相当する遅延が設定された遅延回路１２が設けられ、アナログ信号ＩＮは遅延回路１２とＡＤＣ１４とに入力される。これにより、制御回路１３は、ＡＤＣ１４によりサンプリングホールドされたアナログ信号ＩＮの信号値と実質的に略同一値となるアナログ信号Ｓ３を制御信号Ｓ２によって制御する。従って、アナログ信号ＩＮを制御するための制御信号Ｓ２を生成する経路に生じるレイテンシの影響によって、該アナログ信号ＩＮの制御タイミングが遅れることが防止される。
【００４２】
（２）又、本実施形態のように、発生するレイテンシに対応した遅延を遅延回路１２に設定することで、該レイテンシに関わらずに制御タイミングの遅れを防止して、適切なアナログ制御を行うことができる。このように、精度の高いアナログ制御が可能となることにより、入力されるアナログ信号ＩＮに対し高速に収束させ得るアナログ制御を実現することができる。
【００４３】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４〜図１６に従って説明する。
図４は、本実施形態のアナログ制御装置を示す概略構成図である。
【００４４】
尚、本実施形態は、上述した図１の遅延回路１２によるアナログ信号ＩＮの遅延をクロック信号ＣＬＫに同期させて行う場合について説明するものであり、上記遅延回路１２の構成を遅延回路２２に変更したものである。従って、第一実施形態と同様な構成部分については、同一符号を付してその詳細な説明を一部省略する。
【００４５】
アナログ制御装置２１の遅延回路２２には、クロック信号ＣＬＫが供給される。そして、遅延回路２２は、上記ＡＤＣ１４及び演算回路１５でのレイテンシと略同じ遅延となるようにアナログ信号ＩＮをクロック信号ＣＬＫと同期して遅延させる所定の遅延段数で構成される。
【００４６】
このように構成されたアナログ制御装置２１では、上記同様にして制御回路１３は、ＡＤＣ１４によりサンプリングされたアナログ信号ＩＮの信号値（ｖ１）と実質的に略同一となるようなアナログ信号Ｓ３の信号値（ｖ１´）を制御信号Ｓ２によって制御する（図２参照）。
【００４７】
図５は、図４の遅延回路２２の具体的構成を示す回路図である。尚、ここでは、例としてクロック信号ＣＬＫの２クロック分の遅延を設定（即ち、遅延段数を２段に設定）する場合について説明する。
【００４８】
遅延回路２２は、第１〜第４バッファ３１ａ〜３１ｄと、第１〜第８スイッチ素子（以下、スイッチ）３２ａ〜３２ｈと、第１〜第４容量３３ａ〜３３ｄとを含む。
【００４９】
第１バッファ３１ａは、第１及び第２スイッチ３２ａ，３２ｂを介して第２バッファ３１ｂに接続され、該第２バッファ３１ｂは、第３及び第４スイッチ３２ｃ，３２ｄを介して第４バッファ３１ｄに接続される。
【００５０】
又、第１バッファ３１ａは、第５及び第６スイッチ３２ｅ，３２ｆを介して第３バッファ３１ｃに接続され、該第３バッファ３１ｃは第７及び第８スイッチ３２ｇ，３２ｈを介して第４バッファ３１ｄに接続される。
【００５１】
第１容量３３ａは、その一端が、第１及び第２バッファ３１ａ，３１ｂ間に介在される第１スイッチ３２ａと第２スイッチ３２ｂとの接続点に接続され、他端はグランドＧＮＤに接続される。
【００５２】
第２容量３３ｂは、その一端が、第２及び第４バッファ３１ｂ，３１ｄ間に介在される第３スイッチ３２ｃと第４スイッチ３２ｄとの接続点に接続され、他端はグランドＧＮＤに接続される。
【００５３】
第３容量３３ｃは、その一端が、第１及び第３バッファ３１ａ，３１ｃ間に介在される第５スイッチ３２ｅと第６スイッチ３２ｆとの接続点に接続され、他端はグランドＧＮＤに接続される。
【００５４】
第４容量３３ｄは、その一端が、第３及び第４バッファ３１ｃ，３１ｄ間に介在される第７スイッチ３２ｇと第８スイッチ３２ｈとの接続点に接続され、他端はグランドＧＮＤに接続される。
【００５５】
ちなみに、本実施形態の第１〜第４バッファ３１ａ〜３１ｄは、図６に示すようにボルテージフォロアとして機能するバッファであって、増幅率が「１」倍のオペアンプにて構成されている。尚、第１〜第４バッファ３１ａ〜３１ｄは、増幅率が１以外のオペアンプで構成されてもよい。又、本実施形態の第１〜第４容量３３ａ〜３３ｄは、上述した図３に示すように可変容量としてもよい。
【００５６】
第１〜第８スイッチ３２ａ〜３２ｈは、例えばＮチャネル型ＭＯＳトランジスタにて構成されるスイッチであり、各スイッチ３２ａ〜３２ｈは同一に構成されている。従って、第１〜第８スイッチ３２ａ〜３２ｈは、Ｈレベルの制御信号に基づいてオンに制御され、逆に、Ｌレベルの制御信号に基づいてオフに制御される。
【００５７】
そして、第１，第４，第６，第７スイッチ３２ａ，３２ｄ，３２ｆ，３２ｇ（以下、第１のスイッチ群という）と、第２，第３，第５，第８スイッチ３２ｂ，３２ｃ，３２ｅ，３２ｈ（以下、第２のスイッチ群という）とは、相補的にオンオフ制御される。即ち、第１〜第８スイッチ３２ａ〜３２ｈをオンオフ制御する制御信号は第１のスイッチ群に入力され、該制御信号の反転出力信号は第２のスイッチ群に入力される。従って、第１及び第２スイッチ３２ａ，３２ｂ、第３及び第４スイッチ３２ｃ，３２ｄ、第５及び第６スイッチ３２ｅ，３２ｆ、第７及び第８スイッチ３２ｇ，３２ｈは、それぞれ互いのスイッチが交互にオン又はオフに制御される。
【００５８】
このように構成された遅延回路２２では、図７に示すように、例えばＨレベルの制御信号に基づいて第１のスイッチ群がオンに制御されるとき、第２のスイッチ群がオフに制御される。この状態では、第１バッファ３１ａに入力されるアナログ信号ＩＮの信号値（電圧）はオンした第１スイッチ３２ａを介して第１容量３３ａに保持され、第２容量３３ｂに保持されている電圧はオンした第４スイッチ３２ｄを介して第４バッファ３１ｄに伝達される。また、第３容量３３ｃに保持されている電圧は、オンした第６及び第７スイッチ３２ｆ，３２ｇにより第３バッファ３１ｃを介して第４容量３３ｄに保持される。
【００５９】
一方、図８に示すように、Ｌレベルの制御信号に基づいて第１のスイッチ群がオフに制御されるとき、第２のスイッチ群がオンに制御される。この状態では、第１容量３３ａに保持されている電圧は、オンした第２及び第３スイッチ３２ｂ，３２ｃにより第２バッファ３１ｂを介して第２容量３３ｂに保持される。また、第１バッファ３１ａに入力される電圧はオンした第５スイッチ３２ｅを介して第３容量３３ｃに保持され、第４容量３３ｄに保持されている電圧はオンした第８スイッチ３２ｈを介して第４バッファ３１ｄに伝達される。
【００６０】
図９は、遅延回路２２の各入力信号を示す波形図である。
第１〜第８スイッチ３２ａ〜３２ｈは、クロック信号ＣＬＫに基づき生成される制御信号ＳＧ１又は制御信号ＳＧ２によってオンオフ制御される。詳しくは、第１のスイッチ群（第１，第４，第６，第７スイッチ３２ａ，３２ｄ，３２ｆ，３２ｇ）は制御信号ＳＧ１により制御され、第２のスイッチ群（第２，第３，第５，第８スイッチ３２ｂ，３２ｃ，３２ｅ，３２ｈ）は制御信号ＳＧ２により制御される。
【００６１】
今、図９に示すように、時刻Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６にて、アナログ信号ＩＮの信号値（電圧）がＡＤＣ１４によりサンプリングされる。このとき、サンプリングホールドされる各電圧は、それぞれＶｔ１，Ｖｔ２，Ｖｔ３，Ｖｔ４，Ｖｔ５，Ｖｔ６である。
【００６２】
このように、クロック信号ＣＬＫの立ち上がり（時刻Ｔ１〜Ｔ６）に基づいてアナログ信号ＩＮがサンプリングされる場合、制御信号ＳＧ１，ＳＧ２は、クロック信号ＣＬＫが２分周されて生成される信号となる。そして、上述したように、各制御信号ＳＧ１，ＳＧ２は互いに反転された信号であり、第１のスイッチ群はＨレベルの制御信号ＳＧ１が入力される時にオンされ、第２のスイッチ群はＨレベルの制御信号ＳＧ２が入力される時にオンされる。
【００６３】
図１０〜図１５は、図９の制御信号ＳＧ１，ＳＧ２による遅延回路２２の動作状態を示す回路図である。
上記時刻Ｔ１において、第１のスイッチ群がＨレベルの制御信号ＳＧ１によりオンされる時、第２のスイッチ群がＬレベルの制御信号ＳＧ２によりオフされる。このとき、図１０に示すように、第１バッファ３１ａに入力される電圧Ｖｔ１は、オンした第１スイッチ３２ａにより第１容量３３ａに保持される。
【００６４】
次に、時刻Ｔ２において、第１のスイッチ群がＬレベルの制御信号ＳＧ１によりオフされる時、第２のスイッチ群がＨレベルの制御信号ＳＧ２によりオンされる。このとき、図１１に示すように、第１容量３３ａに保持されている電圧Ｖｔ１は、オンした第２及び第３スイッチ３２ｂ，３２ｃにより第２バッファ３１ｂを介して第２容量３３ｂに保持される。更に、このとき第１バッファ３１ａに入力される電圧Ｖｔ２は、オンした第５スイッチ３２ｅにより第３容量３３ｃに保持される。
【００６５】
次に、時刻Ｔ３において、第１のスイッチ群がＨレベルの制御信号ＳＧ１によりオンされる時、第２のスイッチ群がＬレベルの制御信号ＳＧ２によりオフされる。即ち、遅延回路２２は、上記時刻Ｔ１における動作状態と同じになる。このとき、図１２に示すように、第２容量３３ｂに保持されている電圧Ｖｔ１は、オンした第４スイッチ３２ｄにより第４バッファ３１ｄに伝達される。また、第３容量３３ｃに保持されている電圧Ｖｔ２は、オンした第６及び第７スイッチ３２ｆ，３２ｇにより第３バッファ３１ｃを介して第４容量３３ｄに保持される。更に、このとき第１バッファ３１ａに入力される電圧Ｖｔ３は、オンした第１スイッチ３２ａにより第１容量３３ａに保持される。
【００６６】
以下同様に、時刻Ｔ４〜Ｔ６において、第１のスイッチ群と第２のスイッチ群とが交互にオンオフされ、図１３〜図１５に示すように第１バッファ３１ａに入力される電圧Ｖｔ４〜Ｖｔ６は、オンしたスイッチ及びバッファを介して伝達される。そして、第４バッファ３１ｄには、各時刻Ｔ４，Ｔ５，Ｔ６にて、電圧Ｖｔ２，Ｖｔ３，Ｖｔ４が順次伝達される。
【００６７】
図１６は、遅延回路２２によるアナログ信号ＩＮ（電圧Ｖｔ１〜Ｖｔ６）の遅延を示すタイミングチャートである。
同図に示すように、時刻Ｔ１にて第１バッファ３１ａに入力される電圧Ｖｔ１は、時刻Ｔ３にて第４バッファ３１ｄに伝達され、即ちクロック信号ＣＬＫの２クロック分遅延されて出力される。同様にして、時刻Ｔ２〜Ｔ６にて第１バッファ３１ａに順次入力される電圧Ｖｔ２〜Ｖｔ６は、クロック信号ＣＬＫの２クロック分遅延されて出力される。
【００６８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）遅延回路２２は、アナログ信号ＩＮをクロック信号ＣＬＫに同期して遅延させる。この遅延回路２２は、制御信号Ｓ２を生成する経路（本実施形態では、ＡＤＣ１４及び演算回路１５）でのレイテンシに対応した遅延を持つ遅延段数で構成される。従って、上記第一実施形態と同様に、アナログ信号ＩＮの制御タイミングの遅れを防止して、高速収束させ得る精度の高いアナログ制御が可能となる。
【００６９】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１７に従って説明する。
同図は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）を、自動利得制御装置（以下、ＡＧＣ(Automatic Gain Controller)）に具体化した例を示すブロック図である。
【００７０】
ＡＧＣ４１は、ローパスフィルタ（以下、ＬＰＦ）４２、アナログ遅延回路（以下、遅延回路）４３、第１及び第２の利得制御アンプ（以下、ＧＣＡ）としてのＧＣＡ４４，４５、ＡＤＣ４６，４７、誤差演算回路４８、Ｄ／Ａ変換回路（以下、ＤＡＣ）４９を含む。
【００７１】
本実施形態のＡＧＣ４１では、ＧＣＡ４４と、ＡＤＣ４６と、誤差演算回路４８と、ＤＡＣ４９とから第１の制御ループとしての制御ループＲ１が構成され、該制御ループＲ１のフィードバック信号（ＤＡＣ４９の出力信号）は、ＧＣＡ４４及びＧＣＡ４５に入力される。尚、上記遅延回路４３、ＡＤＣ４６，４７、誤差演算回路４８は、図示しないＰＬＬ回路等から供給されるクロック信号ＣＬＫに基づいて動作する。
【００７２】
アナログ信号ＩＮは、ＬＰＦ４２に入力される。ＬＰＦ４２は、アナログ信号ＩＮから高周波数成分を除去したアナログ信号Ｓ１１をＧＣＡ４４及び遅延回路４３に出力する。
【００７３】
ＧＣＡ４４は、ＬＰＦ４２から出力されるアナログ信号Ｓ１１を、ＤＡＣ４６から出力される制御信号Ｓ１２に基づき設定したゲインにて制御し、該制御された振幅を持つアナログ信号Ｓ１３をＡＤＣ４６に出力する。
【００７４】
ＡＤＣ４６は、アナログ信号Ｓ１３をアナログ−デジタル変換して生成したデジタル信号Ｓ１４を誤差演算回路４８に出力する。
誤差演算回路４８は、予め定められた目標値と上記デジタル信号Ｓ１４とを比較し、その誤差成分を積分して生成したデジタル信号Ｓ１５をＤＡＣ４９に出力する。ここで、目標値とは、ＧＣＡ４４から出力されるアナログ信号Ｓ１３の振幅をＡＤＣ４６の入力レベルに対しほぼフルレンジとなるようにする値である。尚、本実施形態の誤差演算回路４８は、上述した図３４に示す誤差演算回路１２５と同様に構成されているため、その詳細な説明を省略する。
【００７５】
ＤＡＣ４９は、誤差演算回路４８から出力されるデジタル信号Ｓ１５をデジタル−アナログ変換して生成した上記制御信号Ｓ１２をＧＣＡ４４及びＧＣＡ４５に出力する。
【００７６】
このように、制御ループＲ１では、ＧＣＡ４４のアナログ信号Ｓ１３を基に生成した制御信号Ｓ１２をフィードバックすることで該ＧＣＡ４４のゲインを最適化し、ＡＤＣ４６の入力レンジに対応する振幅を持つアナログ信号Ｓ１３を得るようにしている。そして、制御ループＲ１にてＤＡＣ４９から出力される制御信号Ｓ１２は、ＧＣＡ４４及びＧＣＡ４５に入力される。
【００７７】
遅延回路４３は、制御ループＲ１でのレイテンシに対応した遅延を持つ遅延段数で構成されている。尚、本実施形態において、制御ループＲ１で生じるレイテンシは誤差演算回路４８で生じるレイテンシと実質的に等しい。そのため、遅延回路４３には、誤差演算回路４８でのレイテンシに対応した遅延を持つ遅延段数で構成されている。
【００７８】
詳しくは、遅延回路４３は、上述した２段の遅延段数で構成される遅延回路２２（図４参照）を、誤差演算回路４８のレイテンシに対応してクロック信号ＣＬＫの３クロック分の遅延を持つ３段の遅延段数で構成されている。つまり、遅延回路４３は、上記ＬＰＦ４２から出力されるアナログ信号Ｓ１１を、供給されるクロック信号ＣＬＫに基づき３クロック分遅延させたアナログ信号Ｓ１６をＧＣＡ４５に出力する。
【００７９】
ＧＣＡ４５は、遅延回路４３から出力されるアナログ信号Ｓ１６を、上記ＤＡＣ４９の制御信号Ｓ２に基づき設定したゲインにて制御し、該制御された振幅を持つアナログ信号Ｓ１７をＡＤＣ４７に出力する。このとき、ＧＣＡ４５により制御されるアナログ信号Ｓ１６の信号値は、上記ＬＰＦ４２から出力され、ＧＣＡ４４及び遅延回路４３に入力されるアナログ信号Ｓ１１の信号値と実質的に同じである。
【００８０】
そして、ＡＤＣ４７は、アナログ信号Ｓ１７をアナログ−デジタル変換して生成したデジタル信号Ｓ１８を次回路としてのデジタル回路に出力する。
尚、次回路がアナログ回路にて構成されている場合には、該アナログ回路にはＧＣＡ４５から出力されるアナログ信号Ｓ１７が入力される。
【００８１】
次に、上記のように構成されるＡＧＣ４１の作用について説明する。
ＬＰＦ４２から出力されるアナログ信号Ｓ１１は、制御ループＲ１を構成するＧＣＡ４４に入力されるとともに、遅延回路４３に入力される。制御ループＲ１では、ＧＣＡ４４から出力されるアナログ信号Ｓ１３が誤差演算され、該ＧＣＡ４４のゲインを最適化するように生成された制御信号Ｓ１２がフィードバック信号としてＧＣＡ４４に入力される。又、このフィードバック信号としての制御信号Ｓ１２は、ＧＣＡ４５に入力される。
【００８２】
ＧＣＡ４５には、遅延回路４３を介してアナログ信号Ｓ１１がクロック信号ＣＬＫの３クロック分遅延されたアナログ信号Ｓ１６が入力される。この遅延回路４３には、制御ループＲ１でのレイテンシと略同じ遅延が設定されている。これにより、ＧＣＡ４５は、制御ループＲ１で生じるレイテンシに影響されずに、入力されるアナログ信号Ｓ１６を制御信号Ｓ１２に基づき設定したゲインにて制御し、該制御された振幅を持つアナログ信号Ｓ１７を生成する。
【００８３】
つまり、このように構成されるＡＧＣ４１では、制御ループＲ１で生じるレイテンシに関わらず、アナログ信号Ｓ１６を制御するための制御信号Ｓ１２がＧＣＡ４５に遅れず伝達される。
【００８４】
尚、本実施形態では、遅延回路４３は、制御ループＲ１でのレイテンシと対応した遅延を持つ遅延段数にて構成されているが、該レイテンシ以上の遅延を持つ遅延段数にて構成してもよい。このように、レイテンシ以上の遅延を持つ遅延段数にて遅延回路４３を構成することで、制御するアナログ信号Ｓ１６の信号値を、それ以降にサンプリングされるアナログ信号Ｓ１６の信号値を加味して生成した制御信号Ｓ１２によって制御することができる。
【００８５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）遅延回路４３は、制御ループＲ１でのレイテンシに対応した遅延を持つ遅延段数にて構成される。従って、ＧＣＡ４５は、制御ループＲ１にてサンプリングされるアナログ信号Ｓ１１と実質的に略同一値となるアナログ信号Ｓ１６を該制御ループＲ１にて生成される制御信号Ｓ１２によって制御する。従って、上記第一及び第二実施形態と同様に、アナログ信号ＩＮの制御タイミングの遅れを防止して、高速収束させ得る精度の高いアナログ制御が可能となる。
【００８６】
（２）遅延回路４３の遅延段数をレイテンシ以上の遅延となるように設定することにより、制御するアナログ信号Ｓ１６の信号値を、それ以降にサンプリングされるアナログ信号Ｓ１６の信号値を加味して制御することができる。このように構成することで、さらに高精度なアナログ制御が実現可能となる。
【００８７】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図１８に従って説明する。
同図は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ５１に具体化した例を示すブロック図である。尚、本実施形態のＡＧＣ５１は、上記第三実施形態のＡＧＣ４１に、ＧＣＡ５２、誤差演算回路５３、ＤＡＣ５４を追加して構成したものであり、その他の構成部分は同様に構成されている。従って、第三実施形態と同様な構成部分には同一符号を付してその詳細な説明を省略する。
【００８８】
このＡＧＣ５１には、ＧＣＡ５２と、ＡＤＣ４７と、誤差演算回路５３と、ＤＡＣ５４とから第２の制御ループとしての制御ループＲ２が構成され、該制御ループＲ２は、上記ＧＣＡ４５の出力段に接続されている。この制御ループＲ２は、上記制御ループＲ１と同様に構成されている。
【００８９】
このように構成されるＡＧＣ５１では、ＧＣＡ４５から出力されるアナログ信号Ｓ１７がさらに制御ループＲ２を介して誤差演算されることにより、ＧＣＡ５２のゲインが最適化される。これにより、該ＧＣＡ５２から出力されるアナログ信号が、ＡＤＣ４７の入力レンジに対応する振幅を得るようにしている。
【００９０】
ちなみに、本実施形態では、レイテンシの影響を受けないＧＣＡ４５にて粗い（大まかな）ゲイン制御をした後に、細かなゲイン制御を制御ループＲ２のＧＣＡ５２にて実施する。従って、制御ループＲ２に存在するレイテンシが、アナログ制御に与える影響は小さくなる。
【００９１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＧＣＡ４５から出力されるアナログ信号Ｓ１７は、制御ループＲ２にてさらに誤差演算される。従って、上記第三実施形態のＡＧＣ４１に比べてより細かなゲイン制御が可能である。この際、ＧＣＡ５２は、制御ループＲ１にて生成される制御信号Ｓ１２に基づきＧＣＡ４５にて大まかな制御がなされたアナログ信号Ｓ１７を制御するため、制御ループＲ２でのレイテンシによる影響は小さなものとなる。
【００９２】
（第五実施形態）
以下、本発明を具体化した第五実施形態を図１９〜図２２に従って説明する。図１９は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ６１に具体化した例を示すブロック図である。このＡＧＣ６１は、ＬＰＦ６２と、ＡＤＣ６３，６４と、遅延回路６５と、平均処理回路６６と、ゲインセレクト回路６７と、ゲイン切替えアンプ６８とを含む。尚、ＡＤＣ６３，６４、遅延回路６５、平均処理回路６６、ゲインセレクト回路６７は、供給されるクロック信号ＣＬＫに基づいて動作する。
【００９３】
アナログ信号ＩＮはＬＰＦ６２に入力される。ＬＰＦ６２は、アナログ信号ＩＮから高周波数成分を除去したアナログ信号Ｓ２１を出力し、そのアナログ信号Ｓ２１は、ＡＤＣ６３及び遅延回路６５に入力される。
【００９４】
ＡＤＣ６３は、サンプリングホールドしたアナログ信号Ｓ２１をアナログ−デジタル変換して生成したデジタル信号Ｓ２２を平均処理回路６６に出力する。
平均処理回路６６は、ＡＤＣ６３によりサンプリングされたサンプリング値を持つデジタル信号Ｓ２２に基づいて、それらサンプリング値の平均値を算出して生成した出力信号Ｓ２３をゲインセレクト回路６７に出力する。
【００９５】
ゲインセレクト回路６７は、平均処理回路６６の出力信号Ｓ２３（サンプリング値の平均値）に基づいてゲイン切替えアンプ６８のゲインを選択し、そのゲインに切り替えるべく制御信号Ｓ２４を該切替えアンプ６８に出力する。つまり、ゲイン切替えアンプ６８は、ゲインセレクト回路６７の制御信号Ｓ２４に基づいてゲインを切り替える。
【００９６】
遅延回路６５には、上記ＡＤＣ６３、平均処理回路６６、ゲインセレクト回路６７でのレイテンシに対応した遅延を持つ遅延段数で構成されている。従って、遅延回路６５は、上記ＬＰＦ６２から出力されるアナログ信号Ｓ２１を、供給されるクロック信号ＣＬＫに基づいて上記レイテンシに対応するクロック数だけ遅延させたアナログ信号Ｓ２５をゲイン切替えアンプ６８に出力する。
【００９７】
ゲイン切替えアンプ６８は、遅延回路６５から出力されるアナログ信号Ｓ２５を、ゲインセレクト回路６７の制御信号Ｓ２４に基づいて切り替えたゲインにて制御し、該制御された振幅を持つアナログ信号Ｓ２６をＡＤＣ６４に出力する。この際、ゲイン切替えアンプ６８は、ＡＤＣ６３及び遅延回路６５に入力されるアナログ信号Ｓ２１の信号値と実質的に略同一値となるアナログ信号Ｓ２５を制御する。
【００９８】
そして、ＡＤＣ６４は、ゲイン切替えアンプ６８から出力されるアナログ信号Ｓ２６をアナログ−デジタル変換して生成したデジタル信号Ｓ２７を次回路としてのデジタル回路に出力する。
【００９９】
尚、次回路がアナログ回路にて構成されている場合には、該アナログ回路にはゲイン切替えアンプ６８から出力されるアナログ信号Ｓ２６が入力される。
図２０は、平均処理回路６６及びゲインセレクト回路６７の一例を示すブロック図である。
【０１００】
平均処理回路６６は、その入力段に複数段（例えば４段）のフリップフロップ（以下、ＦＦ）６６ａ〜６６ｄを備える。即ち、本実施形態では、平均処理回路６６は、上記ＡＤＣ６３によりサンプリングされた４つのサンプリング値の平均値を算出する。
【０１０１】
詳しくは、ＦＦ６６ａ〜６６ｄは、ＡＤＣ６３によりサンプリングされるサンプリング値Ｄ１〜Ｄ４をそれぞれラッチして出力する。平均処理回路６６は、それらサンプリング値Ｄ１〜Ｄ４の平均値Ｈを算出し、その平均値Ｈの情報を持つ出力信号Ｓ２３（図１９参照）をゲインセレクト回路６７に出力する。
【０１０２】
ゲインセレクト回路６７には、平均処理回路６６にて算出される平均値Ｈに対応したゲインＧが予め設定されている。
例えば、ゲインセレクト回路６７は、平均値Ｈが第１基準値Ｌ１以下である時にゲインＧ＝Ｇ１（例えば２倍）、第１基準値Ｌ１より大きく第２基準値Ｌ２以下である時にゲインＧ＝Ｇ２（例えば１倍）、第２基準値Ｌ２より大きい時にゲインＧ＝Ｇ３（例えば０．５倍）を選択する。
【０１０３】
上記第１及び第２基準値Ｌ１，Ｌ２は、ＡＤＣ６３がサンプリングするアナログ信号Ｓ２１の信号値に対応した値でゲインセレクト回路６７に予め設定される。そして、ゲインセレクト回路６７は、算出される平均値Ｈに基づきゲインＧ＝Ｇ１〜Ｇ３のうちいずれかのゲインＧを選択し、そのゲインＧの情報を持つ制御信号Ｓ２４（図１９参照）をゲイン切替えアンプ６８に出力する。
【０１０４】
従って、このように構成された平均処理回路６６及びゲインセレクト回路６７を備えるＡＧＣ６１において、遅延回路６５は、該平均処理回路６６及びゲインセレクト回路６７のレイテンシと略同じ遅延を持つ遅延段数にて構成される。つまり、遅延回路６５は、４段のＦＦ６６ａ〜６６ｄに対応してクロック信号ＣＬＫの４クロック分の遅延を持つ４段の遅延段数で構成されている。
【０１０５】
尚、平均処理回路６６及びゲインセレクト回路６７は高速動作する。従って、それらを考慮し、パイプラインとして機能するＦＦをゲインセレクト回路６７の出力段に設けてもよい。このような構成とする場合には、出力段に設けられるＦＦの段数に対応して遅延回路６５を構成する遅延段数を適宜変更する。
【０１０６】
次に、上記のように構成されるＡＧＣ６１の作用について説明する。
図２１は、ＡＤＣ６３によりサンプリングされるアナログ信号Ｓ２１のサンプリング例を示す波形図であり、ここでは例として各周期毎に４つの信号値がサンプリングされる場合（サンプリング値ｐ１〜ｐ２８）を示す。そして、図２２は、それらサンプリング値ｐ１〜ｐ２８のうち、例えばサンプリング値ｐ７〜ｐ１０の平均値を算出する平均処理回路６６及びゲインセレクト回路６７を示すブロック図である。
【０１０７】
今、遅延回路６５の遅延段数は「０」に設定されている（即ち、遅延回路６５に遅延は設定されていない）。
平均処理回路６６は、サンプリング値ｐ７〜ｐ１０の平均値Ｈを算出し、ゲインセレクト回路６７は、その平均値Ｈに基づいて選択したゲインＧに切り替えるべく制御信号Ｓ２４をゲイン切替えアンプ６８に出力する。このとき、ゲイン切替えアンプ６８は、サンプリング値ｐ１０のサンプリングタイミングに対応する値を持つアナログ信号Ｓ２５を、ゲインセレクト回路６７の制御信号Ｓ２４に基づいて切り替えたゲインＧにて制御する。つまり、遅延回路６５に遅延が設定されていないため、４つのサンプリング値ｐ７〜ｐ１０に基づき生成される制御信号Ｓ２４は、サンプリング値ｐ１０のサンプリングタイミングに対応する信号値と実質的に略同一値となるアナログ信号Ｓ２５に作用する。
【０１０８】
そして、遅延回路６５の遅延段数が「１」に設定される際には、ゲイン切替えアンプ６８は、サンプリング値ｐ９のサンプリングタイミングに対応する値を持つアナログ信号Ｓ２５を、サンプリング値ｐ７〜ｐ１０の平均値Ｈに基づき切り替えたゲインＧにて制御する。つまり、この場合には、遅延回路６５は、アナログ信号Ｓ２１を１クロック分遅延させたアナログ信号Ｓ２５をゲイン切替えアンプ６８に出力する。従って、４つのサンプリング値ｐ７〜ｐ１０に基づき生成される制御信号Ｓ２４は、サンプリング値ｐ９のサンプリングタイミングに対応する信号値と実質的に略同一値となるアナログ信号Ｓ２５に作用する。
【０１０９】
同様にして、遅延回路６５の遅延段数が「２」に設定される際には、アナログ信号Ｓ２１が２クロック分遅延されるため、制御信号Ｓ２４は、サンプリング値ｐ８のサンプリングタイミングに対応する値を持つアナログ信号Ｓ２５に作用する。
【０１１０】
このように、本実施形態のＡＧＣ６１では、遅延回路６５の遅延段数を変更することで、複数のサンプリング値の平均値に基づき生成される制御信号Ｓ２４をアナログ信号Ｓ２５の任意の信号値に作用させることができる。
【０１１１】
そして、遅延回路６５を平均処理回路６６、ゲインセレクト回路６７でのレイテンシ以上の遅延を持つ遅延段数で構成することで、制御対象となるアナログ信号Ｓ２５の信号値より以降にサンプリングされるサンプリング値を加味して生成した制御信号Ｓ２４による制御が可能となる。（例えば、遅延回路６５を４段の遅延段数で構成することにより、サンプリング値ｐ７〜ｐ１０の平均値Ｈに基づき生成した制御信号Ｓ２４をサンプリング値ｐ６のサンプリングタイミングに対応する値を持つアナログ信号Ｓ２５に作用させることができる。）
以上記述したように、本実施形態によれば、以下の効果を奏する。
【０１１２】
（１）平均処理回路６６は、複数のサンプリング値の平均値Ｈを算出する。ゲインセレクト回路６７は、その平均値Ｈに基づきゲインＧを選択して制御信号Ｓ２４を生成し、該制御信号Ｓ２４によりゲイン切替えアンプ６８のゲインが切り替えられる。そして、遅延回路６５は、ＡＤＣ６３、平均処理回路６６及びゲインセレクト回路６７でのレイテンシに対応してアナログ信号Ｓ２１を遅延させる。従って、上記各実施形態と同様に、アナログ信号ＩＮの制御タイミングの遅れを防止して、高速収束させ得る精度の高いアナログ制御が可能となる。
【０１１３】
（２）遅延回路６５に設定される遅延を変更することで、複数のサンプリング値の平均値Ｈより生成した制御信号Ｓ２４を、それらのサンプリングタイミングのいずれかに対応した値を持つアナログ信号Ｓ２５に作用させることができる。そして、発生するレイテンシ以上に遅延回路６５の遅延を設定することで、実際の制御対象となるアナログ信号Ｓ２５の信号値に対して、それ以降にサンプリングされるサンプリング値を加味して生成した制御信号Ｓ２４による制御が可能となり、さらに高精度なアナログ制御が実現可能となる。
【０１１４】
（第六実施形態）
以下、本発明を具体化した第六実施形態を図２３に従って説明する。
同図は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ７１に具体化した例を示すブロック図である。尚、本実施形態のＡＧＣ７１は、上記第五実施形態のＡＧＣ６１に、ＧＣＡ７２、誤差演算回路７３、ＤＡＣ７４を追加して構成したものであり、その他の構成部分は同様に構成されている。従って、第五実施形態と同様な構成部分には同一符号を付してその詳細な説明を省略する。
【０１１５】
本実施形態のＡＧＣ７１には、ＧＣＡ７２と、ＡＤＣ６４と、誤差演算回路７３と、ＤＡＣ７４とから制御ループＲ３が構成され、該制御ループＲ３は、上記ゲイン切替えアンプ６８の出力段に接続されている。この制御ループＲ３は、上記第四実施形態の制御ループＲ１，Ｒ２と同様に構成されている。
【０１１６】
このように構成されるＡＧＣ７１では、ゲイン切替えアンプ６８から出力されるアナログ信号Ｓ２６が制御ループＲ３を介してさらに誤差演算されることにより、ＧＣＡ７２のゲインが最適化される。これにより、該ＧＣＡ７２から出力されるアナログ信号が、ＡＤＣ６４の入力レンジに対応する振幅を得るようにしている。
【０１１７】
ちなみに、本実施形態では、レイテンシの影響を受けないゲイン切替えアンプ６８にて粗い（大まかな）ゲイン制御をした後に、細かなゲイン制御を制御ループＲ３のＧＣＡ７２にて実施する。従って、制御ループＲ３に存在するレイテンシが、アナログ制御に与える影響は小さくなる。
【０１１８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ゲイン切替えアンプ６８から出力されるアナログ信号Ｓ２６は、制御ループＲ３にてさらに誤差演算される。従って、上記第五実施形態のＡＧＣ６１に比べてより細かなゲイン制御が可能である。この際、ＧＣＡ７２は、上記制御信号Ｓ２４に基づきゲイン切替えアンプ６８にて大まかな制御がなされたアナログ信号Ｓ２６を制御するため、制御ループＲ３でのレイテンシによる影響は小さなものとなる。
【０１１９】
（第七実施形態）
以下、本発明を具体化した第七実施形態を図２４に従って説明する。
同図は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ８１に具体化した例を示すブロック図である。尚、本実施形態のＡＧＣ８１は、上記第五実施形態のＡＧＣ６１を２段で構成したものであるため、同様な構成部分には同一符号を付してその詳細な説明を省略する。
【０１２０】
つまり、ＡＧＣ８１は、上記ゲイン切替えアンプ６８の出力段に、ＡＤＣ８２、遅延回路８３、平均処理回路８４、ゲインセレクト回路８５、ゲイン切替えアンプ８６が設けられ、それらは上記第五実施形態と同様に構成されている。
【０１２１】
このように構成されたＡＧＣ８１は、先ず１段目のゲイン切替えアンプ６８にて粗い（大まかな）ゲイン制御をした後、２段目のゲイン切替えアンプ８６にて細かなゲイン制御を行う。そして、切替えアンプ８６から出力されるアナログ信号をＡＤＣ６４によりアナログ−デジタル変換して生成したデジタル信号Ｓ２９を次回路（デジタル回路）に出力する。
【０１２２】
その際、２段目のゲイン切替えアンプ８６は、遅延回路８３を介して遅延されたアナログ信号Ｓ２８を、ゲインセレクト回路８５にて生成された制御信号Ｓ２７によって制御する。従って、２段目のＡＤＣ８２、平均処理回路８４、ゲインセレクト回路８５でのレイテンシが、ゲイン切替えアンプ８６の制御に与える影響はない。
【０１２３】
従って、本実施形態によれば、以下の効果を奏する。
（１）上記第五実施形態のＡＧＣ６１を複数段で構成することにより、各段で生成された制御信号Ｓ２４，Ｓ２７に基づくアナログ制御をレイテンシの影響を受けずに、より細かに行うことができる。
【０１２４】
（第八実施形態）
以下、本発明を具体化した第八実施形態を図２５〜図２９に従って説明する。
図２５は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ９１に具体化した例を示すブロック図である。このＡＧＣ９１は、ＬＰＦ９２、ＡＤＣ９３、遅延回路９４、平均処理回路９５、ゲインセレクト回路９６、ゲイン切替えアンプ９７から構成されている。尚、本実施形態では、図２６に示す例えばハードディスク装置の位相サーボの様に、予め大まかなアナログ信号ＩＮの特徴が判っている場合に、ＡＧＣ９１を適用した場合の具体例について記述する。
【０１２５】
図２６に示すように、アナログ信号ＩＮは、位相サーボの目的に応じてＡ区間、Ｂ区間、Ｃ区間の３つに区画される。そして、このようにＡ〜Ｃ区間に区別されたアナログ信号ＩＮにおいて、位相サーボの最終目的はＣ区間の位相を算出することにある。つまり、Ｃ区間の位相を算出するために、該位相算出する期間の基準点を設定するＢ区間が設けられているとともに、そのＢ区間に設定される基準点を検出するＡ区間が設けられている。
【０１２６】
上記Ｂ区間において位相算出する期間の基準点は、アナログ信号ＩＮの零レベルがｎ回連続した点に設定される。尚、本実施形態では、零レベルが３回連続した点を基準点としている。
【０１２７】
図２６において、ゼロ（零）検出信号ＳＤ１は、零レベルの連続回数を検出する信号であって、零レベルの値が連続３回となった時にＨレベルの検出信号を出力する。
【０１２８】
振幅信号ＳＤ２は、零レベルの状態から振幅する状態となるときのアナログ信号ＩＮの信号値を検出する信号であって、非零レベルの値が連続３回となった時にＨレベルの検出信号を出力する。
【０１２９】
周期４信号ＳＤ３は、上記Ｈレベルのゼロ検出信号ＳＤ１に応答して信号レベルがＨレベルからＬレベルとなる信号であって、該周期４信号ＳＤ３がＨレベルを検出する状態では、アナログ信号ＩＮの１周期がクロック信号ＣＬＫの４クロック分に対応している。
【０１３０】
周期８信号ＳＤ４は、上記Ｈレベルの振幅信号ＳＤ２に応答して信号レベルがＬレベルからＨレベルとなる信号であって、該周期８信号ＳＤ４がＨレベルを検出する状態では、アナログ信号ＩＮの１周期がクロック信号ＣＬＫの８クロック分に対応している。
【０１３１】
そして、周期４信号ＳＤ３及び周期８信号ＳＤ４は、遅延回路９４、平均処理回路９５、ゲインセレクト回路９６に入力される。
図２７は、本実施形態の遅延回路９４の一構成例を示す回路図である。この遅延回路９４は８段で構成され（図では、回路を一部省略して示す）、入力段のバッファ９４ａ及び出力段のバッファ９４ｂの出力端子には、選択回路９４ｃが接続されている。
【０１３２】
この選択回路９４ｃには、上記周期４信号ＳＤ３及び周期８信号ＳＤ４が入力され、該選択回路９４ｃは各信号ＳＤ３，ＳＤ４の検出レベルに応じて遅延回路９４の遅延段数を選択する。例えば選択回路９４ｃは、Ｈレベルの信号ＳＤ４に応答して遅延回路９４の遅延段数を「８」に設定し、それ以外の時には遅延段数を「０」（即ち、遅延なし）に設定する。
【０１３３】
図２８は、平均処理回路９５及びゲインセレクト回路９６の一例を示すブロック図である。
平均処理回路９５は、その入力段に８段（図では、回路を一部省略して示す）のＦＦを備え、各段のＦＦはＡＤＣ９３によりサンプリングされるサンプリング値Ｄ１〜Ｄ８をそれぞれラッチして出力する。尚、図２８に示すように、ここでは例えば各ＦＦは、図２６に示すサンプリング値ｓ１〜ｓ８又はｔ４〜ｔ１１をラッチして出力する。
【０１３４】
平均処理回路９５には、上記周期４信号ＳＤ３及び周期８信号ＳＤ４が入力され、該平均処理回路９５は各信号ＳＤ３，ＳＤ４の検出レベルに応じて算出する平均値Ｈを変更する。例えば、平均処理回路９５は、Ｈレベルの信号ＳＤ３に応答してサンプリング値Ｄ５〜Ｄ８の平均値Ｈを算出し、Ｈレベルの信号ＳＤ４に応答してサンプリング値Ｄ１〜Ｄ８の平均値Ｈを算出する。そして、上記Ｈレベルの信号ＳＤ３，ＳＤ４以外の時には平均値Ｈを一定値に固定する。
【０１３５】
次に、このように構成されたＡＧＣ９１の作用を説明する。
今、周期４信号ＳＤ３の検出レベルはＨレベルであり、この状態ではアナログ信号ＩＮはＡ区間に対応している（図２６参照）。
【０１３６】
遅延回路９４は、周期８信号ＳＤ４の検出レベルがＬレベルであるため、遅延段数は「０」（即ち、遅延なし）に設定される。また、平均処理回路９５は、Ｈレベルの周期４信号ＳＤ３に応答してサンプリング値Ｄ５〜Ｄ８の平均値Ｈを算出する。従って、Ａ区間において、ゲイン切替えアンプ９７は、サンプリング値ｓ８のサンプリングタイミングに対応するアナログ値を、サンプリング値ｓ５〜ｓ８の平均値Ｈに基づき設定されたゲインＧにて制御する。つまり、このＡ区間では、制御対象となるアナログ信号の信号値は、それ以前にサンプリングされる複数のサンプリング値の平均値Ｈに基づいて選択されたゲインＧにて制御される。
【０１３７】
次に、零レベルの値が連続３回となりゼロ検出信号ＳＤ１の検出レベルがＨレベルとなると、該Ｈレベルの信号ＳＤ１に基づいて周期４信号の検出レベルがＬレベルとなる。この状態ではアナログ信号ＩＮはＢ区間に対応している。
【０１３８】
遅延回路９４は、同様にして遅延段数が「０」に設定される。平均処理回路９５は、Ｌレベルの信号ＳＤ３，ＳＤ４に応答して平均値Ｈを一定値に固定する。即ち、このＢ区間では零レベルが連続するために、該Ｂ区間にて平均処理回路９５により算出される平均値Ｈが、上記ゼロ検出信号ＳＤ１の立ち上がり時の平均値（例えばサンプリング値ｓ８〜ｓ１１の平均値）に固定される。
【０１３９】
次に、非零レベルの値が連続３回となり振幅信号ＳＤ２の検出レベルがＨレベルとなると、該Ｈレベルの信号ＳＤ２に基づいて周期８信号ＳＤ４の検出レベルがＨレベルとなる。この状態ではアナログ信号ＩＮはＣ区間に対応している。
【０１４０】
遅延回路９４は、Ｈレベルの周期８信号ＳＤ４に応答し、その遅延段数が「８」に設定される。また、平均処理回路９５は、Ｈレベルの周期８信号ＳＤ４に応答してサンプリング値Ｄ１〜Ｄ８の平均値Ｈを算出する。従って、Ｃ区間において、ゲイン切替えアンプ９７は、サンプリング値ｔ４のサンプリングタイミングに対応するアナログ値を、サンプリング値ｔ４〜ｔ１１の平均値Ｈに基づき設定されたゲインＧにて制御する。つまり、このＣ区間では、制御対象となるアナログ信号の信号値は、それ以降にサンプリングされる複数のサンプリング値の平均値Ｈに基づいて選択されたゲインＧにて制御される。
【０１４１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）予め大まかなアナログ信号ＩＮの波形図が判っている場合には、それに応じて遅延回路９４の遅延段数、及び平均値Ｈの算出に用いるサンプリング値の数（サンプル数）を適宜変更する。これにより、実際に制御対象となるアナログ値を、それ以前又はそれ以降にサンプリングされる複数のサンプリング値に基づき設定されるゲインＧにて制御することが可能となる。
【０１４２】
尚、上記各実施形態は、以下の態様で実施してもよい。
・第三〜第八実施形態では、第二実施形態の様にアナログ信号をクロック信号ＣＬＫに同期して遅延させる場合について具体化したが、第一実施形態の様にクロック信号ＣＬＫに同期させずにアナログ信号を遅延させてもよい。
【０１４３】
・第五〜第八実施形態におけるゲインセレクト回路６７，８５による構成は、図３０のように変更してもよい。即ち、このＡＧＣ１０１では、平均処理回路１０５の次段にＧＣＡ制御電圧発生回路（以下、ＧＣＡ制御回路）１０６が設けられ、該ＧＣＡ制御回路１０６の出力信号に基づいてＧＣＡ１０７のゲインが設定される。図３１は、図３０の平均処理回路１０５及びＧＣＡ制御回路１０６の一構成例を示すブロック図である。尚、平均処理回路１０５は、上記平均処理回路６６（図２０参照）と同様に構成されている。ＧＣＡ制御回路１０６は、平均処理回路１０５の出力信号（即ち、平均値Ｈ）に基づいてゲインを算出するゲイン算出回路１０６ａと、該算出回路１０６ａの出力信号をアナログ信号に変換して出力するＤＡＣ１０６ｂとから構成される。このように構成されるＡＧＣ１０１の場合にも、上記実施形態と同様な効果を奏する。
【０１４４】
・第八実施形態において、上記図２８に示す平均処理回路９５の構成を、図２９に示すように変更して構成してもよい。この平均処理回路９５ａは、その入力段に１２段のＦＦ（図では、回路を一部省略して示す）を備え、各段のＦＦはサンプリング値Ｄ１〜Ｄ１２をそれぞれラッチして出力する。各ＦＦによりラッチされるサンプリング値Ｄ１〜Ｄ１２は、実際の制御対象となるアナログ値をサンプリング値Ｄ４とし、それ以前のデータをサンプリング値Ｄ１〜Ｄ３、それ以降のデータをサンプリング値Ｄ５〜Ｄ１２とする。そして、平均処理回路９５ａは、周期４信号ＳＤ３がＨレベルの時にサンプリング値Ｄ１〜Ｄ４の平均値Ｈを算出し、周期８信号ＳＤ４がＨレベルの時にサンプリング値Ｄ５〜Ｄ１２の平均値Ｈを算出する。即ち、アナログ信号の波形の特徴に応じて、平均処理回路９５ａにて平均値Ｈの算出に用いる複数のサンプリング値の採用位置を適宜変更してもよい。このように構成した場合にも、上記実施形態と同様な効果を奏する。
【０１４５】
・第八実施形態において、図２７に示すように、遅延回路９４にバッファ９４ｄを追加し、遅延段数の異なる出力を得るように構成することで、制御対象とするアナログ値を変更するようにしてもよい。
【０１４６】
・第八実施形態では、遅延回路９４に設けた選択回路９４ｃにより遅延段数を適宜変更する構成としたが、該遅延回路９４の遅延段数を常に８段に設定するようにしてもよい。
【０１４７】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） アナログ信号をデジタル信号に変換し、該デジタル信号を演算処理して生成した制御信号に基づいて前記アナログ信号を制御するアナログ制御方法において、
前記制御信号を生成する経路にて生じるレイテンシに対応して前記アナログ信号を遅延させ、該遅延後のアナログ信号を制御するようにしたことを特徴とするアナログ制御方法。
（付記２） アナログ信号をデジタル信号に変換し、該デジタル信号を演算処理して生成した制御信号に基づいて前記アナログ信号を制御するアナログ制御方法において、
前記制御信号を生成する経路にて生じるレイテンシに対応して前記アナログ信号をクロック信号に同期して遅延させ、該遅延後のアナログ信号を制御するようにしたことを特徴とするアナログ制御方法。
（付記３） 前記制御信号は、所定のタイミングでサンプリングされる前記アナログ信号のサンプリング値に基づいて生成され、該制御信号を前記サンプリングタイミングに対応した値を持つアナログ信号に作用させるように前記アナログ信号の遅延を設定することを特徴とする付記１又は２記載のアナログ制御方法。
（付記４） 前記制御信号は、所定のタイミングでサンプリングされる前記アナログ信号のサンプリング値に基づいて生成され、該制御信号を前記サンプリングタイミングに対し、それ以前のサンプリングタイミングに対応した値を持つアナログ信号に作用させるように前記アナログ信号の遅延を前記レイテンシ以上に設定することを特徴とする付記１又は２記載のアナログ制御方法。
（付記５） 前記制御信号は、所定のタイミング毎にサンプリングされるアナログ信号の複数のサンプリング値を演算処理して生成され、該制御信号を前記各サンプリングタイミングのいずれかに対応した値を持つアナログ信号に作用させるように前記アナログ信号の遅延を設定することを特徴とする付記１又は２記載のアナログ制御方法。
（付記６） 前記制御信号は、所定のタイミング毎にサンプリングされるアナログ信号の複数のサンプリング値を演算処理して生成され、該制御信号を前記各サンプリングタイミングに対し、それ以前のサンプリングタイミングに対応した値を持つアナログ信号に作用させるように前記アナログ信号の遅延を前記レイテンシ以上に設定することを特徴とする付記１又は２記載のアナログ制御方法。
（付記７） アナログ信号をアナログ−デジタル変換するＡＤＣと、
前記ＡＤＣの出力信号を演算処理して、前記アナログ信号を制御するための制御信号を生成するデジタル演算回路と、
前記制御信号に基づいて前記アナログ信号を制御するアナログ制御回路と、
を備えたアナログ制御装置において、
前記ＡＤＣ及びデジタル演算回路で生じるレイテンシに対応した遅延を設定した遅延回路を設け、該遅延回路を介して遅延させた前記アナログ信号を、前記アナログ制御回路にて制御することを特徴とするアナログ制御装置。
（付記８） 前記遅延回路は、前記アナログ信号を遅延させる一又は複数の容量を備え、該容量の容量値は、前記アナログ信号の遅延が前記レイテンシに対応した遅延となるような値に設定されることを特徴とする付記７記載のアナログ制御装置。
（付記９） 前記遅延回路は、相補的に制御される一対のスイッチの開閉に基づき前記アナログ信号をクロック信号に同期して遅延させる一又は複数の遅延段数にて構成されることを特徴とする付記７記載のアナログ制御装置。
（付記１０） 前記遅延回路の遅延段数を、前記アナログ信号のサンプリング値に応じて所定の遅延段数（０段を含む）に変更させる選択回路を備えたことを特徴とする付記９記載のアナログ制御装置。
（付記１１） アナログ信号を、制御信号に基づいて設定される所定のゲインにて制御する第１のＧＣＡと、
前記第１のＧＣＡの出力信号をアナログ−デジタル変換するＡＤＣと、
前記第１のＧＣＡの出力信号が前記ＡＤＣの入力レベルに対しほぼフルレンジとなるように設定される目標値と、該ＡＤＣの出力信号との誤差を算出する誤差演算回路と、
前記誤差演算回路の出力信号をデジタル−アナログ変換して、前記第１のＧＣＡのゲインを設定するための前記制御信号を出力するＤＡＣと、
から構成される第１の制御ループを備えたＡＧＣにおいて、
前記第１の制御ループにて生じるレイテンシに対応して前記アナログ信号を遅延させる遅延回路と、
前記遅延回路を介して入力される前記アナログ信号を、前記制御信号に基づいて設定される所定のゲインにて制御する第２のＧＣＡと、
を備えたことを特徴とするＡＧＣ。
（付記１２） 前記第２のＧＣＡの出力信号を誤差演算して出力する第２の制御ループを備えたことを特徴とする付記１１記載のＡＧＣ。
（付記１３） アナログ信号をアナログ−デジタル変換するＡＤＣと、
前記ＡＤＣの出力信号に基づいて前記アナログ信号の複数のサンプリング値の平均値を算出する平均処理回路と、
前記平均値に基づいて前記アナログ信号を制御させるべくゲインを選択し、制御信号を生成するゲインセレクト回路と、
前記ＡＤＣ，平均処理回路，ゲインセレクト回路にて生じるレイテンシに対応して前記アナログ信号を遅延させる遅延回路と、
前記遅延回路を介して入力される前記アナログ信号を、前記制御信号に基づいて切り替えたゲインにて制御するゲイン切替えアンプと、
を備えたことを特徴とするＡＧＣ。
（付記１４） 付記１３記載のＡＧＣを複数段備えたことを特徴とするＡＧＣ。
（付記１５） 前記ゲイン切替えアンプの出力信号を誤差演算して出力する制御ループを備えたことを特徴とする付記１３記載のＡＧＣ。
（付記１６） 付記１１乃至１５のいずれか一記載のＡＧＣの制御方法において、
前記遅延回路は、前記アナログ信号をクロック信号に同期して遅延させる一又は複数段の遅延段数にて構成される遅延回路であって、
予測可能な前記アナログ信号の波形に応じて、前記遅延回路の遅延段数を変更させることを特徴とするＡＧＣの制御方法。
（付記１７） 付記１３乃至１５のいずれか一記載のＡＧＣの制御方法において、
予測可能な前記アナログ信号の波形に応じて、前記平均値の算出に用いる値のサンプル数を変更させることを特徴とするＡＧＣの制御方法。
（付記１８） 付記１３乃至１５のいずれか一記載のＡＧＣの制御方法において、
予測可能な前記アナログ信号の波形に応じて、前記平均値の算出に用いる前記複数のサンプリング値の採用位置を変更することを特徴とするＡＧＣの制御方法。
【０１４８】
【発明の効果】
以上詳述したように、本発明によれば、レイテンシに関わらず、精度の高いアナログ制御を行い得るアナログ制御方法、アナログ制御装置、ＡＧＣ、及びＡＧＣの制御方法を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態のアナログ制御装置の概略構成図である。
【図２】 アナログ制御装置の作用を示すアナログ信号の波形図である。
【図３】 容量を示す概略図である。
【図４】 第二実施形態のアナログ制御装置の概略構成図である。
【図５】 遅延回路の具体的構成を示す回路図である。
【図６】 バッファの一例を示す回路図である。
【図７】 遅延回路の動作を説明する回路図である。
【図８】 遅延回路の動作を説明する回路図である。
【図９】 遅延回路の各入力信号を示す波形図である。
【図１０】 遅延回路の動作状態を示す回路図である。
【図１１】 遅延回路の動作状態を示す回路図である。
【図１２】 遅延回路の動作状態を示す回路図である。
【図１３】 遅延回路の動作状態を示す回路図である。
【図１４】 遅延回路の動作状態を示す回路図である。
【図１５】 遅延回路の動作状態を示す回路図である。
【図１６】 アナログ信号の遅延を示すタイミングチャートである。
【図１７】 第三実施形態のＡＧＣを示すブロック図である。
【図１８】 第四実施形態のＡＧＣを示すブロック図である。
【図１９】 第五実施形態のＡＧＣを示すブロック図である。
【図２０】 平均処理回路及びゲインセレクト回路の一例を示すブロック図である。
【図２１】 アナログ信号のサンプリング例を示す波形図である。
【図２２】 平均処理回路及びゲインセレクト回路の一例を示すブロック図である。
【図２３】 第六実施形態のＡＧＣを示すブロック図である。
【図２４】 第七実施形態のＡＧＣを示すブロック図である。
【図２５】 第八実施形態のＡＧＣを示すブロック図である。
【図２６】 ハードディスク装置の位相サーボの例を示す波形図である。
【図２７】 図２５の遅延回路の構成を示す回路図である。
【図２８】 図２５の平均処理回路及びゲインセレクト回路の一例を示すブロック図である。
【図２９】 図２５の平均処理回路及びゲインセレクト回路の一例を示すブロック図である。
【図３０】 ＡＧＣ回路の別例を示す回路図である。
【図３１】 図３０の平均処理回路及びＧＣＡ制御電圧発生回路の一例を示すブロック図である。
【図３２】 従来のアナログ制御装置の概略構成図である。
【図３３】 従来のＡＧＣを示すブロック図である。
【図３４】 誤差演算回路を示すブロック図である。
【図３５】 従来のタイミング波形図である。
【符号の説明】
ＩＮ アナログ信号
Ｓ２ 制御信号
１２，２２ 遅延回路としてのアナログ遅延回路
１３ アナログ制御回路
１４ ＡＤＣ
１５ デジタル演算回路
【発明の属する技術分野】
本発明は、アナログ制御方法、アナログ制御装置、ＡＧＣ、及びＡＧＣの制御方法に関するものである。
【０００２】
近年、アナログ信号の制御をデジタル信号により行うようになってきている。例えば、磁気ディスク等の記録媒体から読み出したデータであるアナログ信号に対して、そのアナログ信号をデジタル信号に変換し、そのデジタル信号からＧＣＡ（利得制御アンプ）の増幅率を算出する。そして、算出した増幅率をフィードバックしてアナログ信号の振幅を制御する。このフィードバックループを繰り返すことで、アナログ信号の振幅を一定に制御する。この時のアナログ信号に対する制御信号の遅延、即ちデジタル処理等する演算経路での処理時間（制御遅延：レイテンシ）がアナログ信号の制御性に影響を与えることから、制御性の向上が要求されている。
【０００３】
【従来の技術】
図３２は、従来のアナログ制御装置の概略構成図である。
アナログ制御装置１１１は、アナログ制御回路１１２、Ａ／Ｄ変換回路（以下、ＡＤＣ）１１３、デジタル演算回路１１４を含む。
【０００４】
アナログ制御装置１１１には、例えば記録媒体等から読み出されたデータであるアナログ信号ＩＮが入力され、入力されたアナログ信号ＩＮは該制御装置１１１に制御され、次回路１１５に伝達される。尚、ＡＤＣ１１３、デジタル演算回路１１４は、図示しないＰＬＬ回路等から供給されるクロック信号ＣＬＫに基づいて動作する。
【０００５】
アナログ制御回路１１２は、入力したアナログ信号ＩＮをデジタル演算回路１１４から出力される制御信号Ｓ３１に基づいて制御し、生成したアナログ信号Ｓ３２をＡＤＣ１１３に出力する。又、このアナログ信号Ｓ３２は、次回路１１５に伝達される。
【０００６】
ＡＤＣ１１３は、アナログ信号Ｓ３２をデジタル信号Ｓ３３に変換し、該デジタル信号Ｓ３３をデジタル演算回路１１４に出力する。
デジタル演算回路１１４は、デジタル信号Ｓ３３を基に各種演算処理を実行して上記制御信号Ｓ３１を生成し、その制御信号Ｓ３１をアナログ制御回路１１２にフィードバックする。
【０００７】
このように、アナログ制御装置１１１では、アナログ信号Ｓ３２に基づいて生成した制御信号Ｓ３１をフィードバックする制御ループによってアナログ信号ＩＮが制御される。
【０００８】
図３３は、従来のアナログ制御装置１１１を、例えば自動利得制御装置（以下、ＡＧＣ(Automatic Gain Controller )）に具体化したブロック図である。
ＡＧＣ１２１は、利得制御アンプ（以下、ＧＣＡ(Gain Control Amplifier)）１２２、ローパスフィルタ（以下、ＬＰＦ）１２３、ＡＤＣ１２４、誤差演算回路１２５、Ｄ／Ａ変換回路（以下、ＤＡＣ）１２６を含む。尚、ＡＤＣ１２４、誤差演算回路１２５は、ＰＬＬ回路等から供給されるクロック信号ＣＬＫに基づいて動作する。
【０００９】
アナログ信号ＩＮは、ＧＣＡ１２２に入力される。ＧＣＡ１２２は、アナログ信号ＩＮをＤＡＣ１２６から出力される制御信号Ｓ４１に基づき設定したゲインにて制御し、該制御された振幅を持つアナログ信号Ｓ４２をＬＰＦ１２３に出力する。
【００１０】
ＬＰＦ１２３は、ＧＣＡ１２２のアナログ信号Ｓ４２から高周波成分を除去したアナログ信号Ｓ４３をＡＤＣ１２４に出力する。
ＡＤＣ１２４は、ＬＰＦ１２３からのアナログ信号Ｓ４３をデジタル信号Ｓ４４に変換し、そのデジタル信号Ｓ４４を誤差演算回路１２５に出力する。
【００１１】
誤差演算回路１２５は、デジタル信号Ｓ４４と予め設定される目標値とを比較し、その誤差成分を積分して生成したデジタル信号Ｓ４５をＤＡＣ１２６に出力する。ここで、目標値とは、ＬＰＦ１２３から出力されるアナログ信号Ｓ４３の振幅をＡＤＣ１２４の入力レベルに対しほぼフルレンジとなるようにする値である。
【００１２】
ＤＡＣ１２６は、誤差演算回路１２５から出力されるデジタル信号Ｓ４５をアナログ信号に変換して上記制御信号Ｓ４１を生成し、該制御信号Ｓ４１をＧＣＡ１２２にフィードバックする。
【００１３】
図３４は、誤差演算回路１２５の具体的構成を示すブロック図である。
誤差演算回路１２５は、第１〜第３演算回路１３１〜１３３と、第１〜第３フリップフロップ（以下、ＦＦ）１３４〜１３６とから構成される。
【００１４】
第１演算回路１３１は、上記ＡＤＣ１２４からのデジタル信号Ｓ４４を絶対値化して出力する演算回路であって、第１ＦＦ１３４は、該第１演算回路１３１の出力信号をクロック信号ＣＬＫに基づいてラッチして出力する。第１ＦＦ１３４の出力信号Ｄ１は、第２演算回路１３２に入力される。
【００１５】
第２演算回路１３２は、予めレジスタ等（図示略）に格納されている目標値と第１ＦＦ１３４の出力信号Ｄ１との誤差成分を算出し、該算出結果に基づく出力信号Ｄ２を第２ＦＦ１３５に出力する。第２ＦＦ１３５は、第２演算回路１３２の出力信号Ｄ２をクロック信号ＣＬＫに基づいてラッチして出力し、その出力信号Ａを第３演算回路１３３に出力する。
【００１６】
第３演算回路１３３は、第２ＦＦ１３５の出力信号Ａ（即ち、第２演算回路１３２の出力信号Ｄ２）を積分して出力する演算回路であって、その出力信号Ｓはフィードバックされて該第３演算回路１３３の入力信号Ｂとして入力される。この第３演算回路１３３の出力信号Ｓは、第３ＦＦ１３６に入力される。第３ＦＦ１３６は、第３演算回路１３３の出力信号Ｓをクロック信号ＣＬＫに基づいてラッチして出力し、その出力信号を上記ＤＡＣ１２６（図３３参照）に出力する。
【００１７】
このように構成されたＡＧＣ１２１では、ＧＣＡ１２２の出力信号Ｓ４２に基づいて制御信号Ｓ４１をフィードバックする制御ループによってＧＣＡ１２２のゲインを最適化し、ＡＤＣ１２４の入力レンジに対応する振幅を持つアナログ信号Ｓ４３を得るようにしている。そして、ＡＧＣ１２１は、ＡＤＣ１２４から出力されるデジタル信号Ｓ４４を次回路としてのデジタル回路等に出力する。
【００１８】
【発明が解決しようとする課題】
ところで、上記図３２に示す従来のアナログ制御装置１１１では、アナログ信号ＩＮを制御するための制御ループ（ＡＤＣ１１３及びデジタル演算回路１１４）に起因した制御遅延（レイテンシ）が発生する。つまり、図３３に示す従来のＡＧＣ１２１では、その制御ループにおけるＡＤＣ１２４及び誤差演算回路１２５の処理時間がアナログ信号ＩＮに対するレイテンシとなる。
【００１９】
誤差演算回路１２５には、第２及び第３演算回路１３２，１３３（図３４参照）の演算速度を高速にする為、それらの入出力段に第１〜第３ＦＦ１３４〜１３６が設けられている。これら３段の第１〜第３ＦＦ１３４〜１３６に起因して誤差演算回路１２５に生じるレイテンシは、クロック信号ＣＬＫの３クロック分に相当し、そこでのレイテンシの影響は特に大きくなっていた。
【００２０】
例えば、図３５に示すように、時刻Ｔ１にアナログ信号ＩＮをサンプリングし、そのサンプリング値を持つデジタル信号からＡＤＣ１２４及び誤差演算回路１２５を介して生成された制御信号Ｓ４１が時刻Ｔ２にＧＣＡ１２２に供給される。つまり、時刻Ｔ１におけるアナログ信号ＩＮにより生成した制御信号Ｓ４１が時刻Ｔ２におけるアナログ信号ＩＮに作用する。
これら時刻Ｔ１，Ｔ２の差（＝Ｔ２−Ｔ１）がＡＤＣ１２４及び誤差演算回路１２５における処理時間であり、制御遅延（レイテンシ）である。そして、この時刻Ｔ２に供給される制御信号Ｓ４１はその時のアナログ信号ＩＮに対して適切ではない（制御信号Ｓ４１は、時刻Ｔ１におけるアナログ信号ＩＮの値と目標値との差に基づく演算値は含んでいるが、時刻Ｔ２におけるアナログ信号ＩＮの値と目標値との差に基づく演算値を含んでいない）。従って、アナログ制御の精度が悪く、アナログ信号ＩＮの振幅が一定値に収束するまでに時間がかかっていた。
【００２１】
本発明は、上記問題点を解決するためになされたものであって、その目的は、レイテンシに関わらず、精度の高いアナログ制御を行い得るアナログ制御方法、アナログ制御装置、ＡＧＣ、及びＡＧＣの制御方法を提供することにある。
【００２２】
【課題を解決するための手段】
請求項１に記載の発明によれば、アナログ信号をデジタル信号に変換し、該デジタル信号を演算処理して生成した制御信号に基づいて前記アナログ信号がフィードバック制御される。この際、前記アナログ信号のサンプリング値に応じて変更される所定の遅延段数（０段を含む）にて前記アナログ信号が遅延され、該遅延後のアナログ信号が制御される。
【００２３】
請求項２に記載の発明によれば、アナログ信号をデジタル信号に変換し、該デジタル信号を演算処理して生成した制御信号に基づいて前記アナログ信号がフィードバック制御される。この際、前記アナログ信号のサンプリング値に応じて変更される所定の遅延段数（０段を含む）にて前記アナログ信号がクロック信号に同期して遅延され、該遅延後のアナログ信号が制御される。
【００２６】
請求項３に記載の発明によれば、制御信号に基づき設定されたゲインにてアナログ信号をフィードバック制御するアナログ制御回路は、前記アナログ信号をＡ／Ｄ変換するＡＤＣと、相補的に制御される一対のスイッチの開閉に基づいて、前記アナログ信号をクロック信号に同期して遅延させる一又は複数の遅延段数にて構成される遅延回路を介して入力されるアナログ信号を制御する。
【００２８】
また、選択回路は、前記遅延回路の遅延段数を、前記アナログ信号のサンプリング値に応じて所定の遅延段数（０段を含む）に変更させる。
【００２９】
請求項４に記載の発明によれば、ＡＧＣは、アナログ信号を制御信号に基づいて所定のゲインにてフィードバック制御する第１のＧＣＡと、前記第１のＧＣＡの出力信号をＡ／Ｄ変換するＡＤＣと、前記ＡＤＣの出力信号と、前記第１のＧＣＡの出力信号が該ＡＤＣの入力レベルに対しほぼフルレンジとなるように予め設定された目標値との誤差を算出する誤差演算回路と、前記誤差演算回路の出力信号をＤ／Ａ変換して前記制御信号を出力するＤＡＣと、から構成される第１の制御ループを持つ。そして、このＡＧＣには、前記アナログ信号をクロック信号に同期して遅延させる一又は複数段の遅延段数にて構成される遅延回路と、前記アナログ信号を前記制御信号に基づき設定される所定のゲインにて制御する第２のＧＣＡとを備え、予測可能な前記アナログ信号の波形に応じて、前記遅延回路の遅延段数が変更され、該第２のＧＣＡは前記遅延回路を介して遅延されたアナログ信号を制御する。
【００３０】
請求項５に記載の発明によれば、ＡＧＣは、アナログ信号をＡ／Ｄ変換するＡＤＣと、前記ＡＤＣの出力信号に基づいて前記アナログ信号の複数のサンプリング値の平均値を算出する平均処理回路と、前記平均値に基づいて前記アナログ信号をフィードバック制御させるべくゲインを選択し、前記アナログ信号をクロック信号に同期して遅延させる一又は複数段の遅延段数にて構成される遅延回路と、前記制御信号に基づき切り替えたゲインにて前記アナログ信号を制御するゲイン切替えアンプとを備える。そして、予測可能な前記アナログ信号の波形に応じて、前記遅延回路の遅延段数が変更され、ゲイン切替えアンプは、前記遅延回路を介して遅延されたアナログ信号を制御する。
【００３１】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
【００３２】
図１は、本実施形態のアナログ制御装置を示す概略構成図である。
アナログ制御装置１１は、アナログ遅延回路（以下、遅延回路）１２と、アナログ制御回路（以下、制御回路）１３と、Ａ／Ｄ変換回路（以下、ＡＤＣ）１４と、デジタル演算回路（以下、演算回路）１５とを含む。このアナログ制御装置１１には、例えば記録媒体等から読み取りヘッド（図示略）を介して読み出されたデータであるアナログ信号ＩＮが入力され、入力されたアナログ信号ＩＮは該アナログ制御装置１１により制御され、次回路１６に伝達される。
【００３３】
アナログ信号ＩＮは、遅延回路１２とＡＤＣ１４とに入力される。
ＡＤＣ１４は、アナログ信号ＩＮをアナログ−デジタル変換して生成したデジタル信号Ｓ１を演算回路１５に出力する。演算回路１５は、デジタル信号Ｓ１に基づいて所定の演算処理を実行し、その演算結果に基づいて生成した制御信号Ｓ２を制御回路１３に出力する。尚、ＡＤＣ１４及び演算回路１５は、図示しないＰＬＬ回路等にて生成されるクロック信号ＣＬＫが供給され、該クロック信号ＣＬＫに基づいて動作する。
【００３４】
遅延回路１２は、アナログ信号ＩＮを予め設定された遅延値に基づいて遅延させ、アナログ信号Ｓ３を制御回路１３に出力する。詳述すると、遅延回路１２には、上記ＡＤＣ１４及び演算回路１５（即ち、制御信号Ｓ２を生成する経路）での処理時間、即ち制御遅延（レイテンシ）と等しくなるように遅延値が設定されている。この遅延は、遅延回路１２に設けられる一つ以上の容量によって実現され、その遅延値はそれら容量の容量値によって決定される。従って、遅延回路１２は、ＡＤＣ１４及び演算回路１５でのレイテンシと同じ遅延となるようにアナログ信号ＩＮを遅延させ、該遅延させたアナログ信号Ｓ３を制御回路１３に出力する。
【００３５】
上記遅延回路１２の容量は、予め容量値が設定されて該遅延回路１２に組み付けられる。尚、図３に示すように、容量値を可変可能とした容量Ｃを外付け素子として遅延回路１２に接続し、その容量値をアナログ制御装置１１の装置完成後に適宜調整可能とするようにしてもよい。
【００３６】
制御回路１３は、アナログ信号Ｓ３を演算回路１５から出力される制御信号Ｓ２に基づいて制御し、該制御結果に基づく出力信号Ｓ４を次回路１６に出力する。ちなみに、制御回路１３は、次回路１６の回路構成（アナログ回路又はデジタル回路）に基づいて、出力信号Ｓ４をアナログ信号又はデジタル信号として出力する。
【００３７】
このように、アナログ信号ＩＮは、ＡＤＣ１４を介してデジタル信号Ｓ１に変換され、演算回路１５は、該デジタル信号Ｓ１を演算処理して生成した制御信号Ｓ２を制御回路１３に出力する。また、アナログ信号ＩＮは遅延回路１２に入力される。そして、アナログ信号ＩＮは、ＡＤＣ１４及び演算回路１５でのレイテンシと略同じ遅延となるように遅延回路１２を介して遅延され、それにより遅延されたアナログ信号Ｓ３は制御回路１３に入力される。従って、制御回路１３は、ＡＤＣ１４にてサンプリングされたアナログ信号ＩＮの信号値と実質的に略同一値を持つアナログ信号Ｓ３を制御信号Ｓ２によって制御する。
【００３８】
図２は、アナログ制御装置１１の作用を示すアナログ信号の波形図である。
今、時刻Ｔ１にて、アナログ信号ＩＮがＡＤＣ１４によりサンプリングされる。ＡＤＣ１４は、サンプリングホールドしたアナログ信号ＩＮをデジタル信号Ｓ１に変換し（時刻Ｔ２）、次いで演算回路１５は該デジタル信号Ｓ１を演算処理して生成した制御信号Ｓ２を時刻Ｔ３にて制御回路１３に出力する。
【００３９】
このとき、遅延回路１２には（Ｔ３−Ｔ１）のレイテンシに相当する遅延値が設定され、遅延回路１２はアナログ信号ＩＮをその遅延値に基づき遅延させたアナログ信号Ｓ３を制御回路１３に出力する。その結果、時刻Ｔ１にてＡＤＣ１４によりサンプリングされるアナログ信号ＩＮの信号値（ｖ１）と、時刻Ｔ３にて制御回路１３により制御されるアナログ信号Ｓ３の信号値（ｖ１´）とは実質的に略同一となる。
【００４０】
尚、図２には、遅延回路１２を備えない場合（従来）に、時刻Ｔ３にて制御されるアナログ信号ＩＮの信号値（ｖ２）を比較の為示す。つまり、従来では、上記した（Ｔ３−Ｔ１）のレイテンシの影響により、時刻Ｔ１にてサンプリングしたアナログ信号ＩＮに基づき生成される制御信号Ｓ２は、時刻Ｔ３におけるアナログ信号ＩＮの信号値（ｖ２）に作用する。
【００４１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）アナログ制御装置１１には、制御信号Ｓ２を生成する経路（本実施形態では、ＡＤＣ１４及び演算回路１５）でのレイテンシに略相当する遅延が設定された遅延回路１２が設けられ、アナログ信号ＩＮは遅延回路１２とＡＤＣ１４とに入力される。これにより、制御回路１３は、ＡＤＣ１４によりサンプリングホールドされたアナログ信号ＩＮの信号値と実質的に略同一値となるアナログ信号Ｓ３を制御信号Ｓ２によって制御する。従って、アナログ信号ＩＮを制御するための制御信号Ｓ２を生成する経路に生じるレイテンシの影響によって、該アナログ信号ＩＮの制御タイミングが遅れることが防止される。
【００４２】
（２）又、本実施形態のように、発生するレイテンシに対応した遅延を遅延回路１２に設定することで、該レイテンシに関わらずに制御タイミングの遅れを防止して、適切なアナログ制御を行うことができる。このように、精度の高いアナログ制御が可能となることにより、入力されるアナログ信号ＩＮに対し高速に収束させ得るアナログ制御を実現することができる。
【００４３】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４〜図１６に従って説明する。
図４は、本実施形態のアナログ制御装置を示す概略構成図である。
【００４４】
尚、本実施形態は、上述した図１の遅延回路１２によるアナログ信号ＩＮの遅延をクロック信号ＣＬＫに同期させて行う場合について説明するものであり、上記遅延回路１２の構成を遅延回路２２に変更したものである。従って、第一実施形態と同様な構成部分については、同一符号を付してその詳細な説明を一部省略する。
【００４５】
アナログ制御装置２１の遅延回路２２には、クロック信号ＣＬＫが供給される。そして、遅延回路２２は、上記ＡＤＣ１４及び演算回路１５でのレイテンシと略同じ遅延となるようにアナログ信号ＩＮをクロック信号ＣＬＫと同期して遅延させる所定の遅延段数で構成される。
【００４６】
このように構成されたアナログ制御装置２１では、上記同様にして制御回路１３は、ＡＤＣ１４によりサンプリングされたアナログ信号ＩＮの信号値（ｖ１）と実質的に略同一となるようなアナログ信号Ｓ３の信号値（ｖ１´）を制御信号Ｓ２によって制御する（図２参照）。
【００４７】
図５は、図４の遅延回路２２の具体的構成を示す回路図である。尚、ここでは、例としてクロック信号ＣＬＫの２クロック分の遅延を設定（即ち、遅延段数を２段に設定）する場合について説明する。
【００４８】
遅延回路２２は、第１〜第４バッファ３１ａ〜３１ｄと、第１〜第８スイッチ素子（以下、スイッチ）３２ａ〜３２ｈと、第１〜第４容量３３ａ〜３３ｄとを含む。
【００４９】
第１バッファ３１ａは、第１及び第２スイッチ３２ａ，３２ｂを介して第２バッファ３１ｂに接続され、該第２バッファ３１ｂは、第３及び第４スイッチ３２ｃ，３２ｄを介して第４バッファ３１ｄに接続される。
【００５０】
又、第１バッファ３１ａは、第５及び第６スイッチ３２ｅ，３２ｆを介して第３バッファ３１ｃに接続され、該第３バッファ３１ｃは第７及び第８スイッチ３２ｇ，３２ｈを介して第４バッファ３１ｄに接続される。
【００５１】
第１容量３３ａは、その一端が、第１及び第２バッファ３１ａ，３１ｂ間に介在される第１スイッチ３２ａと第２スイッチ３２ｂとの接続点に接続され、他端はグランドＧＮＤに接続される。
【００５２】
第２容量３３ｂは、その一端が、第２及び第４バッファ３１ｂ，３１ｄ間に介在される第３スイッチ３２ｃと第４スイッチ３２ｄとの接続点に接続され、他端はグランドＧＮＤに接続される。
【００５３】
第３容量３３ｃは、その一端が、第１及び第３バッファ３１ａ，３１ｃ間に介在される第５スイッチ３２ｅと第６スイッチ３２ｆとの接続点に接続され、他端はグランドＧＮＤに接続される。
【００５４】
第４容量３３ｄは、その一端が、第３及び第４バッファ３１ｃ，３１ｄ間に介在される第７スイッチ３２ｇと第８スイッチ３２ｈとの接続点に接続され、他端はグランドＧＮＤに接続される。
【００５５】
ちなみに、本実施形態の第１〜第４バッファ３１ａ〜３１ｄは、図６に示すようにボルテージフォロアとして機能するバッファであって、増幅率が「１」倍のオペアンプにて構成されている。尚、第１〜第４バッファ３１ａ〜３１ｄは、増幅率が１以外のオペアンプで構成されてもよい。又、本実施形態の第１〜第４容量３３ａ〜３３ｄは、上述した図３に示すように可変容量としてもよい。
【００５６】
第１〜第８スイッチ３２ａ〜３２ｈは、例えばＮチャネル型ＭＯＳトランジスタにて構成されるスイッチであり、各スイッチ３２ａ〜３２ｈは同一に構成されている。従って、第１〜第８スイッチ３２ａ〜３２ｈは、Ｈレベルの制御信号に基づいてオンに制御され、逆に、Ｌレベルの制御信号に基づいてオフに制御される。
【００５７】
そして、第１，第４，第６，第７スイッチ３２ａ，３２ｄ，３２ｆ，３２ｇ（以下、第１のスイッチ群という）と、第２，第３，第５，第８スイッチ３２ｂ，３２ｃ，３２ｅ，３２ｈ（以下、第２のスイッチ群という）とは、相補的にオンオフ制御される。即ち、第１〜第８スイッチ３２ａ〜３２ｈをオンオフ制御する制御信号は第１のスイッチ群に入力され、該制御信号の反転出力信号は第２のスイッチ群に入力される。従って、第１及び第２スイッチ３２ａ，３２ｂ、第３及び第４スイッチ３２ｃ，３２ｄ、第５及び第６スイッチ３２ｅ，３２ｆ、第７及び第８スイッチ３２ｇ，３２ｈは、それぞれ互いのスイッチが交互にオン又はオフに制御される。
【００５８】
このように構成された遅延回路２２では、図７に示すように、例えばＨレベルの制御信号に基づいて第１のスイッチ群がオンに制御されるとき、第２のスイッチ群がオフに制御される。この状態では、第１バッファ３１ａに入力されるアナログ信号ＩＮの信号値（電圧）はオンした第１スイッチ３２ａを介して第１容量３３ａに保持され、第２容量３３ｂに保持されている電圧はオンした第４スイッチ３２ｄを介して第４バッファ３１ｄに伝達される。また、第３容量３３ｃに保持されている電圧は、オンした第６及び第７スイッチ３２ｆ，３２ｇにより第３バッファ３１ｃを介して第４容量３３ｄに保持される。
【００５９】
一方、図８に示すように、Ｌレベルの制御信号に基づいて第１のスイッチ群がオフに制御されるとき、第２のスイッチ群がオンに制御される。この状態では、第１容量３３ａに保持されている電圧は、オンした第２及び第３スイッチ３２ｂ，３２ｃにより第２バッファ３１ｂを介して第２容量３３ｂに保持される。また、第１バッファ３１ａに入力される電圧はオンした第５スイッチ３２ｅを介して第３容量３３ｃに保持され、第４容量３３ｄに保持されている電圧はオンした第８スイッチ３２ｈを介して第４バッファ３１ｄに伝達される。
【００６０】
図９は、遅延回路２２の各入力信号を示す波形図である。
第１〜第８スイッチ３２ａ〜３２ｈは、クロック信号ＣＬＫに基づき生成される制御信号ＳＧ１又は制御信号ＳＧ２によってオンオフ制御される。詳しくは、第１のスイッチ群（第１，第４，第６，第７スイッチ３２ａ，３２ｄ，３２ｆ，３２ｇ）は制御信号ＳＧ１により制御され、第２のスイッチ群（第２，第３，第５，第８スイッチ３２ｂ，３２ｃ，３２ｅ，３２ｈ）は制御信号ＳＧ２により制御される。
【００６１】
今、図９に示すように、時刻Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６にて、アナログ信号ＩＮの信号値（電圧）がＡＤＣ１４によりサンプリングされる。このとき、サンプリングホールドされる各電圧は、それぞれＶｔ１，Ｖｔ２，Ｖｔ３，Ｖｔ４，Ｖｔ５，Ｖｔ６である。
【００６２】
このように、クロック信号ＣＬＫの立ち上がり（時刻Ｔ１〜Ｔ６）に基づいてアナログ信号ＩＮがサンプリングされる場合、制御信号ＳＧ１，ＳＧ２は、クロック信号ＣＬＫが２分周されて生成される信号となる。そして、上述したように、各制御信号ＳＧ１，ＳＧ２は互いに反転された信号であり、第１のスイッチ群はＨレベルの制御信号ＳＧ１が入力される時にオンされ、第２のスイッチ群はＨレベルの制御信号ＳＧ２が入力される時にオンされる。
【００６３】
図１０〜図１５は、図９の制御信号ＳＧ１，ＳＧ２による遅延回路２２の動作状態を示す回路図である。
上記時刻Ｔ１において、第１のスイッチ群がＨレベルの制御信号ＳＧ１によりオンされる時、第２のスイッチ群がＬレベルの制御信号ＳＧ２によりオフされる。このとき、図１０に示すように、第１バッファ３１ａに入力される電圧Ｖｔ１は、オンした第１スイッチ３２ａにより第１容量３３ａに保持される。
【００６４】
次に、時刻Ｔ２において、第１のスイッチ群がＬレベルの制御信号ＳＧ１によりオフされる時、第２のスイッチ群がＨレベルの制御信号ＳＧ２によりオンされる。このとき、図１１に示すように、第１容量３３ａに保持されている電圧Ｖｔ１は、オンした第２及び第３スイッチ３２ｂ，３２ｃにより第２バッファ３１ｂを介して第２容量３３ｂに保持される。更に、このとき第１バッファ３１ａに入力される電圧Ｖｔ２は、オンした第５スイッチ３２ｅにより第３容量３３ｃに保持される。
【００６５】
次に、時刻Ｔ３において、第１のスイッチ群がＨレベルの制御信号ＳＧ１によりオンされる時、第２のスイッチ群がＬレベルの制御信号ＳＧ２によりオフされる。即ち、遅延回路２２は、上記時刻Ｔ１における動作状態と同じになる。このとき、図１２に示すように、第２容量３３ｂに保持されている電圧Ｖｔ１は、オンした第４スイッチ３２ｄにより第４バッファ３１ｄに伝達される。また、第３容量３３ｃに保持されている電圧Ｖｔ２は、オンした第６及び第７スイッチ３２ｆ，３２ｇにより第３バッファ３１ｃを介して第４容量３３ｄに保持される。更に、このとき第１バッファ３１ａに入力される電圧Ｖｔ３は、オンした第１スイッチ３２ａにより第１容量３３ａに保持される。
【００６６】
以下同様に、時刻Ｔ４〜Ｔ６において、第１のスイッチ群と第２のスイッチ群とが交互にオンオフされ、図１３〜図１５に示すように第１バッファ３１ａに入力される電圧Ｖｔ４〜Ｖｔ６は、オンしたスイッチ及びバッファを介して伝達される。そして、第４バッファ３１ｄには、各時刻Ｔ４，Ｔ５，Ｔ６にて、電圧Ｖｔ２，Ｖｔ３，Ｖｔ４が順次伝達される。
【００６７】
図１６は、遅延回路２２によるアナログ信号ＩＮ（電圧Ｖｔ１〜Ｖｔ６）の遅延を示すタイミングチャートである。
同図に示すように、時刻Ｔ１にて第１バッファ３１ａに入力される電圧Ｖｔ１は、時刻Ｔ３にて第４バッファ３１ｄに伝達され、即ちクロック信号ＣＬＫの２クロック分遅延されて出力される。同様にして、時刻Ｔ２〜Ｔ６にて第１バッファ３１ａに順次入力される電圧Ｖｔ２〜Ｖｔ６は、クロック信号ＣＬＫの２クロック分遅延されて出力される。
【００６８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）遅延回路２２は、アナログ信号ＩＮをクロック信号ＣＬＫに同期して遅延させる。この遅延回路２２は、制御信号Ｓ２を生成する経路（本実施形態では、ＡＤＣ１４及び演算回路１５）でのレイテンシに対応した遅延を持つ遅延段数で構成される。従って、上記第一実施形態と同様に、アナログ信号ＩＮの制御タイミングの遅れを防止して、高速収束させ得る精度の高いアナログ制御が可能となる。
【００６９】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１７に従って説明する。
同図は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）を、自動利得制御装置（以下、ＡＧＣ(Automatic Gain Controller)）に具体化した例を示すブロック図である。
【００７０】
ＡＧＣ４１は、ローパスフィルタ（以下、ＬＰＦ）４２、アナログ遅延回路（以下、遅延回路）４３、第１及び第２の利得制御アンプ（以下、ＧＣＡ）としてのＧＣＡ４４，４５、ＡＤＣ４６，４７、誤差演算回路４８、Ｄ／Ａ変換回路（以下、ＤＡＣ）４９を含む。
【００７１】
本実施形態のＡＧＣ４１では、ＧＣＡ４４と、ＡＤＣ４６と、誤差演算回路４８と、ＤＡＣ４９とから第１の制御ループとしての制御ループＲ１が構成され、該制御ループＲ１のフィードバック信号（ＤＡＣ４９の出力信号）は、ＧＣＡ４４及びＧＣＡ４５に入力される。尚、上記遅延回路４３、ＡＤＣ４６，４７、誤差演算回路４８は、図示しないＰＬＬ回路等から供給されるクロック信号ＣＬＫに基づいて動作する。
【００７２】
アナログ信号ＩＮは、ＬＰＦ４２に入力される。ＬＰＦ４２は、アナログ信号ＩＮから高周波数成分を除去したアナログ信号Ｓ１１をＧＣＡ４４及び遅延回路４３に出力する。
【００７３】
ＧＣＡ４４は、ＬＰＦ４２から出力されるアナログ信号Ｓ１１を、ＤＡＣ４６から出力される制御信号Ｓ１２に基づき設定したゲインにて制御し、該制御された振幅を持つアナログ信号Ｓ１３をＡＤＣ４６に出力する。
【００７４】
ＡＤＣ４６は、アナログ信号Ｓ１３をアナログ−デジタル変換して生成したデジタル信号Ｓ１４を誤差演算回路４８に出力する。
誤差演算回路４８は、予め定められた目標値と上記デジタル信号Ｓ１４とを比較し、その誤差成分を積分して生成したデジタル信号Ｓ１５をＤＡＣ４９に出力する。ここで、目標値とは、ＧＣＡ４４から出力されるアナログ信号Ｓ１３の振幅をＡＤＣ４６の入力レベルに対しほぼフルレンジとなるようにする値である。尚、本実施形態の誤差演算回路４８は、上述した図３４に示す誤差演算回路１２５と同様に構成されているため、その詳細な説明を省略する。
【００７５】
ＤＡＣ４９は、誤差演算回路４８から出力されるデジタル信号Ｓ１５をデジタル−アナログ変換して生成した上記制御信号Ｓ１２をＧＣＡ４４及びＧＣＡ４５に出力する。
【００７６】
このように、制御ループＲ１では、ＧＣＡ４４のアナログ信号Ｓ１３を基に生成した制御信号Ｓ１２をフィードバックすることで該ＧＣＡ４４のゲインを最適化し、ＡＤＣ４６の入力レンジに対応する振幅を持つアナログ信号Ｓ１３を得るようにしている。そして、制御ループＲ１にてＤＡＣ４９から出力される制御信号Ｓ１２は、ＧＣＡ４４及びＧＣＡ４５に入力される。
【００７７】
遅延回路４３は、制御ループＲ１でのレイテンシに対応した遅延を持つ遅延段数で構成されている。尚、本実施形態において、制御ループＲ１で生じるレイテンシは誤差演算回路４８で生じるレイテンシと実質的に等しい。そのため、遅延回路４３には、誤差演算回路４８でのレイテンシに対応した遅延を持つ遅延段数で構成されている。
【００７８】
詳しくは、遅延回路４３は、上述した２段の遅延段数で構成される遅延回路２２（図４参照）を、誤差演算回路４８のレイテンシに対応してクロック信号ＣＬＫの３クロック分の遅延を持つ３段の遅延段数で構成されている。つまり、遅延回路４３は、上記ＬＰＦ４２から出力されるアナログ信号Ｓ１１を、供給されるクロック信号ＣＬＫに基づき３クロック分遅延させたアナログ信号Ｓ１６をＧＣＡ４５に出力する。
【００７９】
ＧＣＡ４５は、遅延回路４３から出力されるアナログ信号Ｓ１６を、上記ＤＡＣ４９の制御信号Ｓ２に基づき設定したゲインにて制御し、該制御された振幅を持つアナログ信号Ｓ１７をＡＤＣ４７に出力する。このとき、ＧＣＡ４５により制御されるアナログ信号Ｓ１６の信号値は、上記ＬＰＦ４２から出力され、ＧＣＡ４４及び遅延回路４３に入力されるアナログ信号Ｓ１１の信号値と実質的に同じである。
【００８０】
そして、ＡＤＣ４７は、アナログ信号Ｓ１７をアナログ−デジタル変換して生成したデジタル信号Ｓ１８を次回路としてのデジタル回路に出力する。
尚、次回路がアナログ回路にて構成されている場合には、該アナログ回路にはＧＣＡ４５から出力されるアナログ信号Ｓ１７が入力される。
【００８１】
次に、上記のように構成されるＡＧＣ４１の作用について説明する。
ＬＰＦ４２から出力されるアナログ信号Ｓ１１は、制御ループＲ１を構成するＧＣＡ４４に入力されるとともに、遅延回路４３に入力される。制御ループＲ１では、ＧＣＡ４４から出力されるアナログ信号Ｓ１３が誤差演算され、該ＧＣＡ４４のゲインを最適化するように生成された制御信号Ｓ１２がフィードバック信号としてＧＣＡ４４に入力される。又、このフィードバック信号としての制御信号Ｓ１２は、ＧＣＡ４５に入力される。
【００８２】
ＧＣＡ４５には、遅延回路４３を介してアナログ信号Ｓ１１がクロック信号ＣＬＫの３クロック分遅延されたアナログ信号Ｓ１６が入力される。この遅延回路４３には、制御ループＲ１でのレイテンシと略同じ遅延が設定されている。これにより、ＧＣＡ４５は、制御ループＲ１で生じるレイテンシに影響されずに、入力されるアナログ信号Ｓ１６を制御信号Ｓ１２に基づき設定したゲインにて制御し、該制御された振幅を持つアナログ信号Ｓ１７を生成する。
【００８３】
つまり、このように構成されるＡＧＣ４１では、制御ループＲ１で生じるレイテンシに関わらず、アナログ信号Ｓ１６を制御するための制御信号Ｓ１２がＧＣＡ４５に遅れず伝達される。
【００８４】
尚、本実施形態では、遅延回路４３は、制御ループＲ１でのレイテンシと対応した遅延を持つ遅延段数にて構成されているが、該レイテンシ以上の遅延を持つ遅延段数にて構成してもよい。このように、レイテンシ以上の遅延を持つ遅延段数にて遅延回路４３を構成することで、制御するアナログ信号Ｓ１６の信号値を、それ以降にサンプリングされるアナログ信号Ｓ１６の信号値を加味して生成した制御信号Ｓ１２によって制御することができる。
【００８５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）遅延回路４３は、制御ループＲ１でのレイテンシに対応した遅延を持つ遅延段数にて構成される。従って、ＧＣＡ４５は、制御ループＲ１にてサンプリングされるアナログ信号Ｓ１１と実質的に略同一値となるアナログ信号Ｓ１６を該制御ループＲ１にて生成される制御信号Ｓ１２によって制御する。従って、上記第一及び第二実施形態と同様に、アナログ信号ＩＮの制御タイミングの遅れを防止して、高速収束させ得る精度の高いアナログ制御が可能となる。
【００８６】
（２）遅延回路４３の遅延段数をレイテンシ以上の遅延となるように設定することにより、制御するアナログ信号Ｓ１６の信号値を、それ以降にサンプリングされるアナログ信号Ｓ１６の信号値を加味して制御することができる。このように構成することで、さらに高精度なアナログ制御が実現可能となる。
【００８７】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図１８に従って説明する。
同図は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ５１に具体化した例を示すブロック図である。尚、本実施形態のＡＧＣ５１は、上記第三実施形態のＡＧＣ４１に、ＧＣＡ５２、誤差演算回路５３、ＤＡＣ５４を追加して構成したものであり、その他の構成部分は同様に構成されている。従って、第三実施形態と同様な構成部分には同一符号を付してその詳細な説明を省略する。
【００８８】
このＡＧＣ５１には、ＧＣＡ５２と、ＡＤＣ４７と、誤差演算回路５３と、ＤＡＣ５４とから第２の制御ループとしての制御ループＲ２が構成され、該制御ループＲ２は、上記ＧＣＡ４５の出力段に接続されている。この制御ループＲ２は、上記制御ループＲ１と同様に構成されている。
【００８９】
このように構成されるＡＧＣ５１では、ＧＣＡ４５から出力されるアナログ信号Ｓ１７がさらに制御ループＲ２を介して誤差演算されることにより、ＧＣＡ５２のゲインが最適化される。これにより、該ＧＣＡ５２から出力されるアナログ信号が、ＡＤＣ４７の入力レンジに対応する振幅を得るようにしている。
【００９０】
ちなみに、本実施形態では、レイテンシの影響を受けないＧＣＡ４５にて粗い（大まかな）ゲイン制御をした後に、細かなゲイン制御を制御ループＲ２のＧＣＡ５２にて実施する。従って、制御ループＲ２に存在するレイテンシが、アナログ制御に与える影響は小さくなる。
【００９１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＧＣＡ４５から出力されるアナログ信号Ｓ１７は、制御ループＲ２にてさらに誤差演算される。従って、上記第三実施形態のＡＧＣ４１に比べてより細かなゲイン制御が可能である。この際、ＧＣＡ５２は、制御ループＲ１にて生成される制御信号Ｓ１２に基づきＧＣＡ４５にて大まかな制御がなされたアナログ信号Ｓ１７を制御するため、制御ループＲ２でのレイテンシによる影響は小さなものとなる。
【００９２】
（第五実施形態）
以下、本発明を具体化した第五実施形態を図１９〜図２２に従って説明する。図１９は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ６１に具体化した例を示すブロック図である。このＡＧＣ６１は、ＬＰＦ６２と、ＡＤＣ６３，６４と、遅延回路６５と、平均処理回路６６と、ゲインセレクト回路６７と、ゲイン切替えアンプ６８とを含む。尚、ＡＤＣ６３，６４、遅延回路６５、平均処理回路６６、ゲインセレクト回路６７は、供給されるクロック信号ＣＬＫに基づいて動作する。
【００９３】
アナログ信号ＩＮはＬＰＦ６２に入力される。ＬＰＦ６２は、アナログ信号ＩＮから高周波数成分を除去したアナログ信号Ｓ２１を出力し、そのアナログ信号Ｓ２１は、ＡＤＣ６３及び遅延回路６５に入力される。
【００９４】
ＡＤＣ６３は、サンプリングホールドしたアナログ信号Ｓ２１をアナログ−デジタル変換して生成したデジタル信号Ｓ２２を平均処理回路６６に出力する。
平均処理回路６６は、ＡＤＣ６３によりサンプリングされたサンプリング値を持つデジタル信号Ｓ２２に基づいて、それらサンプリング値の平均値を算出して生成した出力信号Ｓ２３をゲインセレクト回路６７に出力する。
【００９５】
ゲインセレクト回路６７は、平均処理回路６６の出力信号Ｓ２３（サンプリング値の平均値）に基づいてゲイン切替えアンプ６８のゲインを選択し、そのゲインに切り替えるべく制御信号Ｓ２４を該切替えアンプ６８に出力する。つまり、ゲイン切替えアンプ６８は、ゲインセレクト回路６７の制御信号Ｓ２４に基づいてゲインを切り替える。
【００９６】
遅延回路６５には、上記ＡＤＣ６３、平均処理回路６６、ゲインセレクト回路６７でのレイテンシに対応した遅延を持つ遅延段数で構成されている。従って、遅延回路６５は、上記ＬＰＦ６２から出力されるアナログ信号Ｓ２１を、供給されるクロック信号ＣＬＫに基づいて上記レイテンシに対応するクロック数だけ遅延させたアナログ信号Ｓ２５をゲイン切替えアンプ６８に出力する。
【００９７】
ゲイン切替えアンプ６８は、遅延回路６５から出力されるアナログ信号Ｓ２５を、ゲインセレクト回路６７の制御信号Ｓ２４に基づいて切り替えたゲインにて制御し、該制御された振幅を持つアナログ信号Ｓ２６をＡＤＣ６４に出力する。この際、ゲイン切替えアンプ６８は、ＡＤＣ６３及び遅延回路６５に入力されるアナログ信号Ｓ２１の信号値と実質的に略同一値となるアナログ信号Ｓ２５を制御する。
【００９８】
そして、ＡＤＣ６４は、ゲイン切替えアンプ６８から出力されるアナログ信号Ｓ２６をアナログ−デジタル変換して生成したデジタル信号Ｓ２７を次回路としてのデジタル回路に出力する。
【００９９】
尚、次回路がアナログ回路にて構成されている場合には、該アナログ回路にはゲイン切替えアンプ６８から出力されるアナログ信号Ｓ２６が入力される。
図２０は、平均処理回路６６及びゲインセレクト回路６７の一例を示すブロック図である。
【０１００】
平均処理回路６６は、その入力段に複数段（例えば４段）のフリップフロップ（以下、ＦＦ）６６ａ〜６６ｄを備える。即ち、本実施形態では、平均処理回路６６は、上記ＡＤＣ６３によりサンプリングされた４つのサンプリング値の平均値を算出する。
【０１０１】
詳しくは、ＦＦ６６ａ〜６６ｄは、ＡＤＣ６３によりサンプリングされるサンプリング値Ｄ１〜Ｄ４をそれぞれラッチして出力する。平均処理回路６６は、それらサンプリング値Ｄ１〜Ｄ４の平均値Ｈを算出し、その平均値Ｈの情報を持つ出力信号Ｓ２３（図１９参照）をゲインセレクト回路６７に出力する。
【０１０２】
ゲインセレクト回路６７には、平均処理回路６６にて算出される平均値Ｈに対応したゲインＧが予め設定されている。
例えば、ゲインセレクト回路６７は、平均値Ｈが第１基準値Ｌ１以下である時にゲインＧ＝Ｇ１（例えば２倍）、第１基準値Ｌ１より大きく第２基準値Ｌ２以下である時にゲインＧ＝Ｇ２（例えば１倍）、第２基準値Ｌ２より大きい時にゲインＧ＝Ｇ３（例えば０．５倍）を選択する。
【０１０３】
上記第１及び第２基準値Ｌ１，Ｌ２は、ＡＤＣ６３がサンプリングするアナログ信号Ｓ２１の信号値に対応した値でゲインセレクト回路６７に予め設定される。そして、ゲインセレクト回路６７は、算出される平均値Ｈに基づきゲインＧ＝Ｇ１〜Ｇ３のうちいずれかのゲインＧを選択し、そのゲインＧの情報を持つ制御信号Ｓ２４（図１９参照）をゲイン切替えアンプ６８に出力する。
【０１０４】
従って、このように構成された平均処理回路６６及びゲインセレクト回路６７を備えるＡＧＣ６１において、遅延回路６５は、該平均処理回路６６及びゲインセレクト回路６７のレイテンシと略同じ遅延を持つ遅延段数にて構成される。つまり、遅延回路６５は、４段のＦＦ６６ａ〜６６ｄに対応してクロック信号ＣＬＫの４クロック分の遅延を持つ４段の遅延段数で構成されている。
【０１０５】
尚、平均処理回路６６及びゲインセレクト回路６７は高速動作する。従って、それらを考慮し、パイプラインとして機能するＦＦをゲインセレクト回路６７の出力段に設けてもよい。このような構成とする場合には、出力段に設けられるＦＦの段数に対応して遅延回路６５を構成する遅延段数を適宜変更する。
【０１０６】
次に、上記のように構成されるＡＧＣ６１の作用について説明する。
図２１は、ＡＤＣ６３によりサンプリングされるアナログ信号Ｓ２１のサンプリング例を示す波形図であり、ここでは例として各周期毎に４つの信号値がサンプリングされる場合（サンプリング値ｐ１〜ｐ２８）を示す。そして、図２２は、それらサンプリング値ｐ１〜ｐ２８のうち、例えばサンプリング値ｐ７〜ｐ１０の平均値を算出する平均処理回路６６及びゲインセレクト回路６７を示すブロック図である。
【０１０７】
今、遅延回路６５の遅延段数は「０」に設定されている（即ち、遅延回路６５に遅延は設定されていない）。
平均処理回路６６は、サンプリング値ｐ７〜ｐ１０の平均値Ｈを算出し、ゲインセレクト回路６７は、その平均値Ｈに基づいて選択したゲインＧに切り替えるべく制御信号Ｓ２４をゲイン切替えアンプ６８に出力する。このとき、ゲイン切替えアンプ６８は、サンプリング値ｐ１０のサンプリングタイミングに対応する値を持つアナログ信号Ｓ２５を、ゲインセレクト回路６７の制御信号Ｓ２４に基づいて切り替えたゲインＧにて制御する。つまり、遅延回路６５に遅延が設定されていないため、４つのサンプリング値ｐ７〜ｐ１０に基づき生成される制御信号Ｓ２４は、サンプリング値ｐ１０のサンプリングタイミングに対応する信号値と実質的に略同一値となるアナログ信号Ｓ２５に作用する。
【０１０８】
そして、遅延回路６５の遅延段数が「１」に設定される際には、ゲイン切替えアンプ６８は、サンプリング値ｐ９のサンプリングタイミングに対応する値を持つアナログ信号Ｓ２５を、サンプリング値ｐ７〜ｐ１０の平均値Ｈに基づき切り替えたゲインＧにて制御する。つまり、この場合には、遅延回路６５は、アナログ信号Ｓ２１を１クロック分遅延させたアナログ信号Ｓ２５をゲイン切替えアンプ６８に出力する。従って、４つのサンプリング値ｐ７〜ｐ１０に基づき生成される制御信号Ｓ２４は、サンプリング値ｐ９のサンプリングタイミングに対応する信号値と実質的に略同一値となるアナログ信号Ｓ２５に作用する。
【０１０９】
同様にして、遅延回路６５の遅延段数が「２」に設定される際には、アナログ信号Ｓ２１が２クロック分遅延されるため、制御信号Ｓ２４は、サンプリング値ｐ８のサンプリングタイミングに対応する値を持つアナログ信号Ｓ２５に作用する。
【０１１０】
このように、本実施形態のＡＧＣ６１では、遅延回路６５の遅延段数を変更することで、複数のサンプリング値の平均値に基づき生成される制御信号Ｓ２４をアナログ信号Ｓ２５の任意の信号値に作用させることができる。
【０１１１】
そして、遅延回路６５を平均処理回路６６、ゲインセレクト回路６７でのレイテンシ以上の遅延を持つ遅延段数で構成することで、制御対象となるアナログ信号Ｓ２５の信号値より以降にサンプリングされるサンプリング値を加味して生成した制御信号Ｓ２４による制御が可能となる。（例えば、遅延回路６５を４段の遅延段数で構成することにより、サンプリング値ｐ７〜ｐ１０の平均値Ｈに基づき生成した制御信号Ｓ２４をサンプリング値ｐ６のサンプリングタイミングに対応する値を持つアナログ信号Ｓ２５に作用させることができる。）
以上記述したように、本実施形態によれば、以下の効果を奏する。
【０１１２】
（１）平均処理回路６６は、複数のサンプリング値の平均値Ｈを算出する。ゲインセレクト回路６７は、その平均値Ｈに基づきゲインＧを選択して制御信号Ｓ２４を生成し、該制御信号Ｓ２４によりゲイン切替えアンプ６８のゲインが切り替えられる。そして、遅延回路６５は、ＡＤＣ６３、平均処理回路６６及びゲインセレクト回路６７でのレイテンシに対応してアナログ信号Ｓ２１を遅延させる。従って、上記各実施形態と同様に、アナログ信号ＩＮの制御タイミングの遅れを防止して、高速収束させ得る精度の高いアナログ制御が可能となる。
【０１１３】
（２）遅延回路６５に設定される遅延を変更することで、複数のサンプリング値の平均値Ｈより生成した制御信号Ｓ２４を、それらのサンプリングタイミングのいずれかに対応した値を持つアナログ信号Ｓ２５に作用させることができる。そして、発生するレイテンシ以上に遅延回路６５の遅延を設定することで、実際の制御対象となるアナログ信号Ｓ２５の信号値に対して、それ以降にサンプリングされるサンプリング値を加味して生成した制御信号Ｓ２４による制御が可能となり、さらに高精度なアナログ制御が実現可能となる。
【０１１４】
（第六実施形態）
以下、本発明を具体化した第六実施形態を図２３に従って説明する。
同図は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ７１に具体化した例を示すブロック図である。尚、本実施形態のＡＧＣ７１は、上記第五実施形態のＡＧＣ６１に、ＧＣＡ７２、誤差演算回路７３、ＤＡＣ７４を追加して構成したものであり、その他の構成部分は同様に構成されている。従って、第五実施形態と同様な構成部分には同一符号を付してその詳細な説明を省略する。
【０１１５】
本実施形態のＡＧＣ７１には、ＧＣＡ７２と、ＡＤＣ６４と、誤差演算回路７３と、ＤＡＣ７４とから制御ループＲ３が構成され、該制御ループＲ３は、上記ゲイン切替えアンプ６８の出力段に接続されている。この制御ループＲ３は、上記第四実施形態の制御ループＲ１，Ｒ２と同様に構成されている。
【０１１６】
このように構成されるＡＧＣ７１では、ゲイン切替えアンプ６８から出力されるアナログ信号Ｓ２６が制御ループＲ３を介してさらに誤差演算されることにより、ＧＣＡ７２のゲインが最適化される。これにより、該ＧＣＡ７２から出力されるアナログ信号が、ＡＤＣ６４の入力レンジに対応する振幅を得るようにしている。
【０１１７】
ちなみに、本実施形態では、レイテンシの影響を受けないゲイン切替えアンプ６８にて粗い（大まかな）ゲイン制御をした後に、細かなゲイン制御を制御ループＲ３のＧＣＡ７２にて実施する。従って、制御ループＲ３に存在するレイテンシが、アナログ制御に与える影響は小さくなる。
【０１１８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ゲイン切替えアンプ６８から出力されるアナログ信号Ｓ２６は、制御ループＲ３にてさらに誤差演算される。従って、上記第五実施形態のＡＧＣ６１に比べてより細かなゲイン制御が可能である。この際、ＧＣＡ７２は、上記制御信号Ｓ２４に基づきゲイン切替えアンプ６８にて大まかな制御がなされたアナログ信号Ｓ２６を制御するため、制御ループＲ３でのレイテンシによる影響は小さなものとなる。
【０１１９】
（第七実施形態）
以下、本発明を具体化した第七実施形態を図２４に従って説明する。
同図は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ８１に具体化した例を示すブロック図である。尚、本実施形態のＡＧＣ８１は、上記第五実施形態のＡＧＣ６１を２段で構成したものであるため、同様な構成部分には同一符号を付してその詳細な説明を省略する。
【０１２０】
つまり、ＡＧＣ８１は、上記ゲイン切替えアンプ６８の出力段に、ＡＤＣ８２、遅延回路８３、平均処理回路８４、ゲインセレクト回路８５、ゲイン切替えアンプ８６が設けられ、それらは上記第五実施形態と同様に構成されている。
【０１２１】
このように構成されたＡＧＣ８１は、先ず１段目のゲイン切替えアンプ６８にて粗い（大まかな）ゲイン制御をした後、２段目のゲイン切替えアンプ８６にて細かなゲイン制御を行う。そして、切替えアンプ８６から出力されるアナログ信号をＡＤＣ６４によりアナログ−デジタル変換して生成したデジタル信号Ｓ２９を次回路（デジタル回路）に出力する。
【０１２２】
その際、２段目のゲイン切替えアンプ８６は、遅延回路８３を介して遅延されたアナログ信号Ｓ２８を、ゲインセレクト回路８５にて生成された制御信号Ｓ２７によって制御する。従って、２段目のＡＤＣ８２、平均処理回路８４、ゲインセレクト回路８５でのレイテンシが、ゲイン切替えアンプ８６の制御に与える影響はない。
【０１２３】
従って、本実施形態によれば、以下の効果を奏する。
（１）上記第五実施形態のＡＧＣ６１を複数段で構成することにより、各段で生成された制御信号Ｓ２４，Ｓ２７に基づくアナログ制御をレイテンシの影響を受けずに、より細かに行うことができる。
【０１２４】
（第八実施形態）
以下、本発明を具体化した第八実施形態を図２５〜図２９に従って説明する。
図２５は、上記第二実施形態のアナログ制御装置２１（クロック信号ＣＬＫに同期して遅延させる場合）をＡＧＣ９１に具体化した例を示すブロック図である。このＡＧＣ９１は、ＬＰＦ９２、ＡＤＣ９３、遅延回路９４、平均処理回路９５、ゲインセレクト回路９６、ゲイン切替えアンプ９７から構成されている。尚、本実施形態では、図２６に示す例えばハードディスク装置の位相サーボの様に、予め大まかなアナログ信号ＩＮの特徴が判っている場合に、ＡＧＣ９１を適用した場合の具体例について記述する。
【０１２５】
図２６に示すように、アナログ信号ＩＮは、位相サーボの目的に応じてＡ区間、Ｂ区間、Ｃ区間の３つに区画される。そして、このようにＡ〜Ｃ区間に区別されたアナログ信号ＩＮにおいて、位相サーボの最終目的はＣ区間の位相を算出することにある。つまり、Ｃ区間の位相を算出するために、該位相算出する期間の基準点を設定するＢ区間が設けられているとともに、そのＢ区間に設定される基準点を検出するＡ区間が設けられている。
【０１２６】
上記Ｂ区間において位相算出する期間の基準点は、アナログ信号ＩＮの零レベルがｎ回連続した点に設定される。尚、本実施形態では、零レベルが３回連続した点を基準点としている。
【０１２７】
図２６において、ゼロ（零）検出信号ＳＤ１は、零レベルの連続回数を検出する信号であって、零レベルの値が連続３回となった時にＨレベルの検出信号を出力する。
【０１２８】
振幅信号ＳＤ２は、零レベルの状態から振幅する状態となるときのアナログ信号ＩＮの信号値を検出する信号であって、非零レベルの値が連続３回となった時にＨレベルの検出信号を出力する。
【０１２９】
周期４信号ＳＤ３は、上記Ｈレベルのゼロ検出信号ＳＤ１に応答して信号レベルがＨレベルからＬレベルとなる信号であって、該周期４信号ＳＤ３がＨレベルを検出する状態では、アナログ信号ＩＮの１周期がクロック信号ＣＬＫの４クロック分に対応している。
【０１３０】
周期８信号ＳＤ４は、上記Ｈレベルの振幅信号ＳＤ２に応答して信号レベルがＬレベルからＨレベルとなる信号であって、該周期８信号ＳＤ４がＨレベルを検出する状態では、アナログ信号ＩＮの１周期がクロック信号ＣＬＫの８クロック分に対応している。
【０１３１】
そして、周期４信号ＳＤ３及び周期８信号ＳＤ４は、遅延回路９４、平均処理回路９５、ゲインセレクト回路９６に入力される。
図２７は、本実施形態の遅延回路９４の一構成例を示す回路図である。この遅延回路９４は８段で構成され（図では、回路を一部省略して示す）、入力段のバッファ９４ａ及び出力段のバッファ９４ｂの出力端子には、選択回路９４ｃが接続されている。
【０１３２】
この選択回路９４ｃには、上記周期４信号ＳＤ３及び周期８信号ＳＤ４が入力され、該選択回路９４ｃは各信号ＳＤ３，ＳＤ４の検出レベルに応じて遅延回路９４の遅延段数を選択する。例えば選択回路９４ｃは、Ｈレベルの信号ＳＤ４に応答して遅延回路９４の遅延段数を「８」に設定し、それ以外の時には遅延段数を「０」（即ち、遅延なし）に設定する。
【０１３３】
図２８は、平均処理回路９５及びゲインセレクト回路９６の一例を示すブロック図である。
平均処理回路９５は、その入力段に８段（図では、回路を一部省略して示す）のＦＦを備え、各段のＦＦはＡＤＣ９３によりサンプリングされるサンプリング値Ｄ１〜Ｄ８をそれぞれラッチして出力する。尚、図２８に示すように、ここでは例えば各ＦＦは、図２６に示すサンプリング値ｓ１〜ｓ８又はｔ４〜ｔ１１をラッチして出力する。
【０１３４】
平均処理回路９５には、上記周期４信号ＳＤ３及び周期８信号ＳＤ４が入力され、該平均処理回路９５は各信号ＳＤ３，ＳＤ４の検出レベルに応じて算出する平均値Ｈを変更する。例えば、平均処理回路９５は、Ｈレベルの信号ＳＤ３に応答してサンプリング値Ｄ５〜Ｄ８の平均値Ｈを算出し、Ｈレベルの信号ＳＤ４に応答してサンプリング値Ｄ１〜Ｄ８の平均値Ｈを算出する。そして、上記Ｈレベルの信号ＳＤ３，ＳＤ４以外の時には平均値Ｈを一定値に固定する。
【０１３５】
次に、このように構成されたＡＧＣ９１の作用を説明する。
今、周期４信号ＳＤ３の検出レベルはＨレベルであり、この状態ではアナログ信号ＩＮはＡ区間に対応している（図２６参照）。
【０１３６】
遅延回路９４は、周期８信号ＳＤ４の検出レベルがＬレベルであるため、遅延段数は「０」（即ち、遅延なし）に設定される。また、平均処理回路９５は、Ｈレベルの周期４信号ＳＤ３に応答してサンプリング値Ｄ５〜Ｄ８の平均値Ｈを算出する。従って、Ａ区間において、ゲイン切替えアンプ９７は、サンプリング値ｓ８のサンプリングタイミングに対応するアナログ値を、サンプリング値ｓ５〜ｓ８の平均値Ｈに基づき設定されたゲインＧにて制御する。つまり、このＡ区間では、制御対象となるアナログ信号の信号値は、それ以前にサンプリングされる複数のサンプリング値の平均値Ｈに基づいて選択されたゲインＧにて制御される。
【０１３７】
次に、零レベルの値が連続３回となりゼロ検出信号ＳＤ１の検出レベルがＨレベルとなると、該Ｈレベルの信号ＳＤ１に基づいて周期４信号の検出レベルがＬレベルとなる。この状態ではアナログ信号ＩＮはＢ区間に対応している。
【０１３８】
遅延回路９４は、同様にして遅延段数が「０」に設定される。平均処理回路９５は、Ｌレベルの信号ＳＤ３，ＳＤ４に応答して平均値Ｈを一定値に固定する。即ち、このＢ区間では零レベルが連続するために、該Ｂ区間にて平均処理回路９５により算出される平均値Ｈが、上記ゼロ検出信号ＳＤ１の立ち上がり時の平均値（例えばサンプリング値ｓ８〜ｓ１１の平均値）に固定される。
【０１３９】
次に、非零レベルの値が連続３回となり振幅信号ＳＤ２の検出レベルがＨレベルとなると、該Ｈレベルの信号ＳＤ２に基づいて周期８信号ＳＤ４の検出レベルがＨレベルとなる。この状態ではアナログ信号ＩＮはＣ区間に対応している。
【０１４０】
遅延回路９４は、Ｈレベルの周期８信号ＳＤ４に応答し、その遅延段数が「８」に設定される。また、平均処理回路９５は、Ｈレベルの周期８信号ＳＤ４に応答してサンプリング値Ｄ１〜Ｄ８の平均値Ｈを算出する。従って、Ｃ区間において、ゲイン切替えアンプ９７は、サンプリング値ｔ４のサンプリングタイミングに対応するアナログ値を、サンプリング値ｔ４〜ｔ１１の平均値Ｈに基づき設定されたゲインＧにて制御する。つまり、このＣ区間では、制御対象となるアナログ信号の信号値は、それ以降にサンプリングされる複数のサンプリング値の平均値Ｈに基づいて選択されたゲインＧにて制御される。
【０１４１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）予め大まかなアナログ信号ＩＮの波形図が判っている場合には、それに応じて遅延回路９４の遅延段数、及び平均値Ｈの算出に用いるサンプリング値の数（サンプル数）を適宜変更する。これにより、実際に制御対象となるアナログ値を、それ以前又はそれ以降にサンプリングされる複数のサンプリング値に基づき設定されるゲインＧにて制御することが可能となる。
【０１４２】
尚、上記各実施形態は、以下の態様で実施してもよい。
・第三〜第八実施形態では、第二実施形態の様にアナログ信号をクロック信号ＣＬＫに同期して遅延させる場合について具体化したが、第一実施形態の様にクロック信号ＣＬＫに同期させずにアナログ信号を遅延させてもよい。
【０１４３】
・第五〜第八実施形態におけるゲインセレクト回路６７，８５による構成は、図３０のように変更してもよい。即ち、このＡＧＣ１０１では、平均処理回路１０５の次段にＧＣＡ制御電圧発生回路（以下、ＧＣＡ制御回路）１０６が設けられ、該ＧＣＡ制御回路１０６の出力信号に基づいてＧＣＡ１０７のゲインが設定される。図３１は、図３０の平均処理回路１０５及びＧＣＡ制御回路１０６の一構成例を示すブロック図である。尚、平均処理回路１０５は、上記平均処理回路６６（図２０参照）と同様に構成されている。ＧＣＡ制御回路１０６は、平均処理回路１０５の出力信号（即ち、平均値Ｈ）に基づいてゲインを算出するゲイン算出回路１０６ａと、該算出回路１０６ａの出力信号をアナログ信号に変換して出力するＤＡＣ１０６ｂとから構成される。このように構成されるＡＧＣ１０１の場合にも、上記実施形態と同様な効果を奏する。
【０１４４】
・第八実施形態において、上記図２８に示す平均処理回路９５の構成を、図２９に示すように変更して構成してもよい。この平均処理回路９５ａは、その入力段に１２段のＦＦ（図では、回路を一部省略して示す）を備え、各段のＦＦはサンプリング値Ｄ１〜Ｄ１２をそれぞれラッチして出力する。各ＦＦによりラッチされるサンプリング値Ｄ１〜Ｄ１２は、実際の制御対象となるアナログ値をサンプリング値Ｄ４とし、それ以前のデータをサンプリング値Ｄ１〜Ｄ３、それ以降のデータをサンプリング値Ｄ５〜Ｄ１２とする。そして、平均処理回路９５ａは、周期４信号ＳＤ３がＨレベルの時にサンプリング値Ｄ１〜Ｄ４の平均値Ｈを算出し、周期８信号ＳＤ４がＨレベルの時にサンプリング値Ｄ５〜Ｄ１２の平均値Ｈを算出する。即ち、アナログ信号の波形の特徴に応じて、平均処理回路９５ａにて平均値Ｈの算出に用いる複数のサンプリング値の採用位置を適宜変更してもよい。このように構成した場合にも、上記実施形態と同様な効果を奏する。
【０１４５】
・第八実施形態において、図２７に示すように、遅延回路９４にバッファ９４ｄを追加し、遅延段数の異なる出力を得るように構成することで、制御対象とするアナログ値を変更するようにしてもよい。
【０１４６】
・第八実施形態では、遅延回路９４に設けた選択回路９４ｃにより遅延段数を適宜変更する構成としたが、該遅延回路９４の遅延段数を常に８段に設定するようにしてもよい。
【０１４７】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） アナログ信号をデジタル信号に変換し、該デジタル信号を演算処理して生成した制御信号に基づいて前記アナログ信号を制御するアナログ制御方法において、
前記制御信号を生成する経路にて生じるレイテンシに対応して前記アナログ信号を遅延させ、該遅延後のアナログ信号を制御するようにしたことを特徴とするアナログ制御方法。
（付記２） アナログ信号をデジタル信号に変換し、該デジタル信号を演算処理して生成した制御信号に基づいて前記アナログ信号を制御するアナログ制御方法において、
前記制御信号を生成する経路にて生じるレイテンシに対応して前記アナログ信号をクロック信号に同期して遅延させ、該遅延後のアナログ信号を制御するようにしたことを特徴とするアナログ制御方法。
（付記３） 前記制御信号は、所定のタイミングでサンプリングされる前記アナログ信号のサンプリング値に基づいて生成され、該制御信号を前記サンプリングタイミングに対応した値を持つアナログ信号に作用させるように前記アナログ信号の遅延を設定することを特徴とする付記１又は２記載のアナログ制御方法。
（付記４） 前記制御信号は、所定のタイミングでサンプリングされる前記アナログ信号のサンプリング値に基づいて生成され、該制御信号を前記サンプリングタイミングに対し、それ以前のサンプリングタイミングに対応した値を持つアナログ信号に作用させるように前記アナログ信号の遅延を前記レイテンシ以上に設定することを特徴とする付記１又は２記載のアナログ制御方法。
（付記５） 前記制御信号は、所定のタイミング毎にサンプリングされるアナログ信号の複数のサンプリング値を演算処理して生成され、該制御信号を前記各サンプリングタイミングのいずれかに対応した値を持つアナログ信号に作用させるように前記アナログ信号の遅延を設定することを特徴とする付記１又は２記載のアナログ制御方法。
（付記６） 前記制御信号は、所定のタイミング毎にサンプリングされるアナログ信号の複数のサンプリング値を演算処理して生成され、該制御信号を前記各サンプリングタイミングに対し、それ以前のサンプリングタイミングに対応した値を持つアナログ信号に作用させるように前記アナログ信号の遅延を前記レイテンシ以上に設定することを特徴とする付記１又は２記載のアナログ制御方法。
（付記７） アナログ信号をアナログ−デジタル変換するＡＤＣと、
前記ＡＤＣの出力信号を演算処理して、前記アナログ信号を制御するための制御信号を生成するデジタル演算回路と、
前記制御信号に基づいて前記アナログ信号を制御するアナログ制御回路と、
を備えたアナログ制御装置において、
前記ＡＤＣ及びデジタル演算回路で生じるレイテンシに対応した遅延を設定した遅延回路を設け、該遅延回路を介して遅延させた前記アナログ信号を、前記アナログ制御回路にて制御することを特徴とするアナログ制御装置。
（付記８） 前記遅延回路は、前記アナログ信号を遅延させる一又は複数の容量を備え、該容量の容量値は、前記アナログ信号の遅延が前記レイテンシに対応した遅延となるような値に設定されることを特徴とする付記７記載のアナログ制御装置。
（付記９） 前記遅延回路は、相補的に制御される一対のスイッチの開閉に基づき前記アナログ信号をクロック信号に同期して遅延させる一又は複数の遅延段数にて構成されることを特徴とする付記７記載のアナログ制御装置。
（付記１０） 前記遅延回路の遅延段数を、前記アナログ信号のサンプリング値に応じて所定の遅延段数（０段を含む）に変更させる選択回路を備えたことを特徴とする付記９記載のアナログ制御装置。
（付記１１） アナログ信号を、制御信号に基づいて設定される所定のゲインにて制御する第１のＧＣＡと、
前記第１のＧＣＡの出力信号をアナログ−デジタル変換するＡＤＣと、
前記第１のＧＣＡの出力信号が前記ＡＤＣの入力レベルに対しほぼフルレンジとなるように設定される目標値と、該ＡＤＣの出力信号との誤差を算出する誤差演算回路と、
前記誤差演算回路の出力信号をデジタル−アナログ変換して、前記第１のＧＣＡのゲインを設定するための前記制御信号を出力するＤＡＣと、
から構成される第１の制御ループを備えたＡＧＣにおいて、
前記第１の制御ループにて生じるレイテンシに対応して前記アナログ信号を遅延させる遅延回路と、
前記遅延回路を介して入力される前記アナログ信号を、前記制御信号に基づいて設定される所定のゲインにて制御する第２のＧＣＡと、
を備えたことを特徴とするＡＧＣ。
（付記１２） 前記第２のＧＣＡの出力信号を誤差演算して出力する第２の制御ループを備えたことを特徴とする付記１１記載のＡＧＣ。
（付記１３） アナログ信号をアナログ−デジタル変換するＡＤＣと、
前記ＡＤＣの出力信号に基づいて前記アナログ信号の複数のサンプリング値の平均値を算出する平均処理回路と、
前記平均値に基づいて前記アナログ信号を制御させるべくゲインを選択し、制御信号を生成するゲインセレクト回路と、
前記ＡＤＣ，平均処理回路，ゲインセレクト回路にて生じるレイテンシに対応して前記アナログ信号を遅延させる遅延回路と、
前記遅延回路を介して入力される前記アナログ信号を、前記制御信号に基づいて切り替えたゲインにて制御するゲイン切替えアンプと、
を備えたことを特徴とするＡＧＣ。
（付記１４） 付記１３記載のＡＧＣを複数段備えたことを特徴とするＡＧＣ。
（付記１５） 前記ゲイン切替えアンプの出力信号を誤差演算して出力する制御ループを備えたことを特徴とする付記１３記載のＡＧＣ。
（付記１６） 付記１１乃至１５のいずれか一記載のＡＧＣの制御方法において、
前記遅延回路は、前記アナログ信号をクロック信号に同期して遅延させる一又は複数段の遅延段数にて構成される遅延回路であって、
予測可能な前記アナログ信号の波形に応じて、前記遅延回路の遅延段数を変更させることを特徴とするＡＧＣの制御方法。
（付記１７） 付記１３乃至１５のいずれか一記載のＡＧＣの制御方法において、
予測可能な前記アナログ信号の波形に応じて、前記平均値の算出に用いる値のサンプル数を変更させることを特徴とするＡＧＣの制御方法。
（付記１８） 付記１３乃至１５のいずれか一記載のＡＧＣの制御方法において、
予測可能な前記アナログ信号の波形に応じて、前記平均値の算出に用いる前記複数のサンプリング値の採用位置を変更することを特徴とするＡＧＣの制御方法。
【０１４８】
【発明の効果】
以上詳述したように、本発明によれば、レイテンシに関わらず、精度の高いアナログ制御を行い得るアナログ制御方法、アナログ制御装置、ＡＧＣ、及びＡＧＣの制御方法を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態のアナログ制御装置の概略構成図である。
【図２】 アナログ制御装置の作用を示すアナログ信号の波形図である。
【図３】 容量を示す概略図である。
【図４】 第二実施形態のアナログ制御装置の概略構成図である。
【図５】 遅延回路の具体的構成を示す回路図である。
【図６】 バッファの一例を示す回路図である。
【図７】 遅延回路の動作を説明する回路図である。
【図８】 遅延回路の動作を説明する回路図である。
【図９】 遅延回路の各入力信号を示す波形図である。
【図１０】 遅延回路の動作状態を示す回路図である。
【図１１】 遅延回路の動作状態を示す回路図である。
【図１２】 遅延回路の動作状態を示す回路図である。
【図１３】 遅延回路の動作状態を示す回路図である。
【図１４】 遅延回路の動作状態を示す回路図である。
【図１５】 遅延回路の動作状態を示す回路図である。
【図１６】 アナログ信号の遅延を示すタイミングチャートである。
【図１７】 第三実施形態のＡＧＣを示すブロック図である。
【図１８】 第四実施形態のＡＧＣを示すブロック図である。
【図１９】 第五実施形態のＡＧＣを示すブロック図である。
【図２０】 平均処理回路及びゲインセレクト回路の一例を示すブロック図である。
【図２１】 アナログ信号のサンプリング例を示す波形図である。
【図２２】 平均処理回路及びゲインセレクト回路の一例を示すブロック図である。
【図２３】 第六実施形態のＡＧＣを示すブロック図である。
【図２４】 第七実施形態のＡＧＣを示すブロック図である。
【図２５】 第八実施形態のＡＧＣを示すブロック図である。
【図２６】 ハードディスク装置の位相サーボの例を示す波形図である。
【図２７】 図２５の遅延回路の構成を示す回路図である。
【図２８】 図２５の平均処理回路及びゲインセレクト回路の一例を示すブロック図である。
【図２９】 図２５の平均処理回路及びゲインセレクト回路の一例を示すブロック図である。
【図３０】 ＡＧＣ回路の別例を示す回路図である。
【図３１】 図３０の平均処理回路及びＧＣＡ制御電圧発生回路の一例を示すブロック図である。
【図３２】 従来のアナログ制御装置の概略構成図である。
【図３３】 従来のＡＧＣを示すブロック図である。
【図３４】 誤差演算回路を示すブロック図である。
【図３５】 従来のタイミング波形図である。
【符号の説明】
ＩＮ アナログ信号
Ｓ２ 制御信号
１２，２２ 遅延回路としてのアナログ遅延回路
１３ アナログ制御回路
１４ ＡＤＣ
１５ デジタル演算回路
Claims (8)
- アナログ信号をデジタル信号に変換し、該デジタル信号を演算処理して生成した制御信号に基づいて前記アナログ信号をフィードバック制御するアナログ制御方法において、
前記アナログ信号のサンプリング値に応じて変更される所定の遅延段数（０段を含む）にて前記アナログ信号を遅延させ、該遅延後のアナログ信号を制御するようにしたことを特徴とするアナログ制御方法。 - アナログ信号をデジタル信号に変換し、該デジタル信号を演算処理して生成した制御信号に基づいて前記アナログ信号をフィードバック制御するアナログ制御方法において、
前記アナログ信号のサンプリング値に応じて変更される所定の遅延段数（０段を含む）にて前記アナログ信号をクロック信号に同期して遅延させ、該遅延後のアナログ信号を制御するようにしたことを特徴とするアナログ制御方法。 - アナログ信号をアナログ−デジタル変換するＡＤＣと、
前記ＡＤＣの出力信号を演算処理して、前記アナログ信号をフィードバック制御するための制御信号を生成するデジタル演算回路と、
前記制御信号に基づいて前記アナログ信号を制御するアナログ制御回路と、
を備えたアナログ制御装置において、
相補的に制御される一対のスイッチの開閉に基づいて、前記アナログ信号をクロック信号に同期して遅延させる一又は複数の遅延段数にて構成される遅延回路と、
前記遅延回路の遅延段数を、前記アナログ信号のサンプリング値に応じて所定の遅延段数（０段を含む）に変更させる選択回路とを設け、
前記遅延回路を介して遅延させた前記アナログ信号を、前記アナログ制御回路にて制御することを特徴とするアナログ制御装置。 - アナログ信号を、制御信号に基づいて設定される所定のゲインにてフィードバック制御する第１のＧＣＡと、
前記第１のＧＣＡの出力信号をアナログ−デジタル変換するＡＤＣと、
前記第１のＧＣＡの出力信号が前記ＡＤＣの入力レベルに対しほぼフルレンジとなるように設定される目標値と、該ＡＤＣの出力信号との誤差を算出する誤差演算回路と、
前記誤差演算回路の出力信号をデジタル−アナログ変換して、前記第１のＧＣＡのゲインを設定するための前記制御信号を出力するＤＡＣと、から構成される第１の制御ループを備えたＡＧＣにおいて、
前記アナログ信号をクロック信号に同期して遅延させる一又は複数段の遅延段数にて構成される遅延回路と、
前記遅延回路を介して入力される前記アナログ信号を、前記制御信号に基づいて設定される所定のゲインにて制御する第２のＧＣＡとを備え、
予測可能な前記アナログ信号の波形に応じて、前記遅延回路の遅延段数が変更されることを特徴とするＡＧＣ。 - アナログ信号をアナログ−デジタル変換するＡＤＣと、
前記ＡＤＣの出力信号に基づいて前記アナログ信号の複数のサンプリング値の平均値を算出する平均処理回路と、
前記平均値に基づいて前記アナログ信号をフィードバック制御させるべくゲインを選択し、制御信号を生成するゲインセレクト回路と、
前記アナログ信号をクロック信号に同期して遅延させる一又は複数段の遅延段数にて構成される遅延回路と、
前記遅延回路を介して入力される前記アナログ信号を、前記制御信号に基づいて切り替えたゲインにて制御するゲイン切替えアンプとを備え、
予測可能な前記アナログ信号の波形に応じて、前記遅延回路の遅延段数が変更されることを特徴とするＡＧＣ。 - 請求項５記載のＡＧＣを複数段備えたことを特徴とするＡＧＣ。
- 請求項５又は６記載のＡＧＣの制御方法において、
予測可能な前記アナログ信号の波形に応じて、前記平均値の算出に用いる値のサンプル数を変更させることを特徴とするＡＧＣの制御方法。 - 請求項５又は６記載のＡＧＣの制御方法において、
予測可能な前記アナログ信号の波形に応じて、前記平均値の算出に用いる前記複数のサンプリング値の採用位置を変更することを特徴とするＡＧＣの制御方法。
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