JP2018098790A - 逐次比較レジスタ型アナログデジタル変換器におけるデジタルアナログ変換器のミスマッチ較正方法、及び逐次比較レジスタ型アナログデジタル変換器 - Google Patents

逐次比較レジスタ型アナログデジタル変換器におけるデジタルアナログ変換器のミスマッチ較正方法、及び逐次比較レジスタ型アナログデジタル変換器 Download PDF

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Abstract

【課題】デジタルアナログ変換器のミスマッチ較正方法等を提供する。【解決手段】ＳＡＲＡＤＣ（６００）におけるＤＡＣミスマッチの較正方法であって、アナログ入力信号（ＶＩＮ）のビット数を決定するステップと、アナログ入力信号（ＶＩＮ）から決定されたバイナリコードが少なくとも１つのトリガコードと一致するか否かを検出するステップと、較正残差信号（Ｖ＊ＲＥＳ）及び較正ビット（Ｂ＊ＬＳＢ）を決定するために少なくとも１つの設定コードを使用するステップと、デジタル信号（ＣＯＵＴ）の最下位ビット及び較正ビット（Ｂ＊ＬＳＢ）を解析するステップと、ＤＡＣミスマッチの存在の表示を決定するステップと、ＤＡＣミスマッチを較正するステップとを含む。通常の動作と比較して、較正ビット（Ｂ＊ＬＳＢ）の決定は１つの追加の比較しか必要としないので、通常の操作を中断する必要はない。従って、較正はバックグラウンドで行うことができる。【選択図】図６Ａ

Description

本発明は、逐次比較レジスタ型アナログデジタル変換器（ＳＡＲＡＤＣ）におけるデジタルアナログ（ＤＡＣ）変換器のミスマッチ較正方法に関する。本発明はまた、逐次比較レジスタ型アナログデジタル変換器に関する。
アナログデジタル変換器（ＡＤＣ）は一般に知られており、アナログフロントエンドと後続のデジタル処理ブロックとの間のインターフェースとして使用されている。現代の無線通信システムは、通常、高分解能（すなわち、１２〜１４ビット）の低電力を必要とする。十分に高い電力効率を提供するために、本質的に電力効率が高いので、ＳＡＲＡＤＣが使用される。ＳＡＲＡＤＣの欠点は、ＤＡＣキャパシタのミスマッチと比較器のノイズのためにわずか８〜１２ビットの分解能に制限されていることである。
近年、解像度を高めることができる２段パイプラインＳＡＲＡＤＣが提案されている。２段パイプラインＳＡＲＡＤＣは、２つの独立した中分解能ＳＡＲＡＤＣと段間残差増幅器で構成されている。このパイプライン構造は第２段のノイズ要件を緩和するが、段間増幅器には低ノイズで正確な利得条件を課す。
２段ＳＡＲＡＤＣに関する既知の問題は、一般に高分解能ＡＤＣを有する場合、最高の性能を達成するために較正が必要である。具体的には、
（１）各段のＤＡＣは互いに較正する必要がある。
（２）増幅器は、較正する必要があるオフセットを有することができる。
（３）各段のＡＤＣの比較器をオフセットすることができる。
（４）増幅器は、較正する必要がある利得誤差を有することができる。
しかしながら、既知の較正プロセスでは、ＳＡＲＡＤＣの通常の動作を停止させる必要がある。このように、ＳＡＲＡＤＣは入力信号を連続的に変換することができない。別の利点は、既知の較正プロセスが、環境影響による経時変化を考慮していないことである。
本開示の目的は、ＳＡＲＡＤＣの通常動作を中断しない、逐次比較レジスタ型アナログデジタル変換器（ＳＡＲＡＤＣ）における、デジタルアナログ変換器（ＤＡＣ）のミスマッチ較正方法を提供することにある。
この目的は、ＳＡＲＡＤＣにおけるＤＡＣミスマッチの較正方法によって達成され、前記方法は、
ａ）第１段のＡＤＣが、アナログ入力信号に対応するデジタル信号の複数の最上位ビットを決定するステップと、
ｂ）利得モジュールが、第１段のＡＤＣから出力された残差信号を増幅するステップと、
ｃ）第２段のＡＤＣが、アナログ入力信号に対応するデジタル信号の複数の最下位ビットを決定するステップと、
ｄ）前記アナログ入力信号から決定されたバイナリコードが少なくとも１つのトリガコードと一致するか否かを検出するステップと、
ｅ）少なくとも１つのトリガコードに対応する少なくとも１つの設定コードを用いて、第１段のＡＤＣにおける較正残差信号と、第２段のＡＤＣにおける較正ビットとを決定するステップと、
ｆ）デジタル信号の最下位ビット及び較正ビットを解析するステップと、
ｇ）前記解析から、第１段のＡＤＣの第１のＤＡＣと第２のＡＤＣの第２のＤＡＣとの間のＤＡＣミスマッチの存在を示す指示子を決定するステップと、
ｈ）ＤＡＣミスマッチの存在が決定された場合には、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチを較正するステップとを含む。
較正ビットの決定は、第２段のＡＤＣにおいて１つの追加の比較しか必要としないので、通常の動作と比較して、ＳＡＲＡＤＣの正常動作に大きな影響はない。具体的には、通常の動作を中断する必要はなく、単なる追加の比較ステップがある。さらに、ＤＡＣミスマッチ誤差が存在するか否かを判断することと、誤差がある場合には較正することはまた、ＳＡＲＡＤＣの通常の動作に影響するプロセスではない。それ故、バックグラウンドで較正を行うことができ、従って、環境影響による経時変化を考慮して頻繁に実施することができる。
一実施形態では、ステップｅ）はさらに、アナログ入力信号と、少なくとも１つの設定コードの一部を表すアナログ信号との間の差を計算することによって、較正残差信号を決定するステップを含む。
一実施形態では、ステップｅ）はさらに、増幅された較正残差信号を、少なくとも１つの設定コードの一部を表す別のアナログ信号と比較することによって、較正ビットを決定するステップを含む。
一実施形態では、ステップｅ）はさらに、利得モジュールが、最下位ビットが決定されるまで、較正残差信号を一時的に記憶するステップを含む。
一実施形態では、ステップｇ）はさらに、最下位ビットと較正ビットが異なるか否かを決定して、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの存在を示すステップを含む。好ましくは、ステップｇ）はさらに、最下位ビットの値を決定するステップを含み、前記最下位ビットの値が０の値を有する場合には下方較正を示し、前記最下位ビットの値が１の値を有する場合には上方較正を示すステップを含む。
代替実施形態では、ステップｇ）はさらに、最下位ビット及び較正ビットの値を決定するステップを含み、
両方のビットの値が０である場合には、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの存在を示さず、
両方のビットの値が１である場合には、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの存在を示さず、
最下位ビットの値が１でありかつ較正ビットの値が０である場合には、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの存在を示し、
最下位ビットの値が０でありかつ較正ビットの値が１である場合には、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの存在を示す。
一実施形態では、ステップｈ）はさらに、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの存在が検出された場合に、複数の調整可能なキャパシタのうちの少なくとも１つを調整することによって第１段のＡＤＣを較正するステップを含む。
本開示の別の目的は、ＳＡＲＡＤＣの通常の動作を中断することなくＤＡＣミスマッチの較正を受けることができる、逐次比較レジスタ型アナログデジタル変換器（ＳＡＲＡＤＣ）を提供することにある。
この目的は、下記のＳＡＲＡＤＣによって達成され、当該ＳＡＲＡＤＣは、
アナログ入力信号に対応するデジタル信号の複数の最上位ビットを決定し、前記デジタル信号の最下位ビットの個数に対応する残差信号を出力するように構成された第１段のＡＤＣと、
前記第１段のＡＤＣから出力された残差信号を受信し、前記残差信号を増幅して前記増幅された残差信号を出力するように構成された利得モジュールと、
前記増幅された残差信号を受信し、増幅された残差信号からの入力アナログ信号に対応するデジタル信号の複数の最下位ビットを決定するように構成された第２段のＡＤＣと、
制御モジュールとを備え、
前記制御モジュールは、
前記第１段のＡＤＣ、前記利得モジュール、及び前記第２段のＡＤＣを制御し、
入力アナログ信号に対応するデジタル出力信号を出力し、
少なくとも１つのトリガコードを格納し、
アナログ入力信号から決定されたバイナリコードが少なくとも１つのトリガコードと一致するか否かを検出し、
前記少なくとも１つのトリガコードに対応する少なくとも１つの設定コードを、較正残差信号を決定するようにさらに構成された第１段のＡＤＣと、較正ビットを決定するようにさらに構成された第２段のＡＤＣに提供し、
デジタル信号の最下位ビット及び較正ビットを解析し、
前記解析から、前記第１段のＡＤＣの第１ＤＡＣと、前記第２段のＡＤＣの第２ＤＡＣとの間のＤＡＣミスマッチの存在の指示子を決定し、
ＤＡＣミスマッチの存在が決定された場合には、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの較正を開始するように構成された。
このＳＡＲＡＤＣは、既に上述した方法と同一の利点を有する。
一実施形態では、前記第１段のＡＤＣは、アナログ入力信号と少なくとも１つの設定コードの一部を表すアナログ信号との間の差を計算することによって、較正残差信号を決定するように構成された残差生成モジュールを備える。
一実施形態では、前記第２段のＡＤＣは、増幅された較正残差信号を、少なくとも１つの設定コードの一部を表す別のアナログ信号と比較することによって、較正ビットを決定するように構成された比較器を備える。
一実施形態では、前記利得モジュールは、
第１の増幅器と、
第２の増幅器と、
第１の増幅器と第２の増幅器との間の第１のスイッチと、
第２の増幅器の後段の第２のスイッチとを備え、
制御モジュールは、第２段のＡＤＣが最下位ビットを決定するまで、第１のスイッチ及び第２のスイッチを制御して較正残差信号を一時的に格納する。
一実施形態では、制御モジュールはさらに、最下位ビットと較正ビットが異なるか否かを決定し、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの存在を示すように構成された差計算モジュールを備える。好ましくは、制御モジュールは、最下位ビットの値を決定するように構成されたＤＡＣミスマッチ較正モジュールを備え、ＤＡＣミスマッチ較正モジュールは、
最下位ビットの値が０の値を有する場合には、下方較正を示し、
最下位ビットの値が１の値を有する場合には、上方較正を示す。
代替実施形態では、制御モジュールは、最下位ビット及び較正ビットの値を決定するように構成されたＤＡＣミスマッチ較正モジュールを備え、
ＤＡＣミスマッチ較正モジュールは、
両方のビットの値が０である場合には、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの存在を示さず、
両方のビットの値が１である場合には、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの存在を示さず、
最下位ビットの値が１でありかつ較正ビットの値が０である場合には、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチの存在を上方較正で示し、
最下位ビットの値が０でありかつ較正ビットの値が１である場合には、第１のＤＡＣと第２のＤＡＣとの間の存在するＤＡＣミスマッチを下方較正で示す。
代替実施形態では、制御モジュールはさらに、第１のＤＡＣと第２のＤＡＣとの間のＤＡＣミスマッチが存在することを示す信号を、当該信号に応じて調整されるように構成された複数の調整可能なキャパシタを備える第１段のＡＤＣに送信するように構成される。
本開示は、以下の説明及び添付の図面によってさらに説明される。
従来の２段パイプライン逐次比較レジスタ（ＳＡＲ）型アナログデジタル変換器（ＡＤＣ）のブロック図を示す。 本開示にかかる２段パイプラインＳＡＲＡＤＣのブロック図を示す。 図２Ａの２段パイプラインＳＡＲＡＤＣの制御モジュールのブロック図を示す。 図２Ａの２段パイプラインＳＡＲＡＤＣの第１のＳＡＲＡＤＣのブロック図を示す。 図２Ａの２段パイプラインＳＡＲＡＤＣの利得モジュールのブロック図を示す。 図２Ａの２段パイプラインＳＡＲＡＤＣの第２のＳＡＲＡＤＣのブロック図を示す。 通常動作中の図２Ａの２段パイプラインＳＡＲＡＤＣのタイミング図を示す。 ＤＡＣミスマッチの較正、増幅器利得の較正、又は第２の比較器のオフセット較正中の、図２Ａの２段パイプラインＳＡＲＡＤＣのタイミング図を示す。 第１の比較器のオフセット較正中の図２Ａの２段パイプラインＳＡＲＡＤＣのタイミング図を示す。 ＤＡＣミスマッチの較正を伴う本開示にかかる２段パイプラインＳＡＲＡＤＣのブロック図を示す。 図６Ａの２段パイプラインＳＡＲＡＤＣの制御モジュールのブロック図を示す。 図６Ａの２段パイプラインＳＡＲＡＤＣの第１のＳＡＲＡＤＣのブロック図を示す。 図６Ａの２段パイプラインＳＡＲＡＤＣの利得モジュールのブロック図を示す。 図６Ａの２段パイプラインＳＡＲＡＤＣの第２のＳＡＲＡＤＣのブロック図を示す。
本開示の説明
本開示は、特定の実施形態に関して、及び特定の図面を参照して説明されるが、本開示はそれに限定されず、請求項によってのみ限定される。記載された図面は概略的なものに過ぎず、限定的ではない。図面において、要素のいくつかのサイズは、説明のために誇張されており、縮尺通りに描かれていない場合がある。寸法及び相対的な寸法は、本開示の実施のための実際の縮小に必ずしも対応していない。
さらに、明細書及び特許請求の範囲における第１、第２、第３などの用語は、類似の要素を区別するために使用され、必ずしも逐次的又は時間的な順序を説明するためではない。これらの用語は、適切な状況下で交換可能であり、本開示の実施形態は、本明細書に記載又は例示されている以外の順序で動作することができる。
さらに、説明及び特許請求の範囲における上部、下部、上、下などの用語は、説明目的で使用され、必ずしも相対的な位置を説明するためではない。そのように使用される用語は、適切な状況下で交換可能である。本明細書に記載された開示の実施形態は、本明細書に記載又は図示されている以外の向きで動作することができる。
さらに、様々な実施形態は、「好ましい」と呼ばれるが、例示的な方法として解釈されるべきである。この開示は、本開示の範囲を限定するものではなく実装されてもよい。
図１は、従来の２段パイプライン逐次近似レジスタ（ＳＡＲ）型アナログデジタル変換器（ＡＤＣ）１００のブロック図を示す。２段パイプラインＳＡＲＡＤＣ１００は、第１のＳＡＲＡＤＣ１１０と、第２のＳＡＲＡＤＣ１２０と、第１のＳＡＲＡＤＣ１１０の出力信号を増幅する利得モジュール１３０と、２段パイプラインＳＡＲＡＤＣ１００を制御する制御モジュール１４０とを備える。図１では、フルラインは、第１のＳＡＲＡＤＣ１１０がその動作を終了するまで送信される信号を示すために使用され、破線は、第１のＳＡＲＡＤＣ１１０がその動作を終了した後第２のＳＡＲＡＤＣ１２０がその動作を終了するまでの送信される信号を示すために使用され、一点鎖線は、第２のＳＡＲＡＤＣ１２０がその動作を終了した後に送信される信号を示すために使用される。
動作中、アナログ入力信号ＶＩＮは、複数の最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔｓ：ＭＳＢ）を決定する第１のＳＡＲＡＤＣ１１０に入力される。複数のＭＳＢは、アナログ入力信号ＶＩＮを、入力信号ＶＩＮをサンプリングする第１の追跡及び保持モジュール１１２に供給することで決定される。制御モジュール１４０は、デジタルコードＣＭＳＢを第１のデジタルアナログ変換器（ＤＡＣ）１１４に入力し、第１のデジタルアナログ変換器（ＤＡＣ）１１４はデジタルコードＣＭＳＢを対応するアナログ信号ＶＭＳＢに変換する。第１の比較器１１６は、入力信号ＶＩＮとアナログ信号ＶＭＳＢとを比較して、２つの信号のうちのどちらが大きいかを決定する。比較結果に応じて、第１の比較器１１６はバイナリ値ＢＭＳＢを出力する。
バイナリ値ＢＭＳＢが１であるとき、入力信号ＶＩＮはアナログ信号ＶＭＳＢより大きい。同様に、バイナリ値ＢＭＳＢが０の場合、入力信号ＶＩＮはアナログ信号ＶＭＳＢより小さい。バイナリ検索アルゴリズムを使用して、制御モジュール１４０は、入力信号ＶＩＮに対応するデジタル信号のＭＳＢが決定されるまで、デジタルコードＣＭＳＢを変更する。
少なくとも１つのクロック信号（図１には図示せず）は、２段パイプラインＳＡＲＡＤＣ１００のタイミングを制御して、アナログ入力信号ＶＩＮに対応するデジタル信号のＭＳＢ及びＬＳＢの決定の反復を提供するために設けられることが容易に理解されるであろう。
例えば、一実施形態では、制御モジュール１４０は、デジタルコードＣＭＳＢを「１０００」として初期化する。バイナリ値ＢＭＳＢに応じて、次の反復において、制御モジュール１４０は、デジタルコードＣＭＳＢを、バイナリ値ＢＭＳＢが「１」であるときに「１１００」にセットし、バイナリ値ＢＭＳＢが「０」であるときに「０１００」にセットする。この実施形態では、４回の反復が実行されて、入力信号ＶＩＮに対応する４個のＭＳＢを決定する。
当業者であれば、任意の数のＭＳＢが、あらかじめ設定された回数の反復を使用することで、第１のＳＡＲＡＤＣ１１０によって決定され得ることが明らかである。
ＭＳＢが第１のＳＡＲＡＤＣ１１０によって決定された後、すなわち、予め設定された反復回数が実行された後、第１のＳＡＲＡＤＣ１１０は、入力信号ＶＩＮと、デジタルコードＣＭＳＢに対応するアナログ信号ＶＭＳＢとの差を表すアナログ残差信号ＶＲＥＳを出力する。このアナログ信号ＶＲＥＳは、入力信号ＶＩＮのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔｓ）に関する情報を含む。信号ＶＲＥＳは、当該信号を増幅するために利得モジュール１３０を介して送信される。
動作中に、利得モジュール１３０からの増幅された信号ＶＡＭＰは、複数のＬＳＢを決定する第２のＳＡＲＡＤＣ１２０に入力される。具体的には、増幅された信号ＶＡＭＰを、増幅された信号ＶＡＭＰをサンプリングする第２の追跡及び保持モジュール１２２に供給することで複数のＬＳＢが決定される。制御モジュール１４０は、デジタルコードＣＬＳＢを第２のＤＡＣ１２４に入力し、第２のＤＡＣ１２４はデジタルコードＣＬＳＢを対応するアナログ信号ＶＬＳＢに変換する。第２の比較器１２６は、増幅された信号ＶＡＭＰとアナログ信号ＶＬＳＢとを比較して、２つの信号のどちらが大きいかを決定する。比較結果に応じて、第２の比較器１２６はバイナリ値ＢＬＳＢを出力する。
バイナリ値ＢＬＳＢが１であるとき、増幅信号ＶＡＭＰはアナログ信号ＶＬＳＢより大きい。同様に、バイナリ値ＢＬＳＢが０の場合、入力信号ＶＡＭＰはアナログ信号ＶＬＳＢより小さい。バイナリ検索アルゴリズムを用いて、制御モジュール１４０は、入力信号ＶＩＮに対応するデジタル信号のＬＳＢが決定されるまで、デジタルコードＣＬＳＢを変更する。
第２のＳＡＲＡＤＣ１２０が予め設定された反復回数を終了した後、制御モジュール１４０は、入力信号ＶＩＮに対応するデジタルコードＣＯＵＴを出力する。ＣＯＵＴは、第１のＳＡＲＡＤＣ１１０によって決定されたＭＳＢに関する情報と、及び第２のＳＡＲＡＤＣ１２０によって決定されたＬＳＢに関する情報とを組み合わせることで、制御モジュールによって決定される。
図２Ａは、以下を修正するバックグラウンド較正を有する２段パイプラインＳＡＲＡＤＣ２００のブロック図を示す。
（１）ＳＡＲＡＤＣ２１０，２２０間のＤＡＣミスマッチ誤差；
（２）利得モジュール２３０のプロセス、電圧及び温度（ＰＶＴ）変動に起因する増幅器利得誤差；及び
（３）比較器２１６，２２６のオフセット誤差。
図２Ａでは、フルラインは、２段パイプラインＳＡＲＡＤＣ２００の通常動作中に発生する信号を示すために使用される一方、点線は、バックグラウンド較正のために実行されていた、又は実行された余分なステップに関連している、送信される信号を示すために使用される。
２段パイプラインＳＡＲＡＤＣ２００の通常の動作は、図１に示す従来の２段パイプラインＳＡＲＡＤＣ１００と同一のである。具体的には、入力信号ＶＩＮが第１のＳＡＲＡＤＣ２１０に入力され、第１のＳＡＲＡＤＣ２１０は上記のように多数のＭＳＢを反復的に決定する。第１のＳＡＲＡＤＣ２１０は、残差信号ＶＲＥＳ＝ＶＩＮ−ＶＭＳＢを出力し、残差信号ＶＲＥＳは利得モジュール２３０で増幅され、増幅された信号ＶＡＭＰは第２のＳＡＲＡＤＣ２２０に入力される。第２のＳＡＲＡＤＣ２２０は、増幅された信号ＶＡＭＰに基づいて入力信号ＶＩＮのＬＳＢを決定する。ＭＳＢとＬＳＢの両方が制御モジュール２４０に格納され、ここで、それらが結合され、制御モジュール２４０は、入力信号ＶＩＮに対応するデジタルコードＣＯＵＴを出力する。
一実施形態では、第１のＳＡＲＡＤＣ２１０は、７ビットデジタルコードＣＭＳＢを使用し、７つの比較を行って、入力信号ＶＩＮに対応するデジタル信号の７ビットを決定し、第２のＳＡＲＡＤＣ２２０は８ビットデジタルコードＣＬＳＢを使用し、従って８つの比較を実行する。しかしながら、第２のＳＡＲＡＤＣ２２０は、２段パイプラインＳＡＲＡＤＣ２００の冗長性のために、入力信号ＶＩＮの７ビットだけを決定する。このように、この実施形態では、入力信号ＶＩＮに対応する１４ビットデジタル信号を決定するために合計１５個の比較が実行される。これにより、第１のＳＡＲＡＤＣ２１０のＬＳＢが利得モジュール２３０によって第２のＳＡＲＡＤＣ２２０のＭＳＢに直接リンクされるので、段間冗長性が生じ、すなわち次式を得る。
Ｇａｉｎ＊ＬＳＢ１ｓｔ＝ＭＳＢ２ｎｄ （１）
この実施形態のタイミング図は、変換プロセスの２サイクルにわたって図３に示されている。外部クロック信号（制御モジュール２４０のタイミングモジュール（図示せず）によって生成される）は、変換プロセスを開始する。
第１の比較器クロック信号は、第１のＳＡＲＡＤＣ２１０の第１の比較器（図２Ａには図示せず）の動作を制御する。第１の比較器は７つの動作サイクルを有することは明らかである。第１の比較器がその動作を終了した後、利得モジュール２３０が起動される。
以下に説明するように、利得モジュール２３０は２段増幅器を備える。このように、第１の増幅器クロック信号は、２段増幅器の第１の増幅器がアクティブであるときを示す（すなわち、第１の増幅器クロック信号のハイからローへの遷移と、ローからハイへの遷移との間の期間を示す）。
同様に、第２の増幅器クロック信号は、２段増幅器の第２の増幅器がアクティブであることを示す（すなわち、第２の増幅器制御（又はクロック信号）のハイからローへの遷移と、ローからハイへの遷移との間の期間を示す）。
第２の比較器クロック信号は、第２のＳＡＲＡＤＣ２２０の第２の比較器（図２Ａには図示せず）の動作を制御する。第２の比較器は、第２の増幅器クロック信号によって示される第２の増幅器がアクティブであると同時に８つの動作サイクルを有することは明らかなである。
各ＳＡＲＡＤＣ２１０，２２０はまた、２段パイプラインＳＡＲＡＤＣ２００が使用されるアーキテクチャに応じて別の数の比較を実行してもよいことは理解されるであろう。しかしながら、直接にリンクする段間の冗長性が維持されていなければならず、第１のＳＡＲＡＤＣ２１０のＬＳＢは、第２のＳＡＲＡＤＣ２２０のＭＳＢに直接リンクされることが重要である。
図２Ａに戻ると、本開示の２段パイプラインＳＡＲＡＤＣ２００では、制御モジュール２４０は、ＭＳＢが第２のＳＡＲＡＤＣ２２０によって決定された後に、検出ステップを実行する。具体的には、制御モジュール２４０は、第１のＳＡＲＡＤＣ２１０のＭＳＢ及び第２のＳＡＲＡＤＣ２２０のＬＳＢのＭＳＢを含むバイナリコードが、プリセットバイナリコードと一致するか否かを決定する。以下ではＣＤＥＴ（図示せず）と呼ばれるこのコードが実際にプリセットされたバイナリコードと一致する場合、以下で説明するように、較正プロセスがトリガされる。一方、このコードがあらかじめ設定されたバイナリコードと一致しない場合は、較正プロセスがトリガされず、２段パイプラインＳＡＲＡＤＣ２００の標準動作が、アナログ入力信号ＶＩＮ全体がデジタル信号に変換されるまで、もしくは、又はコードＣＤＥＴがプリセットバイナリコードと一致するまで、継続される。
図２Ｂは、図２Ａの２段パイプラインＳＡＲＡＤＣ２００の制御モジュール２４０のブロック図を示す。制御モジュール２４０は、インターフェースモジュール２４１を備え、インターフェースモジュール２４１は、様々な入力信号を受信し、様々な出力信号を２段パイプラインＳＡＲＡＤＣ２００の他のモジュールに送信するために使用される。
制御モジュール２４０は、メモリモジュール２４２を備え、メモリモジュール２４２は、入力信号ＶＩＮの逐次近似の間において、各ＳＡＲＡＤＣ２１０，２２０によって検出されたバイナリコードを格納することができる。さらに、メモリモジュール２４２はまた、後述するように較正プロセスをトリガする適切なプリセットバイナリコードを格納してもよい。
制御モジュール２４０はまた、検出モジュール２４３を備える。検出モジュール２４３は、コードＣＤＥＴがメモリモジュール２４２に記憶されているプリセットバイナリコードと一致するか否かを検出する。プリセットバイナリコードが検出された場合、この検出は関連する較正モジュールに伝達され、すなわち、関連する較正モジュールは、ＤＡＣミスマッチ較正モジュール２４４、増幅器利得較正モジュール２４５、及びオフセット較正モジュール２４６のうちの１つである。
さらに、制御モジュール２４０は、２つのビット値の間の差を決定する差分計算モジュール２４７を備える。差分計算モジュール２４７は、後述するように較正に使用される。
当業者であれば、制御モジュール２４０は、他のモジュールとの間で信号を送受信し、かつ／又は他のモジュールから信号を受信するために、異なるモジュール間に適切な内部接続（図示せず）をさらに備えることは明らかである。
図２Ｃは、本開示の２段パイプラインＳＡＲＡＤＣ２００の第１のＳＡＲＡＤＣ２１０のブロック図を示す。図１に示す従来のＳＡＲＡＤＣ１１０のように、第１のＳＡＲＡＤＣ２１０は、アナログ入力信号ＶＩＮのｍ個のＭＳＢを決定するために使用され、追跡及び保持モジュール２１２と、第１のＤＡＣ２１４と、第１の比較器２１６とを備える。追跡及び保持モジュール２１２は、入力信号ＶＩＮをサンプリングして、第１の比較器オフセット補正モジュール２１８（その動作は以下に説明される）を介して第１の比較器２１６に供給する。
第１のＤＡＣ２１４は、ｍ個のキャパシタ２１４ａ，２１４ｂ，…，２１４ｍを備え、各キャパシタは、決定されるｍ個のＭＳＢのビットに関連する。第１のＤＡＣ２１４で受信されたデジタルコードＣＭＳＢに応じて、キャパシタ２１４ａ，２１４ｂ，…，２１４ｍの１つ以上がスイッチオンされ、デジタルコードＣＭＳＢをアナログ信号ＶＭＳＢに変換する。
通常動作時には、第１の比較器２１６は、ＶＩＮとＶＭＳＢとの比較に基づいてバイナリ値ＢＭＳＢを出力する。ＭＳＢが決定された後、第１のＳＡＲＡＤＣ２１０の残差生成モジュール２１９は、残差信号ＶＲＥＳ＝ＶＩＮ−ＶＭＳＢを生成し、残差信号ＶＲＥＳは第１のＳＡＲＡＤＣ２１０から出力される。
図２Ａに関して上述したように、検出モジュール２４３が、コードＣＤＥＴがＤＡＣミスマッチ較正に関連するプリセットバイナリコードと一致することを検出するとき、検出モジュール２４３は、ＤＡＣミスマッチ較正モジュール２４４に較正が行われることを示す信号を送る。次に、ＤＡＣミスマッチ較正モジュール２４４は、特定のデジタル較正コードＣ＊ ＭＳＢを第１のＤＡＣ２１４に送り、アナログ較正信号Ｖ＊ ＭＳＢを生成する。
第１のＳＡＲＡＤＣ２１０がＭＳＢの決定を終了した後、コードＣＤＥＴが決定されるだけなので、信号ＶＲＥＳは既に第１のＳＡＲＡＤＣ２１０から出力されている。しかしながら、ＤＡＣミスマッチ較正がトリガされると、ＤＡＣミスマッチ較正モジュール２４４は、第１のＳＡＲＡＤＣ２１０における追加のステップをトリガする。この追加のステップは、較正残差信号を計算し、すなわち、Ｖ＊ ＲＥＳ＝ＶＩＮ−Ｖ＊ ＭＳＢを計算し、これは、入力信号ＶＩＮとアナログ較正信号Ｖ＊ ＭＳＢとの間の差である。この計算の出力は、図２Ｃに点線で示され、これは、通常の動作中には発生しない付加的な動作である。較正残差信号Ｖ＊ ＲＥＳの出力後、第１のＳＡＲＡＤＣ２１０は再び入力信号ＶＩＮのサンプリングを開始し、次の通常動作サイクルを開始する。
ＤＡＣミスマッチ較正中の２段パイプラインＳＡＲＡＤＣのタイミング図を図４に示します。図３に示すように、外部クロック信号は制御モジュールにより発生され、第１の比較器クロック信号は、第１のＳＡＲＡＤＣ２１０の第１の比較器２１６の動作を制御し、第１の増幅器クロック信号は、２段増幅器の第１の増幅器がアクティブであるときを示し、第２の増幅器クロック信号は、２段増幅器の第２の増幅器がアクティブであることを示し、第２の比較器クロック信号は、第２のＳＡＲＡＤＣ２２０における第２の比較器の動作を制御する。
図４から、ＤＡＣミスマッチ較正の間に、第１及び第２の増幅器クロック信号が変更されることが明らかである。具体的には、コードＣＤＥＴが決定された後に第１の増幅器がリセットされ、すなわち、第２のＳＡＲＡＤＣ２２０のＬＳＢのＭＳＢが決定された後である。
図２Ｄは、本開示の２段パイプラインＳＡＲＡＤＣ２００の利得モジュール２３０のブロック図を示す。上記のように、利得モジュール２３０は、２段増幅器の形態であり、第１の増幅器２３２と第２の増幅器２３６とを備える。増幅器２３２，２３６の間には、回路を開閉することができる第１のスイッチ２３４がある。キャパシタＣＳは、第１のスイッチ２３４の後段に配置され、閉じたときにアナログ信号を記憶することができるように配置される。
第２の増幅器２３２の後に、利得モジュール２３０は、回路を開閉することができる第２のスイッチ２３８を備える。第２のスイッチ２３８が閉じられると、増幅された信号ＶＡＭＰが利得モジュール２３０から出力される。利得モジュール２３０はまた、オフセット補正モジュール２３１を備え、その動作を以下に説明する。
図３から、通常動作時には、第１及び第２のスイッチ２３４及び２３８は、信号ＶＲＥＳが中断されることなく利得モジュール２３０内で増幅され、ＶＡＭＰがＬＳＢを決定することができる第２のＳＡＲＡＤＣ２２０に出力されるように、第１及び第２の増幅器クロック信号のそれぞれに従って閉じられることができることは明らかである。
しかしながら、ＤＡＣミスマッチ較正プロセスの間に、第２のＳＡＲＡＤＣ２２０が入力信号ＶＩＮのＬＳＢの決定を終了する前に、較正残差信号Ｖ＊ ＲＥＳは既に決定されている。このため、第２のＳＡＲＡＤＣ２２０がＶＲＥＳに対応する増幅された信号ＶＡＭＰのビットを決定できることを確実にするために、そのビットは入力信号ＶＩＮのＬＳＢに対応し、較正残差信号Ｖ＊ ＲＥＳに対応する増幅された較正信号Ｖ＊ ＡＭＰは、第２のＳＡＲＡＤＣ２２０がＬＳＢの決定を終了する前に、利得モジュール２３０から出力され得ない。較正残差信号Ｖ＊ ＲＥＳを受信してから増幅された較正信号Ｖ＊ ＡＭＰを出力するまでのレイテンシを達成するために、図２Ｄに示す２段増幅器が有利である。
図４に示すように、ＶＲＥＳが第１のＳＡＲＡＤＣ２１０によって決定された後、第１の増幅器２３２はアクティブになり、信号ＶＲＥＳを増幅し、直ちにＶＡＭＰを生成する第２の増幅器２３６に通す。このように、第１及び第２のスイッチ２３４及び２３８の両方が閉じられる。しかしながら、第１のＳＡＲＡＤＣ２１０が較正残差信号Ｖ＊ ＲＥＳを決定しているとき、第１のスイッチ２３４が開き、第１の増幅器２３２がリセットされる。第１のＳＡＲＡＤＣ２１０が較正残差信号Ｖ＊ ＲＥＳを出力すると、第１のスイッチ２３４は再び閉じられ、第１の増幅器２３２は較正残差信号Ｖ＊ ＲＥＳを増幅する。この中間増幅された信号は、その後、蓄積キャパシタＣＳ上に記憶され、第１のスイッチ２３４は再び閉じられる。このように、第１のＳＡＲＡＤＣ２１０は、蓄積キャパシタＣＳに蓄積された中間増幅信号に影響を与えることなく、次のサイクルの通常のサンプリング動作を継続することができる。第２のＳＡＲＡＤＣ２２０が最後の比較を終了すると、すなわち、入力信号ＶＩＮのすべてのＬＳＢを決定した後、第２のスイッチ２３８を開くことによって第２の増幅器２３６がリセットされる。リセットされた後、第２の増幅器２３６は、蓄積キャパシタＣＳに蓄積された中間増幅信号を増幅し、増幅された較正信号Ｖ＊ ＡＭＰを第２のＳＡＲＡＤＣ２２０に出力する。以下に説明するように、第２のＳＡＲＡＤＣ２２０は、余分な比較を実行する。
図２Ｅは、本開示の２段パイプラインＳＡＲＡＤＣ２００の第２のＳＡＲＡＤＣ２２０のブロック図を示す。図１に示す従来のＳＡＲＡＤＣ１２０のように、第２のＳＡＲＡＤＣ２２０は、アナログ入力信号ＶＩＮの複数ｎ個のＬＳＢを決定するために使用され、追跡及び保持モジュール２２２と、第２のＤＡＣ２２４と、第２の比較器２２６とを備える。
追跡及び保持モジュール２２２は、入力信号ＶＡＭＰをサンプリングして第２の比較器２２６に供給する。第２のＤＡＣ２２４は、ｎ個のキャパシタ２２４ａ，２２４ｂ，…，２２４ｎを備え、各キャパシタは、決定されるべきｎ個のＬＳＢのビットに関連する。第２のＤＡＣ２２４で受信されるデジタルコードＣＬＳＢに依存して、キャパシタ２２４ａ，２２４ｂ，…，２２４ｎのうちの１つ以上がスイッチオンされ、デジタルコードＣＬＳＢをアナログ信号ＶＬＳＢに変換する。通常動作時には、第２の比較器２２６は、ＶＡＭＰとＶＬＳＢの比較に基づいてバイナリ値ＢＬＳＢを出力する。
上記のように、検出モジュール２４３が、コードＣＤＥＴがＤＡＣミスマッチ較正に関連するプリセットバイナリコードと一致することを検出するとき、検出モジュール２４３は、「開始」信号を用いて図２Ａの点線で示されるように較正が行われることを示す信号をＤＡＣミスマッチ較正モジュール２４４に送る。
上記のように、第１のＳＡＲＡＤＣ２１０は、利得モジュール２３０によって較正信号Ｖ＊ ＡＭＰに増幅された較正残差信号Ｖ＊ ＲＥＳを出力し、当該増幅された較正残差信号Ｖ＊ ＲＥＳは、入力信号ＶＩＮに対応するデジタル信号のＬＳＢを決定することが終了した後、第２のＳＡＲＡＤＣ２２０に入力される。次に、ＤＡＣミスマッチ較正モジュール２４４は、特定のデジタル較正コードＣ＊ ＬＳＢを第２のＤＡＣ２２４に送り、アナログ較正信号Ｖ＊ ＬＳＢを生成する。さらに、第２のＳＡＲＡＤＣ２２０において追加の比較サイクルがトリガされる。次いで、この追加のサイクルは、入力信号、すなわち増幅された残差信号Ｖ＊ ＡＭＰを、アナログ較正信号Ｖ＊ ＬＳＢと比較する。この比較の出力は、Ｂ＊ ＬＳＢで示される較正ビットであり、制御モジュール２４０に送られる。
次に、差分計算モジュール２４７は、ＣＯＵＴの最後のビットと較正ビットＢ＊ ＬＳＢとの差を計算する。この比較の結果に応じて、第１のＤＡＣ２１４のキャパシタ２１４ａ，２１４ｂ，…，２１４ｍの容量値は、第１のＳＡＲＡＤＣ２１０の第１のＤＡＣと第２のＳＡＲＡＤＣ２２０の第２のＤＡＣとの間のキャパシタミスマッチに対応するように変更される。
この種の較正の利点は、それはバックグラウンドで実行することができ、すなわち、２段パイプラインＳＡＲＡＤＣ２００の通常動作が中断されない。第２のＳＡＲＤＡＣ２２０には１つの追加の比較サイクルしか存在しないが、図３及び図４のタイミング図に示すように、２段パイプラインＳＡＲＡＤＣ２００の合計タイミングに大きな影響はない。
ＤＡＣミスマッチ較正は、正しいプリセットバイナリコードＣＤＥＴの選択に基づいている。既に上述したように、第１のＳＡＲＡＤＣ２１０の残差信号は次式で与えられる。
ＶＲＥＳ＝ＶＩＮ−ＶＭＳＢ、及び
Ｖ＊ ＲＥＳ＝ＶＩＮ−Ｖ＊ ＭＳＢ
さらに、同様の式が第２のＳＡＲＡＤＣ２２０の残差信号に適用される。
ＶＲＥＳ２＝Ｇａｉｎ＊ＶＲＥＳ−ＶＬＳＢ、及び
Ｖ＊ ＲＥＳ２＝Ｇａｉｎ＊Ｖ＊ ＲＥＳ−Ｖ＊ ＬＳＢ
これらの式を組み合わせると、次式を得る。
Ｖ＊ ＲＥＳ２−ＶＲＥＳ
＝Ｇａｉｎ＊（ＶＭＳＢ−Ｖ＊ ＭＳＢ）−（Ｖ＊ ＬＳＢ−ＶＬＳＢ）
（２）
増幅器の利得が理想的であると仮定すると、すなわち、方程式（１）が有効であると仮定することによって、これにより、次の式が導かれる。
Ｖ＊ ＲＥＳ２−ＶＲＥＳ
＝（ＭＳＢ２ｎｄ／ＬＳＢ１ｓｔ）＊（ＶＭＳＢ−Ｖ＊ ＭＳＢ）−（Ｖ＊ ＬＳＢ−ＶＬＳＢ）
（３）
プリセットコードＣＤＥＴの値、及びそれに応答してバイナリ較正コードＣ＊ ＭＳＢ及びＣ＊ ＬＳＢが設定される値に応じて、式（３）の符号は既知である。
一実施形態では、第１のＤＡＣの第１のキャパシタ２１４ａを較正して第２のＤＡＣの第１のキャパシタ２２４ａと良好に一致させるときに、次式を得る。
プリセットコードＣＤＥＴ＝１００００００ ０ＸＸＸＸＸＸＸ
ここで、Ｘは、第２のＳＡＲＡＤＣ２２０によってまだ決定されていないバイナリ値を示す。この実施形態では、第１のＳＡＲＡＤＣ２１０は、７ビットデジタルコードＣＭＳＢを使用して７つの比較を行って、入力信号ＶＩＮに対応するデジタル信号の７ビットを決定する一方、第２のＳＡＲＡＤＣ２２０は、８ビットデジタルコードＣＬＳＢを使用して、従って８つの比較を実行する。上記のように、段間の冗長性のために、第１のＳＡＲＡＤＣ２１０のＬＳＢは、第２のＳＡＲＡＤＣ２２０のＭＳＢに直接リンクされる。この特定コードＣＤＥＴが入力信号ＶＩＮの変換中に遭遇すると、検出モジュール２４３は、ＤＡＣミスマッチ較正モジュール２４４を起動し、Ｃ＊ ＭＳＢ＝０１１１１１１を第１のＤＡＣに入力する。この較正コードに基づいて、較正残差信号Ｖ＊ ＲＥＳが生成される。第２のＳＡＲＡＤＣ２２０が入力信号ＶＩＮに対応するデジタルコードの最後のＬＳＢを決定した後、ＤＡＣミスマッチ較正モジュール２４４は、較正コードＣ＊ ＬＳＢ＝１ＹＹＹＹＹＹＹを第２のＤＡＣに入力し、ここで、Ｙは、第２のＳＡＲＡＤＣ２２０によって決定されたバイナリ値を示す。これらのバイナリコードに基づいて、理想的には、利得誤差とオフセット誤差が正しく較正されていると仮定すると、次式を得る。
ＶＭＳＢ−Ｖ＊ ＭＳＢ＝ＬＳＢ１ｓｔ、及び
Ｖ＊ ＬＳＢ−ＶＬＳＢ＝ＭＳＢ２ｎｄ
このことは、Ｖ＊ ＲＥＳ２−ＶＲＥＳ＝０であることを示す。
このため、ＶＲＥＳ２とＶ＊ ＲＥＳ２の符号は同一のでなければならず、ＣＯＵＴとＢ＊ ＬＳＢの最後のビットに反映されるのは、まさにこれらの符号である。このため、これらのビットの差が非ゼロである場合、第１のＤＡＣの第１のキャパシタ２１４ａと第２のＤＡＣの第１のキャパシタ２２４ａとの間にＤＡＣ較正ミスマッチが存在する。
誤差が検出された後、すなわち、最後の２ビット、すなわちＣＯＵＴ及びＢ＊ ＬＳＢの最後のビットが「０１」又は「１０」のいずれかを形成する場合、誤差を修正する必要がある。この補正は、第１のＤＡＣの第１のキャパシタ２１４ａの容量を調整することによって行われる。具体的には、ビットが「０１」を形成する場合、第１のキャパシタ２１４ａに補正信号を送って静電容量を減少させる一方、ビットが「１０」を形成する場合、第１のキャパシタ２１４ａに補正信号を送り、容量を増加させる。この信号は、図２Ａの点線で示され、「補正」と呼ばれる。
同様の方法で、他のプリセットされたバイナリコードが第１のＤＡＣの他のキャパシタに使用され、その結果、これらの特定のキャパシタに対して同一の容量調整が行われる。具体的には、
ＣＤＥＴ＝０１０００００ ０ＸＸＸＸＸＸＸ、及び
Ｃ＊ ＤＥＴ＝００１１１１１ １ＹＹＹＹＹＹＹ
である。ここで、Ｃ＊ ＤＥＴは、第１のＤＡＣの第２のキャパシタ２１４ｂのための、ＣＤＥＴに対する事前に設定された較正応答コードである。第１のＤＡＣの第３のキャパシタ２１４ｃのために、
ＣＤＥＴ＝０１１００００ ０ＸＸＸＸＸＸＸ、及び
Ｃ＊ ＤＥＴ＝０１０１１１１ １ＹＹＹＹＹＹＹ
である。
第１のＤＡＣの第４のキャパシタ２１４ｄのために、
ＣＤＥＴ＝０１１１０００ ０ＸＸＸＸＸＸＸ、及び
Ｃ＊ ＤＥＴ＝０１１０１１１ １ＹＹＹＹＹＹＹ
である。
第１のＤＡＣの第５のキャパシタ２１４ｅのために、
ＣＤＥＴ＝０１１１１００ ０ＸＸＸＸＸＸＸ、及び
Ｃ＊ ＤＥＴ＝０１１１０１１ １ＹＹＹＹＹＹＹ
などである。
ここで、Ｘは、第２のＳＡＲＡＤＣ２２０によってまだ決定されていないバイナリ値を示し、Ｙは第２のＳＡＲＡＤＣ２２０によって決定されたバイナリ値を示す。
これらのプリセットコードは、それぞれのＳＡＲＡＤＣで決定される他のビット数に対して発生されることができることが理解されるであろう。
本開示の２段パイプラインＳＡＲＡＤＣ２００は、ＰＶＴ変動に起因する増幅器利得の変化を補正するために使用することもできる。上述した増幅器利得較正とＤＡＣミスマッチ較正の主な違いは、プリセットバイナリコードＣＤＥＴ及びＣ＊ ＤＥＴであり、補正が第２のＳＡＲＡＤＣモジュール２２０の第２のＤＡＣで実行されることである。具体的には、第１のＤＡＣと第２のＤＡＣとの間にキャパシタミスマッチがないと仮定すると、式（２）は以下の式となる。
Ｖ＊ ＲＥＳ２−ＶＲＥＳ＝ＭＳＢ２ｎｄ−Ｇａｉｎ＊ＬＳＢ１ｓｔ
（４）
利得が正しく較正されている場合は０になる。しかしながら、利得が正確に較正されない場合、式（４）の符号は利得誤差の方向を示す。従来通り、ＶＲＥＳ２とＶ＊ ＲＥＳ２の符号はＣＯＵＴとＢ＊ ＬＳＢの最後のビットに反映され、これらのビットの差が非ゼロである場合、利得較正誤差が存在する。
利得較正のために、プリセットコードは次式で表される。
ＣＤＥＴ＝１００１０００ １ＸＸＸＸＸＸＸ、及び
Ｃ＊ ＤＥＴ＝１００１００１ ０ＹＹＹＹＹＹＹ。
ここで、Ｘは、第２のＳＡＲＡＤＣ２２０によってまだ決定されていないバイナリ値を示し、Ｙは第２のＳＡＲＡＤＣ２２０によって決定されたバイナリ値を示す。これらのコードの場合において、利得誤差がなければ同一のアナログ値が得られることが予想される。
しかしながら、他のプリセットコードも可能であり、例えば、
ＣＤＥＴ＝ＺＺＺＺＺ０１ １ＸＸＸＸＸＸＸ、及び
Ｃ＊ ＤＥＴ＝ＺＺＺＺＺ１０ ０ＹＹＹＹＹＹＹ
である。ここで、Ｘは、第２のＳＡＲＡＤＣ２２０によってまだ決定されていないバイナリ値を示し、Ｙは、第２のＳＡＲＡＤＣ２２０によって決定されたバイナリ値を示し、Ｚは未指定の２進数を示す。ＣＤＥＴとＣ＊ ＤＥＴの選択における唯一の他の制限は、それらがＤＡＣミスマッチ較正をトリガするプリセットバイナリコードと一致してはならないことである。
このため、プリセット利得較正コードが検出されると、検出モジュール２４３は、増幅器利得較正モジュール２４５を起動する。次に、このモジュールは、検出されたコードＣＤＥＴに対応する較正コードＣ＊ ＤＥＴを決定し、較正コードＣ＊ ＤＥＴをインターフェースモジュール２４１に送り、インターフェースモジュール２４１は、第１のＳＡＲＡＤＣ２１０、第２のＳＡＲＡＤＣ２２０、及び利得モジュール２３０への「開始」信号と共に第１及び第２のＤＡＣのそれぞれに送る。
ＤＡＣミスマッチ較正と同様の方法で、較正ビットＢ＊ ＬＳＢが第２のＳＡＲＡＤＣ２２０から出力され、制御モジュール２４０に送られる。差分計算モジュール２４７は、差分を計算し、誤りがあるか否かを検出する。誤差が検出された後、すなわち、最後の２ビット、すなわち、ＣＯＵＴ及びＢ＊ ＬＳＢの最後のビットが「０１」又は「１０」を形成したときに、誤差を修正する必要がある。この補正は、第２のＤＡＣ２２４のキャパシタ２２４ａ，２２４ｂ，…，２２４ｎの容量値を調整することによって行われる。具体的には、ビットが「０１」を形成する場合、容量を増加させるために補正信号が送られ、ビットが「１０」を形成する場合には、静電容量を減少させるために補正信号が送られる。この信号は、図２Ａの点線で示され、「補正」と呼ばれる。
本開示の２段パイプラインＳＡＲＡＤＣ２００は、第１の比較器２１６、利得モジュール２３０、及び第２の比較器２２６のうちの少なくとも１つのオフセットのために、誤りを訂正するために使用することもできる。第１の比較器２１６、利得モジュール２３０、及び第２の比較器２２６のオフセットをそれぞれＶ１，Ｖ２，Ｖ３とすると、最終残差ＶＲＥＳ２上のオフセットは次式で表される。
Ｖ１＋Ｖ２−Ｖ３／Ｇａｉｎ
ここで、Ｇａｉｎは増幅器の利得を示す。このオフセット値が冗長度より大きい場合、２段パイプラインＳＡＲＡＤＣ２００が間違ったデジタルコードを出力することが予想される。従って、第２のＳＡＲＡＤＣ２２０の残差は次式で表される。
ＶＲＥＳ２＝Ｇａｉｎ＊（ＶＩＮ＋Ｖ２）−ＶＬＳＢ−Ｖ３
本開示の一実施形態では、利得モジュール２３０と第２の比較器２２６による累積オフセット誤差が同時に補正され、ＤＡＣミスマッチ較正及び利得較正と同様の方法で実行される。このオフセット較正のために、プリセットコードは任意のバイナリ値をとることができるが、ＤＡＣミスマッチ較正又は利得誤差較正のいずれかに使用されるプリセットコードのいずれとも一致しないプリセットバイナリコードが選択される。
プリセットオフセット較正コードＣＤＥＴが検出された場合、検出モジュール２４３は、オフセット較正モジュール２４６に信号を送信し、オフセット較正モジュールは対応する較正コードＣ＊ ＤＥＴをインターフェース２４１に送る。次いで、インターフェース２４１は、このコード対応コードを「開始」信号とともに第１のＳＡＲＡＤＣ２１０、第２のＳＡＲＡＤＣ２２０、及び利得モジュール２３０に送る。
オフセット較正では、ＣＭＳＢとＣＬＳＢのＤＡＣコードをそれぞれＣ＊ ＭＳＢとＣ＊ ＬＳＢに変更するだけでなく、利得モジュール２３０のオフセット補正モジュール２３１にも信号が送られる。具体的には、この信号はオフセット補正モジュール２３１の交差モジュール２３１ａに送られる（図２Ｄ参照）。この信号を受信すると、交差モジュール２３１ａは入力を切り替える。
一実施形態では、２段パイプラインＳＡＲＡＤＣ２００は差動回路として実現される。この実施形態では、交差モジュール２３１ａは単に正の信号と負の信号と交差し、これらの信号をオフセット補正モジュール２３１に入力する。
代替実施形態では、２段パイプラインＳＡＲＡＤＣ２００は、非差動回路として実現される。この実施形態では、交差モジュール２３１ａは入力信号と交差し、オフセット補正モジュールに供給される基準信号と共にオフセット補正モジュール２３１に入力される。
到来する信号を横切るのに続いて、第１及び第２のＤＡＣもまた反転される。言い換えると、較正コードＣ＊ ＤＥＴはＣＤＥＴの論理逆数である。従って、第２のＳＡＲＤＡＣ２２０の残差は次式で表される。
Ｖ＊ ＲＥＳ２
＝Ｇａｉｎ＊（−ＶＩＮ＋Ｖ２）−Ｖ＊ ＬＳＢ−Ｖ３
これにより、次式が導かれる。
Ｖ＊ ＲＥＳ２＋ＶＲＥＳ＝２＊Ｇａｉｎ＊（Ｖ２−Ｖ３／Ｇａｉｎ）
（５）
ＤＡＣミスマッチ較正と同様の方法で、較正ビットＢ＊ ＬＳＢが第２のＳＡＲＡＤＣ２２０から出力され、制御モジュール２４０に送られる。そして、差分計算モジュール２４７は、式（５）の符号に対応する差分を計算し、誤差があるか否かを検出する。誤差が検出された後、すなわち、ＣＯＵＴ及びＢ＊ ＬＳＢの最後の２ビットが「００」又は「１１」のいずれかを形成する場合、誤差を修正する必要がある。この修正は、図２Ｄに示すように、利得モジュール２３０のオフセット補正モジュール２３１の第２の可変キャパシタモジュール２３１ｂを調整することによって（「第２」という用語は、回路の第２の部分、すなわち、この場合は利得モジュール２３０を指す）実行される。具体的には、ビットが「００」を形成する場合、容量を増加させるために補正信号が送られる一方、ビットが「１１」を形成する場合、静電容量を減少させるために補正信号が送られる。この信号は、図２Ａの点線で示され、「補正」と呼ばれる。
誤差が現在２ビットによって検出された理由、すなわち、ＣＯＵＴとＢ＊ ＬＳＢの最後のビットは同一のである理由は、信号を交差させることによって、利得モジュール２３０又は第２の比較器２２６のいずれにもオフセット誤差がない場合、両方のビットは互いに反対であるためである。このため、そうでない場合は、すなわち、両方のビットが等しい場合、利得モジュール２３０及び第２の比較器２２６の少なくとも一方にオフセット誤差が存在する。
補正信号は、第１の増幅器２３２及び第２の増幅器２３６の前段であって、第２のＡＤＣ段２２０の第２の比較器２２６の前段において配置された可変キャパシタモジュール２３１ｂに送られるので、オフセット信号のこれらの可能なソースのすべてを同時に補正するために同一の信号を使用できる。
上記のように、第１の比較器２１６のオフセット誤差も較正することができる。原則として、利得モジュール２３０及び第２の比較器２２６におけるオフセットを較正するのと同一の技術が使用され、本開示にかかる２段パイプラインＳＡＲＡＤＣ２００のタイミングは、上記の較正プロセスに関して異なる。
図２Ｃに示すように、第１のＳＡＲＡＤＣ２１０は、交差モジュール２１８ａ及び第１の可変キャパシタモジュール２１８ｂを備える（「第１の」という用語は、回路の第１の部分、すなわち、この場合は第１のＳＡＲＡＤＣ２１０を指す）第１の比較器オフセット補正モジュール２１８を備える。
利得モジュール２３０及び第２の比較器２２６におけるオフセットを較正することに関しては、交差モジュール２１８ａは、較正がトリガされたときに入力信号を切り替える。このことは、ここでも、２段パイプラインＳＡＲＡＤＣ２００が差動回路又は到来信号であり、非差動回路に対する基準である場合には、正の信号及び負の信号であることができる。従来通り、プリセットバイナリコードＣＤＥＴの必要もなく、他の較正方法のためのプリセットコードのいずれとも一致しないプリセットバイナリコードを割り当てることが勧められる。信号を交差させると、第１のＤＡＣ２１４も反転され、すなわち、較正コードＣ＊ ＤＥＴはコードＣＤＥＴのバイナリ逆数となる。
この較正では、較正残差信号Ｖ＊ ＲＥＳは生成されず、第１のＳＡＲＡＤＣ２１０には１つの追加の比較サイクルしか存在しない。従って、他の較正方法に関して上述した、利得モジュール２３０における複雑なタイミングの必要もない。
この較正方法における２段パイプラインＳＡＲＡＤＣ２００のタイミング図を図５に示す。第１の比較器２１６によって実行される余分な比較は１つだけである一方、残りのタイミングは通常の動作（図３参照）と同一のであることが明らかである。追加の比較の結果は、１つの較正ビットＢ＊ ＭＳＢ（図２Ａに点線で示す）を得て差分計算モジュール２４７に送られる。
そして、差分計算モジュール２４７は、誤差があるか否かを検出する。誤差が検出された後、すなわち、最後の２ビットすなわちＣＯＵＴ及びＢ＊ ＭＳＢにおけるＭＳＢの最後のビットが「００」又は「１１」のいずれかを形成した後、誤差を修正する必要がある。この補正は、第１のＳＡＲＡＤＣ２１０のオフセット補正モジュール２１８の第１の可変キャパシタモジュール２１８ｂを調整することによって行われる。具体的には、ビットが「００」を形成する場合、静電容量を減少させるために補正信号が送られる一方、ビットが「１１」を形成する場合、容量を増加させるために補正信号が送られる。この信号は、図２Ａの点線で示され、「補正」と呼ばれる。
バックグラウンドＤＡＣミスマッチ較正、バックグラウンド利得誤差較正、及びバックグラウンド比較器オフセット誤差較正について、別々に、より詳細に説明する。各タイプのバックグラウンド較正は、単独で、又は１つ又は複数の他のタイプのバックグラウンド較正と組み合わせて使用することができることが容易に理解されるであろう。
図２Ａ〜図２Ｅを参照して説明された前述の要素又は構成要素は、最後の２桁が同一の符号を有するが、「６」が先行する符号を有する（図６Ａ〜６Ｅ）。
図６Ａは、本開示にかかる２段パイプラインＳＡＲＡＤＣ６００のブロック図を示す。２段パイプラインＳＡＲＡＤＣ６００はバックグラウンドＤＡＣミスマッチ較正のみを備える。２段パイプラインＳＡＲＡＤＣ６００は、第１のＳＡＲＡＤＣ６１０と、第２のＳＡＲＡＤＣ６２０と、利得モジュール６３０と、制御モジュール６４０とを備える。
２段パイプラインＳＡＲＡＤＣ６００の通常の動作は、図２を参照して上述したように、２段パイプラインＳＡＲＡＤＣ２００の通常の動作と同一のであり、図３に示すタイミング図と同一のである。
さらに、ＤＡＣミスマッチ較正中の２段パイプラインＳＡＲＡＤＣ６００の動作はまた、２段パイプラインＳＡＲＡＤＣ２００に関して説明したものと同一のである。このため、同一のタイミング図（図４参照）が適用される。２段パイプラインＳＡＲＡＤＣ６００と２段パイプラインＳＡＲＡＤＣ２００の主な違いは、２段パイプラインＳＡＲＡＤＣ６００は、説明を容易にするために、モジュール数が少なく、モジュール間の接続数が少ない。
具体的には、ＤＡＣミスマッチ較正の間に、入力信号ＶＩＮは第１のＳＡＲＡＤＣ６１０に送られ、第１のＳＡＲＡＤＣ６１０はデジタル信号のＭＳＢを生成して入力信号に対応する残差信号ＶＲＥＳを出力する。さらに、第１のＳＡＲＡＤＣ６１０はまた、それに基づいて較正残差信号Ｖ＊ ＲＥＳが計算される較正コードＣ＊ ＭＳＢも受信する。
利得モジュール６３０は、残差信号ＶＲＥＳ及び較正残差信号Ｖ＊ ＲＥＳの両方を増幅し、増幅された信号ＶＡＭＰ及びＶ＊ ＡＭＰの両方を第２のＳＡＲＡＤＣ６２０に出力する。
増幅された信号に基づいて、第２のＳＡＲＡＤＣ６２０は、入力信号に対応するデジタル信号のＬＳＢを決定する。第１のＬＳＢを決定した後、制御モジュール６４０は、較正コードＣ＊ ＭＳＢを含む較正コードＣ＊ ＤＥＴを決定し、すべてのＬＳＢが決定された後、Ｃ＊ ＬＳＢである。較正コードＣ＊ ＬＳＢ及び較正増幅信号Ｖ＊ ＡＭＰを受信すると、第２のＳＡＲＡＤＣ６２０は、較正ビットＢ＊ ＬＳＢを計算し、較正ビットＢ＊ ＬＳＢはＤＡＣキャパシタミスマッチが存在するか否かを決定するために制御モジュール６４０において使用される。ＤＡＣキャパシタのミスマッチがある場合は、制御モジュール６４０はまた、第１のＳＡＲＡＤＣ６１０に送信される補正信号を提供する。
図６Ｂに示すように、制御モジュール６４０は、インターフェースモジュール６４１、メモリモジュール６４２、検出モジュール６４３、ＤＡＣミスマッチ較正モジュール６４４、及び差分計算モジュール６４７を備える。これらのモジュールは、２段パイプラインＳＡＲＡＤＣ２００のＤＡＣミスマッチ較正に関して上述したのと同一の機能（図２Ｂ）を実行する。しかしながら、メモリモジュール６４２はいま、ＤＡＣミスマッチ較正をトリガするコードＣＤＥＴ及びＣ＊ ＤＥＴのみを記憶する。コードＣＤＥＴとＣ＊ ＤＥＴは、ＤＡＣミスマッチ較正について上記で説明した同一のコードにすることができるが、上記のように他のキャパシタを調整するために一般化することもできる。
図６Ｃは、第１のＳＡＲＡＤＣ６１０の詳細を示す。第１のＳＡＲＡＤＣ６１０と第１のＳＡＲＡＤＣ２１０との主な違いは、２段パイプラインＳＡＲＡＤＣ６００にはオフセット較正が存在しないから、第１の比較器オフセット較正モジュール２１８は存在しないことである。第１のＳＡＲＡＤＣ６１０は、追跡及び保持モジュール６１２と、調整可能なキャパシタ６１４ａ，６１４ｂ，…，６１４ｍを有する第１のＤＡＣ６１４と、第１の比較器６１６と、残差生成モジュール６１９とを備える。これらのモジュールは、２段パイプラインＳＡＲＡＤＣ２００のＤＡＣミスマッチ較正に関して上述したのと同一の機能を実行する。特に、制御モジュール６４０によって送られた補正信号は、第１のＤＡＣ６１４に送られ、キャパシタ６１４ａ、６１４ｂ、…、６１４ｍの少なくとも１つを調整する結果となる。
図６Ｄは、利得モジュール６３０の詳細を示す。利得モジュール６３０と利得モジュール２３０との間の主な違いは、比較器オフセット較正モジュール２３１が、２段パイプラインＳＡＲＡＤＣ６００にオフセット較正がないので存在しないことである。利得モジュール６３０は、第１の増幅器６３２と、第２の増幅器６３６と、第１のスイッチ６３４と、キャパシタＣＳと、第２のスイッチ６３８とを備える。利得モジュール２３０に関して説明したように、これらのモジュールは、それらが残差信号を増幅する点で同一の機能を果たし、キャパシタＣｓに一時的に信号を記憶することができる。このことは、較正ビットＢ＊ ＬＳＢを決定するために追加の比較を実行する前に、第２のＳＡＲＡＤＣ６２０が入力信号のＬＳＢの決定を終了することを可能にする。
図６Ｅは、第２のＳＡＲＡＤＣ６２０を示す。このＳＡＲＡＤＣ６２０は、第２のＳＡＲＡＤＣ２２０に非常に類似している。第２のＳＡＲＡＤＣ６２０は、追跡及び保持モジュール６２２と、第２のＤＡＣ６２４と、第２の比較器６２６とを備える。しかしながら、第２のＤＡＣ６２４のキャパシタ６２４ａ，６２４ｂ，…，６２４ｎは、利得較正がないので、この実施形態では調整可能である必要はない。従って、入力される「補正」信号も存在しない。
別の実施形態では、第１のＤＡＣを固定したまま、同様の容量補正を第２のＤＡＣに実装することが可能であることが容易に認識できる。別の実施形態では、両方のＤＡＣを同時に修正することができる。
本開示の態様は特定の実施形態に関して記載されているが、これらの態様は他の形態で実施されてもよいことは容易に理解されるであろう。

Claims (15)

  1. 逐次比較レジスタ型アナログデジタル変換器であるＳＡＲＡＤＣ（２００；６００）におけるデジタルアナログ変換器（ＤＡＣ）のミスマッチ較正方法であって、
    ａ）第１段のＡＤＣ（２１０；６１０）が、アナログ入力信号（ＶＩＮ）に対応するデジタル信号（ＣＯＵＴ）の複数の最上位ビット（ＢＭＳＢ）を決定するステップと、
    ｂ）利得モジュール（２３０；６３０）が、前記第１段のＡＤＣ（２１０；６１０）から出力される残差信号（ＶＲＥＳ）を増幅するステップと、
    ｃ）第２段のＡＤＣ（２２０；６２０）が、前記アナログ入力信号（ＶＩＮ）に対応するデジタル信号（ＣＯＵＴ）の複数の最下位ビット（ＢＬＳＢ）を決定するステップとを含む方法において、
    前記方法はさらに、
    ｄ）前記アナログ入力信号（ＶＩＮ）から決定されたバイナリコードが少なくとも１つのトリガコードと一致するか否かを検出するステップと、
    ｅ）少なくとも１つのトリガコードに対応する少なくとも１つの設定コードを用いて、前記第１段のＡＤＣ（２１０；６１０）の較正残差信号（Ｖ＊ ＲＥＳ）と、前記第２段のＡＤＣ（２２０；６２０）の較正ビット（Ｂ＊ ＬＳＢ）とを決定するステップと、
    ｆ）デジタル信号（ＣＯＵＴ）の最下位ビット及び較正ビット（Ｂ＊ ＬＳＢ）を解析するステップと、
    ｇ）前記解析から、前記第１段のＡＤＣ（２１０；６１０）の第１のＤＡＣ（２１６；６１６）と、前記第２段のＡＤＣ（２２０；６２０）の第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチの存在を示す指示子を決定するステップと、
    ｈ）前記ＤＡＣミスマッチの存在が決定された場合には、前記第１のＤＡＣ（２１６；６１６）と第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチを較正するステップとを含むことを特徴とする方法。
  2. 前記ステップｅ）はさらに、前記アナログ入力信号（ＶＩＮ）と、前記少なくとも１つの設定コードの一部を表すアナログ信号（Ｖ＊ ＭＳＢ）との間の差を計算することによって、前記較正残差信号（Ｖ＊ ＲＥＳ）を決定するステップを含むことを特徴とする請求項１に記載の方法。
  3. 前記ステップｅ）はさらに、増幅された較正残差信号（Ｖ＊ ＡＭＰ）を、前記少なくとも１つの設定コードの一部を表す別のアナログ信号（Ｖ＊ ＬＳＢ）と比較することによって、前記較正ビット（Ｂ＊ ＬＳＢ）を決定するステップを含むことを特徴とする請求項１又は２に記載の方法。
  4. 前記ステップｅ）はさらに、前記利得モジュール（２３０；６３０）が、最下位ビットが決定されるまで、前記較正残差信号（Ｖ＊ ＲＥＳ）を一時的に記憶するステップを含むことを特徴とする請求項１〜３のうちのいずれか１つに記載の方法。
  5. 前記ステップｇ）はさらに、最下位ビットと較正ビット（Ｂ＊ ＬＳＢ）が異なるか否かを決定して、第１のＤＡＣ（２１６；６１６）と第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチの存在を示すステップを含むことを特徴とする請求項１〜４のうちのいずれか１つに記載の方法。
  6. 前記ステップｇ）はさらに、最下位ビットの値を決定するステップを含み、前記値が０の値を有するときに下方較正を示す一方、前記値が０の値を有するときに上方較正を示すことを特徴とする請求項５に記載の方法。
  7. 前記ステップｇ）はさらに、最下位ビット及び較正ビット（Ｂ＊ ＬＳＢ）の値を決定するステップを含み、
    両方のビットの値が０であるときに、第１のＤＡＣ（２１６；６１６）と第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチの存在を示さず、
    両方のビットの値が１であるときに、第１のＤＡＣ（２１６；６１６）と第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチの存在を示さず、
    最下位ビットの値が１でありかつ較正ビット（Ｂ＊ ＬＳＢ）の値が０であるときに、第１のＤＡＣ（２１６；６１６）と第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチの存在を示し、
    最下位ビットの値が０でありかつ較正ビット（Ｂ＊ ＬＳＢ）の値が１であるときに、第１のＤＡＣ（２１６；６１６）と第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチの存在を示すことを特徴とする請求項１〜４のうちのいずれか１つに記載の方法。
  8. 前記ステップｈ）はさらに、第１のＤＡＣ（２１６；６１６）と第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチの存在が検出されたときに、複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）の少なくとも１つを調整することによって、前記第１段のＡＤＣ（２１０；６１０）を較正するステップを含むことを特徴とする請求項１〜７のうちのいずれか１つに記載の方法。
  9. 逐次比較型アナログデジタル変換器であるＳＡＲＡＤＣ（２００；６００）であって、
    アナログ入力信号（ＶＩＮ）に対応するデジタル信号（ＣＯＵＴ）の複数の最上位ビット（ＢＭＳＢ）を決定し、デジタル信号（ＣＯＵＴ）の複数の最下位ビット（ＢＬＳＢ）に対応する残差信号（ＶＲＥＳ）を出力するように構成された第１段のＡＤＣ（２１０；６１０）と、
    前記第１段のＡＤＣ（２１０；６１０）から出力される残差信号（ＶＲＥＳ）を受信し、前記残差信号（ＶＲＥＳ）を増幅し、前記増幅された残差信号（ＶＡＭＰ）を出力するように構成された利得モジュール（２３０；６３０）と、
    前記増幅された残差信号（ＶＡＭＰ）を受信し、前記増幅された残差信号（ＶＡＭＰ）からの入力アナログ信号（ＶＩＮ）に対応するデジタル信号（ＣＯＵＴ）の複数の最下位ビット（ＢＬＳＢ）を決定するように構成された第２段のＡＤＣ（２２０；６２０）と、
    前記第１段のＡＤＣ（２１０；６１０）と、前記利得モジュール（２３０；６３０）と、前記第２段のＡＤＣ（２２０；６２０）とを制御し、入力されたアナログ信号（ＶＩＮ）に対応するデジタル出力信号（ＣＯＵＴ）を出力するように構成された制御モジュールとを備えたＳＡＲＡＤＣ（２００；６００）において、
    前記制御モジュール（２４０；６４０）はさらに、
    少なくとも１つのトリガコードを格納し、
    アナログ入力信号（ＶＩＮ）から決定されたバイナリコードが少なくとも１つのトリガコードと一致するか否かを検出し、
    前記少なくとも１つのトリガコードに対応する少なくとも１つの設定コードを、較正残差信号（Ｖ＊ ＲＥＳ）を決定するようにさらに構成された第１段のＡＤＣ（２１０；６１０）と、較正ビット（Ｂ＊ ＬＳＢ）を決定するようにさらに構成された第２段のＡＤＣ（２２０；６２０）に提供し、
    デジタル信号（ＣＯＵＴ）の最下位ビット及び較正ビット（Ｂ＊ ＬＳＢ）を解析し、
    前記解析から、前記第１段のＡＤＣ（２１０；６１０）の第１のＤＡＣ（２１６；６１６）と、前記第２段のＡＤＣ（２２０；６２０）の第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチの存在を示す指示子を決定し、
    ＤＡＣミスマッチの存在が決定された場合には、第１のＤＡＣ（２１６；６１６）と第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチの較正を開始するように構成されたことを特徴とするＳＡＲＡＤＣ（２００；６００）。
  10. 前記第１段のＡＤＣ（２１０；６１０）は、アナログ入力信号（ＶＩＮ）と、少なくとも１つの設定コードの一部を示すアナログ信号（Ｖ＊ ＭＳＢ）との差を計算することにより、較正残差信号（Ｖ＊ ＲＥＳ）を決定するように構成された残差生成モジュール（２１９；６１９）を備えたことを特徴とする請求項９に記載のＳＡＲＡＤＣ（２００；６００）。
  11. 前記第２段のＡＤＣ（２２０；６２０）は、増幅された残差信号（Ｖ＊ ＡＭＰ）を、前記少なくとも１つの設定コードの一部を表す別のアナログ信号（Ｖ＊ ＬＳＢ）を比較することによって、較正ビット（Ｂ＊ ＬＳＢ）を決定するように構成された比較器（２２６；６２６）を備えたことを特徴とする請求項９又は１０に記載のＳＡＲＡＤＣ（２００；６００）。
  12. 前記利得モジュール（２３０；６３０）は、
    第１の増幅器（２３２；６３２）と、
    第２の増幅器（２３６；６３６）と、
    前記第１の増幅器（２３２；６３２）と前記第２の増幅器（２３６；６３６）との間の第１のスイッチ（２３４；６３４）と、
    第２の増幅器（２３６；６３６）の後段の第２のスイッチ（２３８；６３８）と、
    第２段のＡＤＣ（２２０；６２０）が最下位ビットを決定するまで、前記較正残差信号（Ｖ＊ ＲＥＳ）を一時的に記憶するように、前記第１のスイッチ（２３４；６３４）及び前記第２のスイッチ（２３８；６３８）を制御する前記制御モジュール（２４０；６４０）とを備えたことを特徴とする請求項９〜１１のうちのいずれか１つに記載のＳＡＲＡＤＣ（２００；６００）。
  13. 前記制御モジュール（２４０；６４０）は、最下位ビットと較正ビット（Ｂ＊ ＬＳＢ）が異なるか否かを決定し、第１のＤＡＣ（２１６；６１６）と第２のＤＡＣ（２２６；６２６）との間のＤＡＣミスマッチの存在を示すように構成された差分計算モジュール（２４７；６４７）をさらに備えたことを特徴とする請求項９〜１２のうちのいずれか１つに記載のＳＡＲＡＤＣ（２００；６００）。
  14. 前記制御モジュールは、最下位ビットの値を決定するように構成されたＤＡＣミスマッチ較正モジュール（２４４；６４４）を備え、
    前記最下位ビットの値が０の値を有する場合には下方較正を示し、
    前記最下位ビットの値が１の値を有する場合には上方較正を示すことを特徴とする請求項１３に記載のＳＡＲＡＤＣ（２００；６００）。
  15. 前記制御モジュール（２４０；６４０）はさらに、第１のＤＡＣ（２１６，６１６）と第２のＤＡＣ（２２６，６２６）との間のＤＡＣミスマッチの存在を示す信号を、前記信号に応じて調整されるように構成された複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）を備えた第１段のＡＤＣ（２１０，６１０）に送信するように構成されたことを特徴とする請求項９〜１４のうちのいずれか１つに記載のＳＡＲＡＤＣ（２００；６００）。
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