JP2016531532A - パイプライン型逐次近似アナログ／デジタル変換器 - Google Patents

Abstract

以下を含む多段式アナログ／デジタルデータ変換：第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理することと、第１段の残差信号を出力することとを行うように構成された第１段ユニットと、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理するように構成された第２段ユニットと、第１段ユニットから受けた第１段の残差信号を、受動素子を用いて第２段ユニット上にサンプリングするように構成されたサンプリングユニットと、第１の数の最上位ビットと第２の数の残りの最下位ビットとの組み合わせであるデジタル値を出力するように構成された出力ユニット。【選択図】 図１

Description

[0001] 本発明は、データ変換器に関し、より具体的には、パイプライン型逐次近似アナログ／デジタル変換器に関する。

[0002] 逐次近似レジスタ（ＳＡＲ）アナログ／デジタル変換器（ＡＤＣ）は、中速、かつ、中分解能から高分解能のアプリケーションに対する電力効率の良い候補として広く使用されている。この技法によって課される速度制限を克服するために、多くの場合、時間インターリービングがＳＡＲ ＡＤＣに対して用いられている。しかしながら、構成時間インターリービングされたＳＡＲ ＡＤＣコア(constituent time interleaved SAR ADC cores)（サブＡＤＣ）の数の増加に伴い、及び／又は、パイプライン型ＳＡＲ ＡＤＣにおける能動素子の使用に伴い、幾つかの問題が浮上してきた。直接的な時間インターリービングでの既知の争点には、入力負荷の増加、厳しいサブＡＤＣマッチング及びタイミングスキュー要件、電力の増加及び面積の増加が含まれる。更に、増幅を提供するために典型的に使用される能動素子を用いたパイプライン化は、変化する環境に伴った複雑な誤差較正の必要性と、芳しくない電力効率とをもたらす。

[0003] 本発明は、受動素子だけを用いてパイプライン化された多段式アナログ／デジタルデータ変換に提供する。

[0004] 一実施形態では、多段式アナログ／デジタルデータ変換を提供するシステムが開示される。システムは、第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理することと、第１段の残差信号を出力することとを行うように構成された第１段ユニットと、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理するように構成された第２段ユニットと、第１段ユニットから受けた第１段の残差信号を、受動素子を用いて第２段ユニット上にサンプリングするように構成されたサンプリングユニットと、第１の数の最上位ビットと第２の数の残りの最下位ビットとの組み合わせであるデジタル値を出力するように構成された出力ユニットとを含む。

[0005] 別の実施形態では、多段式アナログ／デジタル変換を提供するための方法が開示される。方法は、第１段において、第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理することと、第１段において、第１の残差信号を出力することと、第２段において、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理することと、ここにおいて、第１段から受けた第１段の残差信号は、何れの能動素子も使用することなく第２段上にサンプリングされる、第１の数の最上位ビットと第２の数の最下位ビットとの組み合わせであるデジタル値を出力することとを含む。

[0006] 別の実施形態では、多段式アナログ／デジタル変換を提供するための装置が開示される。装置は、第１段において、第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理するための手段と、第１段において、第１の残差信号を出力するための手段と、第２段において、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理するための手段と、ここにおいて、第１段から受けた第１段の残差信号は、何れの能動素子も使用することなく第２段上にサンプリングされる、第１の数の最上位ビットと第２の数の最下位ビットとの組み合わせであるデジタル値を出力するための手段とを含む。

[0007] 更に別の実施形態では、何れの能動素子も用いることなくパイプライン化された多段式アナログ／デジタル変換を提供する方法が開示される。方法は、第１段において、第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理することと、第１段から第１の残差信号を出力することと、第２段において、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理することと、ここにおいて、第１段から受けた第１段の残差信号は、何れの能動素子も使用することなく第２段上にサンプリングされ、第１の基準信号は、第２段のための第２の基準信号を生成するために、２の、最上位ビットの第１の数乗で割られる、第１の数の最上位ビットと第２の数の残りの最下位ビットとの組み合わせであるデジタル値を出力することとを含む。

[0008] 本発明の他の特徴又は利点は、例として、本発明の態様を例示する本説明から明らかになるべきである。

[0009] 本発明の詳細、その構造及び動作の両方についての、は、部分的には、同様の参照番号が同様の部分を指す、添付された更なる図面の検討によって収集され得る。

[0010] 図１は、能動素子を用いずにパイプライン化されたＭビットの２段式アナログ／デジタル変換器アーキテクチャの機能ブロック図である。 [0011] 図２は、能動素子を用いずにパイプライン化されたＭビットの２段式逐次近似レジスタ（ＳＡＲ）アナログ／デジタル変換器（ＡＤＣ）の詳細な機能ブロック図である。 [0012] 図３は、能動素子を用いずにパイプライン化された３段式ｄビットＳＡＲ ＡＤＣの詳細な機能ブロック図である。

発明の詳細な説明

[0013] 上述したように、本技法によって課せられる速度制限を克服するためにＳＡＲ ＡＤＣに用いられた、構成時間インターリービングされたＳＡＲ ＡＤＣコア（constituent time interleaved SAR ADC cores）の数の増加に伴い、及び／又は、パパイプライン化されたＳＡＲ ＡＤＣにおける能動素子の使用に伴い、幾つかの問題が浮上してきた。直接的な時間インターリービングでの既知の争点には、入力負荷の増加、厳しいサブＡＤＣマッチング及びタイミングスキュー要件、電力の増加及び面積の増加が含まれる。更に、能動素子を用いたパイプライン化は、変化する環境に伴った複雑な誤差較正の必要性と、芳しくない電力効率とをもたらす。本明細書で説明されるある特定の実施形態は、速度改善を提供すると同時に、より小さい面積及び電力により、従来の時間インターリービング及び能動素子を用いたパイプライン化の欠点が解決される。この説明を読めば、様々な実装形態及びアプリケーションに本発明をどのように実装するかが明らかになるであろう。本発明の様々な実装形態が本明細書で説明されるが、これらの実装形態が、限定ではなく例としてのみ提示されることは理解される。このように、様々な実装形態のこの詳細な説明は、本発明の範囲又は幅を限定するものと解釈されるべきではない。

[0014] 一実施形態では、データ変換器回路は、受動素子だけを用いてパイプライン化された多段式アナログ／デジタル変換（例えば、Ｍビット変換）を提供する。データ変換器回路は、第１段、第２段、及び出力ユニットを含む。第１段は、アナログ入力信号を受け、第１の基準信号を使用して入力信号を第１の数の最上位ビット（即ち、Ｍ−Ｎビット）へと処理する。第１段もまた、第１の残差信号を出力する。第２段は、第１段の残差信号を受け、第１の基準信号の、第１段において処理されたビット数の関数である因数ぶんの１になるように調整された第２の基準信号を使用して第２の数の残りの最下位ビット（即ち、Ｎビット）へと処理する。更に、第１段から受けた第１の残差信号は、能動素子によって増幅されることなしに第２段上にサンプリングされる。出力ユニットは、第１の数の最上位ビットと、第２の数の最下位ビットとの組み合わせであるデジタル値を出力する。

[0015] 図１は、本発明の一実施形態に係る、Ｍビットの２段式アナログ／デジタル変換器アーキテクチャ１００の機能ブロック図である。図１では、第１段１１０は、入力電圧Ｖ_ｉｎ及びＶ_ｒｅｆ１並びに出力電圧Ｖ_ａｐｐ１及びＶ_ｒｅｓ１で、（Ｍ−Ｎ）個の最上位ビット（ＭＳＢ）を処理するように構成される。出力電圧Ｖ_ａｐｐ１は、第１段１１０の容量性のデジタル／アナログ変換器（ＣＤＡＣ）のアナログ出力電圧であり、これは、第１の比較器１３０に入力される第１段のＳＡＲ ＡＤＣのデジタル出力に基づいた入力信号のアナログ近似値である。第１の比較器１３０へのもう１つの入力は、入力電圧Ｖ_ｉｎである。第１段からの出力残差電圧（Ｖ_ｒｅｓ１）、これは入力電圧Ｖ_ｉｎとＶ_ａｐｐ１との差分である、が、アクティブな増幅器によって増幅されることなく第２段１２０上にサンプリングされる。図１の実施形態では、第１段の出力残差電圧（Ｖ_ｒｅｓ１）は、サンプル及び保持スイッチ１５０のようなサンプリングユニットだけを使用して第２段１２０上にサンプリングされる。他の実施形態では、第２段上への第１段の出力残差電圧のサンプリングは、ダイオード、抵抗器、或いはトランジスタ又は光導電性デバイスのような他の形式のスイッチのような他の受動素子を使用して行われ得る。このサンプリングの完了に応じて、第２段１２０は、オリジナルの第１のサンプルのＳＡＲ処理を継続し、一方で、第１段１１０は、新たな第２のサンプルについて、独立してＳＡＲサンプリング／処理を開始する。第２段１２０は、入力電圧Ｖ_ｒｅｓ１及びＶ_ｒｅｆ２並びに出力電圧Ｖ_ａｐｐ２及びＶ_ｒｅｓ２で、Ｎ個の最下位ビット（ＬＳＢ）を処理するように構成される。第１段の残差電圧の増幅の欠如を補うために、第２段のための基準信号（Ｖ_ｒｅｆ２）が適切に調整される。図１の例示される実施形態では、第２段のための基準信号（Ｖ_ｒｅｆ２）は、２から（Ｍ−Ｎ）の累乗までによって割られた第１段のための基準信号（Ｖ_ｒｅｆ１）にほぼ等しくなるように調整される。故に、幾つかの実施形態では、第２段のための基準信号は、２から第１段で処理されたビット数までによって割られた第１段のための参照信号に設定される。第２段のＣＤＡＣのアナログ出力電圧（Ｖ_ａｐｐ２）は、第２の比較器１４０に入力される。例示される実施形態では、第２段の残差電圧（Ｖ_ｒｅｓ２）は、この第２段が最後の段であるため、使用されない。例示された実施形態では、第２段のための基準信号は、２から第１段で処理されたビット数（これはＭ−Ｎに等しい）までになるようにプログラミングされるが、第２段の基準信号は、異なるように（例えば、第１段と第２段のとの間に１ビットの冗長性が加えられる場合には、２からＭ−Ｎ−１までとなるように）プログラミングされ得る。別の実施形態では、信号分割器ユニットは、２の累乗から最上位ビットの第１の数引く段間の冗長ビットの数までによって第１の基準信号を割って、第２の基準信号を生成する。段間の冗長ビットは、較正のようないくつかの目的で使用され得る。

[0016] 図２は、能動素子を用いずにパイプライン化されたＭビットの２段式逐次近似レジスタ（ＳＡＲ）アナログ／デジタル変換器（ＡＤＣ）２００の詳細な機能ブロック図である。図２に示される２段式ＭビットＳＡＲ ＡＤＣ２００の例示される実施形態は、第１段ユニット２０２、第２段ユニット２０４、信号分割器ユニット２５０、及び出力ユニット２８０を含む。ＭビットＳＡＲ ＡＤＣ２００は、ＭビットＳＡＲ ＡＤＣ２００の変換精度全体を増加させるために、信号分割器ユニット２５０を較正するように構成された較正ユニット２５２も含む。第１段ユニット２０２は、（Ｍ−Ｎ）ビットレジスタ２１０、（Ｍ−Ｎ）ビットＣＤＡＣ２３０、及び第１の比較器２６０を含む。第２段ユニット２０４は、Ｎビットレジスタ２２０、ＮビットＣＤＡＣ２４０、サンプル及び保持スイッチ２０６のようなサンプリングユニット、及び第２の比較器２７０を含む。保持スイッチ２０６は、先行のＳＡＲ ＡＤＣ段がその入力を処理している全期間中か、又は、先行の段における残差生成の完了の直後の何れかに接続され得る。先行の段のサンプリング又は処理期間の定義に関係する信号は、保持スイッチ２０６を制御するために使用され得る。出力ユニット２８０は、（Ｍ−Ｎ）個の最上位ビットと、Ｎ個の最下位ビットとの組み合わせであるＭビットのデジタル値を出力する。

[0017] 動作中、（Ｍ−Ｎ）ビットＣＤＡＣ２３０は、（Ｍ−Ｎ）個の最上位ビットを、アナログ出力値（Ｖ_ａｐｐ１）へと変換し、その初期値は、入力されたフルスケール範囲の中間に対応する値に設定される。第１の比較器２６０は、入力電圧（Ｖ_ｉｎ）を、（Ｍ−Ｎ）ビットＣＤＡＣ２３０の変換後のアナログ出力値（Ｖ_ａｐｐ１）と比較する。第１の比較器２６０は、変換シーケンス中でＭＳＢの１つ下のビットとして、比較の結果を（Ｍ−Ｎ）ビットレジスタ２１０に出力及びフィードバックする。次いで、（Ｍ−Ｎ）ビットＣＤＡＣ２３０は、（Ｍ−Ｎ）ビットレジスタ２１０によって出力された（Ｍ−Ｎ）ビットのデジタル値に基づいて、第１の比較器２６０へのその出力（Ｖ_ａｐｐ１）を調整する。（Ｍ−Ｎ）ビットＣＤＡＣ２３０は、入力電圧（Ｖ_ｉｎ）とアナログ出力電圧（Ｖ_ａｐｐ１）との差分を計算することによって、残差出力（Ｖ_ｒｅｓ１）を算出及び出力する減算ユニット２３２も含む。次いで、残差出力電圧（Ｖ_ｒｅｓ１）は、第１のサンプルのＳＡＲ処理を継続する、第２段ユニット２０４による処理のために第２段上にサンプリングされ、一方で、第１段ユニット２０２は、第２のサンプルについて、独立してＳＡＲサンプリング／処理を開始する。

[0018] 第２段では、ＮビットＣＤＡＣ２４０は、Ｎ個の最下位ビットを、アナログ出力電圧（Ｖ_ａｐｐ２）へと変換する。次いで、第２の比較器２７０は、ＮビットＣＤＡＣ２４０のアナログ出力電圧（Ｖ_ａｐｐ２）を、第１段からの残差出力電圧（Ｖ_ｒｅｓ１）と比較する。更に、第２の比較器２７０は、この第２段が分解するようタスクが課されたＮビットシーケンス中の第１のビットとして、比較の結果をＮビットレジスタ２２０に出力する。次に、Ｎビットレジスタ２２０のＮビットのデジタル値出力は、ＮビットＣＤＡＣ２４０に供給され、それにより、それは、そのアナログ出力を調整し、Ｎビットすべてが分解されるまで上述されたプロセスを繰り返すことができる。第１段ユニット２０２の（Ｍ−Ｎ）ビットＣＤＡＣ２３０に類似して、ＮビットＣＤＡＣ２４０もまた、第１段からの残差電圧（Ｖ_ｒｅｓ１）とアナログ出力電圧（Ｖ_ａｐｐ２）との差分を計算することによって、残差出力電圧（Ｖ_ｒｅｓ２）を算出する減算ユニット２４２を含む。第２段ユニット２０４が最後の段であるため、第２段２０４のＮビットＣＤＡＣ２４０によって算出された残差電圧（Ｖ_ｒｅｓ２）は使用されない。しかしながら、第３段（示されない）のような更なる段が存在すれば、第２段の残差電圧（Ｖ_ｒｅｓ２）は、第３段上にサンプリングされるだろう。

[0019] Ｎ個の最下位ビットを処理するために、ＮビットＣＤＡＣ２４０はまた、信号分割器ユニット２５０から基準信号（Ｖ_ｒｅｆ２）を受ける。図２の例示される実施形態では、信号分割器ユニット２５０は、第１段の基準信号（Ｖ_ｒｅｆ１）を２の因数から（Ｍ−Ｎ）の累乗までによって割って、第２段ユニット２０４のための基準信号（Ｖ_ｒｅｆ２）を生成する。故に、第２段の処理のための基準信号は、２の累乗の因数から第１段で処理されたビット数（即ち、Ｍ−Ｎ）までによって減少される。第２段の基準信号（Ｖ_ｒｅｆ２）は、２から第１段で処理されたビット数（例えば、このケースではＭ−Ｎ）の累乗までによって割られた第１段の基準信号（Ｖ_ｒｅｆ１）とは異なる値となるようにプログラミングされ得る。一実施形態では、上述したように、第２段の基準信号（Ｖ_ｒｅｆ２）は、２つのＳＡＲパイプライン段の間に１ビットの冗長性が加えられる場合には、２から第１段で処理されたビット数の累乗引く１までによって割られた第１段の基準信号（Ｖ_ｒｅｆ１）となるようにプログラミングされ得る。

[0020] 利得不確実性と、１つの段から次の段にサンプリングされる残差電圧における不正確性とを含む幾つかの異なる要因により、次の段（このケースでは、第２段）のための基準信号は、次の段において測定される残差電圧の値に従って較正され得る。従って、ＭビットＳＡＲ ＡＤＣ２００はまた、信号分割器ユニット２５０を較正し、ＭビットＳＡＲ ＡＤＣ２００の変換精度全体を増加させるために、信号分割器ユニット２５０に結合された較正ユニット２５２を含む。例えば、較正ユニット２５２は、第２段のための基準信号（Ｖ_ｒｅｆ２）を微調整するために追加の抵抗器又は他の構成要素を加えるように、信号分割器ユニット２５０内のスイッチを制御し得る。故に、調整の量は、利得不確実性により引き起こされる、１つの段から次の段に転送されている間の残差電圧における変動のサイズに依存する。別の実施形態では、利得不確実性によって引き起こされる誤差は、上述されたアナログ基準較正の代わりに、デジタルドメインにおいて直接較正され得る。

[0021] 図３は、能動素子を用いずにパイプライン化された３段式ｄビットＳＡＲ ＡＤＣ３００の詳細な機能ブロック図である。図２に例示された２段式ＳＡＲ ＡＤＣ２００の拡張として、３段式ＳＡＲ ＡＤＣ３００は、第１段において「ａ」ビット、第２段において「ｂ」ビット、第３段において「ｃ」ビットの計「ｂ」ビットを処理する。図３に示される３段式ｄビットＳＡＲ ＡＤＣ３００は、第１段ユニット３１０、第２段ユニット３２０、及び第３段ユニット３３０を含む。３段式ｄビットＳＡＲ ＡＤＣ３００はまた、第１の信号分割器ユニット３１８、第２の信号分割器ユニット３４２、較正ユニット３４０、及び出力ユニット３５０を含む。２段式ＳＡＲ ＡＤＣ２００の較正ユニット２５２と同様に、較正ユニット３４０は、ｄビットＳＡＲ ＡＤＣ３００の変換精度全体を増加させるために、信号分割器ユニット３１８、３４２（これは、それぞれ第２段及び第３段のための基準信号を提供する）を較正するように構成される。

[0022] 第１段ユニット３１０は、ａビットレジスタ３１２、ａビットＣＤＡＣ３１４、及び第１の比較器３１６を含む。第２段ユニット３２０は、ｂビットレジスタ３２２、ｂビットＣＤＡＣ３２４、サンプル及び保持スイッチ３２８のようなサンプリングユニット、及び第２の比較器３２６を含む。第３段ユニット３３０は、ｃビットレジスタ３３２、ｃビットＣＤＡＣ３３４、サンプル及び保持スイッチ３３８のようなサンプリングユニット、及び第３の比較器３３６を含む。２段式ＳＡＲ ＡＤＣ２００と同様に、保持スイッチ３２８、３３８は、先行のＳＡＲ ＡＤＣ段がその入力を処理している全期間中か、又は、先行の段における残差生成の完了の直後の何れかに接続され得る。先行の段のサンプリング又は処理期間の定義に関係する信号が、保持スイッチ３２８、３３８を制御するために使用され得る。出力ユニット３５０は、「ａ」個の最上位ビットと、「ｂ」個の中間ビットと、「ｃ」個の最下位ビットとの組み合わせであるｄビットのデジタル値を出力する。

[0023] 動作中、ａビットＣＤＡＣ３１４は、「ａ」個の最上位ビットを、アナログ出力値（Ｖ_ａｐｐ１）へと変換し、ここで、その初期値は、入力されたフルスケール範囲の中間に対応する値に設定される。第１の比較器３１６は、入力電圧（Ｖ_ｉｎ）を、ａビットＣＤＡＣ３１４の変換後のアナログ出力値（Ｖ_ａｐｐ１）と比較する。第１の比較器３１６は、変換シーケンス中のＭＳＢの一つ下のビットとして、比較の結果をａビットレジスタ３１２に出力又はフィードバックする。次いで、ａビットＣＤＡＣ３１４は、第１の比較器３１６へのその出力（Ｖ_ａｐｐ１）を、ａビットレジスタ３１２によって出力された「ａ」ビットのデジタル値に基づいて調整する。ａビットＣＤＡＣ３１４はまた、入力電圧（Ｖ_ｉｎ）とアナログ出力電圧（Ｖ_ａｐｐ１）との差分を計算することによって残差出力（Ｖ_ｒｅｓ１）を算出し、出力する。次いで、残差出力電圧（Ｖ_ｒｅｓ１）は、第１のサンプルのＳＡＲ処理を継続する第２段ユニット３２０による処理のための第２段上にサンプリングされ、一方で、第１段ユニット３１０は、第２のサンプルについて、独立してＳＡＲサンプリング／処理を開始する。

[0024] 第２段の動作中、ｂビットＣＤＡＣ３２４は、「ｂ」個の中間ビットを、アナログ出力値（Ｖ_ａｐｐ２）へと変換する。第２の比較器３２６は、第１段からの残差電圧（Ｖ_ｒｅｓ１）を、ｂビットＣＤＡＣ３２４の変換後のアナログ出力値（Ｖ_ａｐｐ２）と比較する。第２の比較器３２６は、変換シーケンス中の一つ下のビットとして、比較の結果をｂビットレジスタ３２２に出力又はフィードバックする。次いで、ｂビットＣＤＡＣ３２４は、第２の比較器３２６へのその出力（Ｖ_ａｐｐ２）を、ｂビットレジスタ３２２によって出力された「ｂ」ビットのデジタル値に基づいて調整する。ｂビットＣＤＡＣ３２４はまた、第１段からの残差電圧（Ｖ_ｒｅｓ１）と、アナログ出力電圧（Ｖ_ａｐｐ２）との差分を計算することによって、残差出力電圧（Ｖ_ｒｅｓ２）を算出し、出力する。次いで、この残差出力電圧（Ｖ_ｒｅｓ２）は、第１のサンプルのＳＡＲ処理を継続する第３段ユニット３３０による処理のために第３段上にサンプリングされ、一方で、第２段ユニット３２０は、第２のサンプルについて、独立してＳＡＲサンプリング／処理を開始し、第１段ユニット３１０は、第３のサンプルについて、独立してＳＡＲサンプリング／処理を開始する。

[0025] 第３段では、ｃビットＣＤＡＣ３３４は、「ｃ」個の最下位ビットを、アナログ出力電圧（Ｖ_ａｐｐ３）へと変換する。次いで、第３の比較器３３６は、ｃビットＣＤＡＣ３３４のアナログ出力電圧（Ｖ_ａｐｐ３）を、第２段からの残差出力電圧（Ｖ_ｒｅｓ２）と比較する。更に、第３の比較器３３６は、この第３段が分解するようタスクが課されたｃビットシーケンス中の第１のビットとして、比較の結果をｃビットレジスタ３３２に出力する。次いで、ｃビットレジスタ３３２のｃビットのデジタル値出力は、ｃビットＣＤＡＣ３３４に供給され、それにより、それは、そのアナログ出力を調整し、ｃビットすべてが分解されるまで上述されたプロセスを繰り返すことができる。第１段ユニット３１０におけるａビットＣＤＡＣ３１４及び第２段ユニット３２０におけるｂビットＣＤＡＣ３２４に類似して、ｃビットＣＤＡＣ３３４もまた、第２段からの残差電圧（Ｖ_ｒｅｓ２）とアナログ出力電圧（Ｖ_ａｐｐ３）との差分を計算することによって、残差出力電圧（Ｖ_ｒｅｓ３）を算出する。第３段ユニット３３０が最後の段であるため、第３段ユニット３３０のｃビットＣＤＡＣ３３４によって算出された残差電圧（Ｖ_ｒｅｓ３）は使用されない。しかしながら、第４段（示されない）のような更なる段がある場合、第３段の残差電圧（Ｖ_ｒｅｓ３）は、第４段上にサンプリングされるだろう。従って、図３において第３段を追加するために説明されたものと同様に追加の段のユニットを設計することによって、追加の段（例えば、３つよりも多くの段）が追加され得ることは理解され得る。

[0026] 「ｂ」個の中間ビットを処理するために、ｂビットＣＤＡＣ３２４はまた、第１の信号分割器ユニット３１８から基準信号（Ｖ_ｒｅｆ２）を受ける。図３の例示される実施形態では、第１の信号分割器ユニット３１８は、第１段の基準信号（Ｖ_ｒｅｆ１）を２の因数から「ａ」の累乗までによって割って、第２段ユニット３２０のための基準信号（Ｖ_ｒｅｆ２）を生成する。故に、第２段の処理のための基準信号は、２の累乗の因数から第１段で処理されたビット数（即ち、「ａ」）までによって減少される。「ｃ」個の最下位ビットを処理するために、ｃビットＣＤＡＣ３３４はまた、第２の信号分割器ユニット３４２から基準信号（Ｖ_ｒｅｆ３）を受ける。図３の例示される実施形態では、第２の信号分割器ユニット３４２は、第２段の基準信号（Ｖ_ｒｅｆ2）を、２の因数から「ｂ」の累乗までによって割って、第３段ユニット３３０のための基準信号（Ｖ_ｒｅｆ３）を生成する。故に、第３段の処理のための基準信号は、２の累乗の因数から第２段で処理されたビット数（即ち、ｂ）までによって減少される。前述と同様に、第２段及び第３段の基準信号（Ｖ_ｒｅｆ２及びＶ_ｒｅｆ３）は、上述されたビット冗長性がパイプライン段間にもたらされる場合、２から前段で処理されたビット数の累乗までによって割られた前段の基準信号とは異なる値となるようにプログラミングされ得る。

[0027] ３段式ｄビットＳＡＲ ＡＤＣ３００はまた、信号分割器ユニット３１８、３４２を較正し、３段式ｄビットＳＡＲ ＡＤＣ３００の変換精度全体を増加させるためにそれらに結合された較正ユニット３４０を含む。例えば、較正ユニット３４０は、第２段のための基準信号（Ｖ_ｒｅｆ２）及び第３段のための基準信号（Ｖ_ｒｅｆ３）を微調整するための追加の抵抗器を加えるように信号分割器ユニット３１８、３４２内のスイッチを制御することができる。故に、調整の量は、伝達プロセス中の利得不確実性によって引き起こされる、１つの段から次の段に伝達される残差電圧の変動のサイズに依存する。

[0028] より小さい面積、低減された電力、及びより高い速度に加え、図１〜図３に示される提案されたパイプライン型ＳＡＲアーキテクチャを使用する幾つかの利点がある。例えば、残差経路に能動素子が無いことは、能動素子が実際に使用されるケースと比べて、面積及び電力を低減させ、プロセス、温度、及び電源電圧にわたって、速度及び精度を高める。更に、そのような能動素子は、ＣＭＯＳ技法スケーリングが継続するに伴って深刻な課題に直面するであろう精密な能動増幅器設計である必要があるだろう。提案されたイプライン型ＳＡＲアーキテクチャはまた、第１段、第２段、及び第３段について、ＣＤＡＣユニットキャパシタを独立して決定する能力を提供する。パイプライン化が使用されず、かつ、これらの段が単一のＳＡＲ ＡＤＣへと統合された場合、第２段及び第３段に対応する統合ＣＤＡＣの一部を構成するキャパシタは根本的に、所与のトータル入力キャパシタンス要件のためにより小さくなるため、より小さいユニットキャパシタサイズからの潜在的な不一致により、変換性能を制限し得る。これらのキャパシタは、ＡＤＣ入力キャパシタンス全体を制限するために、小さいだろう。提案された実施形態では、この制限は取り除かれ、第２段及び第３段のキャパシタのサイズは、ＡＤＣの入力キャパシタンスを更に増加させることなく、増やされ得る。

[0029] 本発明の幾つかの実施形態が上に説明されているが、本発明の多くの変形が可能である。例えば、幾つかの実施形態では、サブＡＤＣの３つよりも多くのパイプライン化の段が使用され得る。別の例では、任意のデジタル／アナログ変換器（ＤＡＣ）が、容量性のデジタル／アナログ変換器（ＣＤＡＣ）の代わりに使用され得る。追加的に、様々な実施形態の特徴は、上述されたものとは異なる組み合わせへと組み合わせられ得る。例えば、上述した実施形態では、入力又は残差信号を、適切なＣＤＡＣによって生成される近似信号と比較するために比較器１３０、１４０、２６０、２７０、３１６、３２６、３３６が示される。これらの比較器は、依然として、（ｉ）それらの入力／残差信号を、（ｉｉ）それらの近似値信号と比較し得るが、信号（ｉ）及び（ｉｉ）は、上述されたような２つの完全に別個の信号というよりはむしろ、ＣＤＡＣによって異なる方法で組み合わせられている。更に、明確なかつ簡潔な説明のために、システム及び方法の多くの説明は、簡略化されている。多くの説明は、特定の規格の用語と構造とを使用する。しかしながら、開示されたシステム及び方法は、より広く適用可能である。

[0030] 当業者は、本明細書で開示された実施形態に関連して説明された実例となる様々なブロック及びモジュールが、様々な形式で実装され得ることを認識するだろう。幾つかのブロック及びモジュールは概して、それらの機能性の観点から上に説明されている。そのような機能性がどのようにして実装されるかは、システム全体に課せられる設計制約に依存する。当業者は、特定アプリケーションごとに、上で説明された機能を様々な方法で実装することができるが、このような実装の決定は本発明の適用範囲からの逸脱の原因になるとして解釈されるべきではない。加えて、モジュール、ブロック、又はステップの機能のグループ化は、説明を容易にするためのものである。特定の機能又はステップは、本発明を逸脱することなく、１つのモジュール又はブロックから移動可能である。

[0031] 本明細書で開示された実施形態に関連して説明された様々な実例となる論理ブロック、ユニット、ステップ、構成要素、及びモジュールは、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）のようなプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタ論理、ディスクリートハードウェア構成要素、或いは本明細書で説明された機能を行うように設計されたこれらの任意の組み合わせで、実装され得るか又は行われ得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替的に、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つ又は複数のマイクロプロセッサ、或いは任意の他のそのような構成との組み合わせとして実装され得る。更に、本明細書において説明された本実施形態及び機能ブロック及びモジュールを実装する回路は、様々なトランジスタタイプ、論理ファミリ、及び設計方法論を使用して実現され得る。

[0032] 開示された実施形態についての以上の説明は、当業者が本発明を製造又は使用できるように提供されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で説明された包括的な原理は、本発明の精神又は適用範囲から逸脱することなく、他の実施形態に適用され得る。故に、本明細書で提示される説明と図面とが、本発明の現在の好ましい実施形態を表し、従って、本発明によって広く予期される主題を表すことは理解されるべきである。本発明の範囲が、当業者に自明となり得る他の実施形態を十分に包含すること、及び、その結果、本発明の範囲が、添付の特許請求の範囲以外の何によっても限定されないことは更に理解されるべきである。

[0032] 開示された実施形態についての以上の説明は、当業者が本発明を製造又は使用できるように提供されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で説明された包括的な原理は、本発明の精神又は適用範囲から逸脱することなく、他の実施形態に適用され得る。故に、本明細書で提示される説明と図面とが、本発明の現在の好ましい実施形態を表し、従って、本発明によって広く予期される主題を表すことは理解されるべきである。本発明の範囲が、当業者に自明となり得る他の実施形態を十分に包含すること、及び、その結果、本発明の範囲が、添付の特許請求の範囲以外の何によっても限定されないことは更に理解されるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
多段式アナログ／デジタルデータ変換を提供するシステムであって、
第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理することと、第１段の残差信号を出力することとを行うように構成された第１段ユニットと、
前記第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理するように構成された第２段ユニットと、
前記第１段ユニットから受けた前記第１段の残差信号を、受動素子を用いて前記第２段ユニット上にサンプリングするように構成されたサンプリングユニットと、
前記第１の数の最上位ビットと前記第２の数の残りの最下位ビットとの組み合わせであるデジタル値を出力するように構成された出力ユニットと
を備えるシステム。
［Ｃ２］
前記第２段ユニットのための前記第２の基準信号を生成するために前記第１の基準信号を割るように構成された信号分割器ユニット
を更に備え、
ここにおいて、前記第２の基準信号は、前記第１の数の最上位ビットの関数である因数によって前記第１の基準信号より小さくなるように調整される、Ｃ１に記載のシステム。
［Ｃ３］
前記信号分割器ユニットは、前記第２の基準信号を生成するために、２の累乗から前記最上位ビットの第１の数までによって割る、Ｃ２に記載のシステム。
［Ｃ４］
前記信号分割器ユニットは、前記第２の基準信号を生成するために、前記第１の基準信号を、２の累乗から前記最上位ビットの前記第１の数引く段間の冗長ビットの数までによって割る、Ｃ２に記載のシステム。
［Ｃ５］
前記信号分割器ユニットを較正し、前記第２の基準信号を調整することによって前記システムの変換精度全体を増加させるために、前記信号分割器ユニットに結合された較正ユニット
を更に備え、
ここにおいて、前記第２の基準信号への前記調整の量は、後続の段への前記第１段の残差信号の伝達中の利得不確実性及び不正確性による前記第１段の残差信号の変動に比例する、
Ｃ２に記載のシステム。
［Ｃ６］
前記サンプリングユニットは、サンプル及び保持スイッチである、Ｃ１に記載のシステム。
［Ｃ７］
前記第１段ユニットは、
前記アナログ入力信号に対応する前記第１の数の最上位ビットを記憶する第１のレジスタと、
前記第１の数の最上位ビットを、前記アナログ入力信号の第１段の近似値へと変換し、前記第１段の残差信号を生成する第１のデジタル／アナログ変換器（ＤＡＣ）と、
前記アナログ入力信号を、前記アナログ入力信号の前記第１段の近似値と比較し、第１のデジタル出力を出力する第１の比較器と
を備え、
ここにおいて、前記第１のデジタル出力は、前記第１の数の最上位ビットを調整するために前記第１のレジスタにフィードバックされる、Ｃ１に記載のシステム。
［Ｃ８］
前記第２段ユニットは、
前記第１段の残差信号に対応する前記第２の数の残りの最下位ビットを記憶する第２のレジスタと、
前記第２の数の残りの最下位ビットを、前記第１段の残差信号の第２段の近似値へと変換する第２のデジタル／アナログ変換器（ＤＡＣ）と、
前記第１段の残差信号を前記第１段の残差信号の近似値と比較し、前記第２の数の残りの最下位ビットを調整するために前記第２のレジスタにフィードバックされる第２のデジタル出力を出力する第２の比較器と
を備える、Ｃ１に記載のシステム。
［Ｃ９］
多段式アナログ／デジタル変換を提供する方法であって、
第１段において、第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理することと、
前記第１段において、第１の残差信号を出力することと、
第２段において、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理することと、
ここにおいて、前記第１段から受けた前記第１段の残差信号は、何れの能動素子も使用せずに前記第２段の上にサンプリングされる、
前記第１の数の最上位ビットと、前記第２の数の最下位ビットとの組み合わせであるデジタル値を出力することと
を備える方法。
［Ｃ１０］
前記第２段のための前記第２の基準信号を生成するために、２の累乗から前記最上位ビットの第１の数までによって割ること
を更に備える、Ｃ９に記載の方法。
［Ｃ１１］
第１段において、アナログ入力信号を第１の数の最上位ビットへと処理することは、
第１のレジスタを使用して、前記アナログ入力信号に対応する前記第１の数の最上位ビットを記憶することと、
第１のデジタル／アナログ変換器（ＤＡＣ）を使用して、前記第１の数の最上位ビットを、前記アナログ入力信号の第１段の近似値に変換し、前記第１段の残差信号を生成することと、
前記アナログ入力信号を前記アナログ入力信号の前記第１段の近似値と比較し、前記比較に基づいて第１のデジタル出力を出力することと
を備え、
ここにおいて、前記第１のデジタル出力は、前記第１の数の最上位ビットを調整するために、前記第１のレジスタにフィードバックされる、Ｃ９に記載の方法。
［Ｃ１２］
第２段において、前記第１段から前記第１段の残差信号を受け、第２の数の残りの最下位ビットへと処理することは、
第２のレジスタを使用して、前記第１段の残差信号に対応する前記第２の数の残りの最下位ビットを記憶することと、
第２のデジタル／アナログ変換器（ＤＡＣ）を使用して、前記第２の数の最下位ビットを、前記第１段からの前記第１段の残差信号の第２段の近似値へと変換することと、
前記第１段の残差信号を、前記第１段の残差信号の前記第２段の近似値と比較し、前記比較に基づいて第２のデジタル出力を出力することと
を備え、
ここにおいて、前記第２のデジタル出力は、前記第２の数の最下位ビットを調整するために、前記第２のレジスタにフィードバックされる、Ｃ９に記載の方法。
［Ｃ１３］
多段式アナログ／デジタル変換を提供するための装置であって、
第１段において、第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理するための手段と、
前記第１段において、第１の残差信号を出力するための手段と、
第２段において、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理するための手段と、
ここにおいて、前記第１段から受けた前記第１段の残差信号は、何れの能動素子も使用せずに前記第２段の上にサンプリングされ、
前記第１の数の最上位ビットと、前記第２の数の残りの最下位ビットとの組み合わせであるデジタル値を出力するための手段と
を備える装置。
［Ｃ１４］
前記第２段のための前記第２の基準信号を生成するために、前記第１の基準信号を、２の累乗から前記最上位ビットの第１の数までによって割るための手段
を更に備える、Ｃ１３に記載の装置。
［Ｃ１５］
前記第２段のための前記第２の基準信号を生成するために、前記第１の基準信号を、２の累乗から前記最上位ビットの第１の数引く段間の冗長ビットの数までによって割るための手段
を更に備える、Ｃ１３に記載の装置。
［Ｃ１６］
第１段において、アナログ入力信号を第１の数の最上位ビットへと処理するための手段は、
第１のレジスタを使用して、前記アナログ入力信号に対応する前記第１の数の最上位ビットを記憶するための手段と、
第１のデジタル／アナログ変換器（ＤＡＣ）を使用して、前記第１の数の最上位ビットを、前記アナログ入力信号の第１段の近似値に変換し、前記第１段の残差信号を生成するための手段と、
前記アナログ入力信号を、前記アナログ入力信号の前記第１段の近似値と比較し、前記比較に基づいて第１のデジタル出力を出力するための手段と
を備え、
ここにおいて、前記第１のデジタル出力は、前記第１の数の最上位ビットを調整するために、前記第１のレジスタにフィードバックされる、Ｃ１３に記載の装置。
［Ｃ１７］
第２段において、前記第１段の残差信号を受け、第２の数の残りの最下位ビットへと処理するための手段は、
第２のレジスタを使用して、前記第１段の残差信号に対応する前記第２の数の残りの最下位ビットを記憶するための手段と、
第２のデジタル／アナログ変換器（ＤＡＣ）を使用して、前記第２の数の最下位ビットを、前記第１段の残差信号の第２段の近似値へと変換するための手段と、
前記第１段の残差信号を、前記第１段の残差信号の前記第２段の近似値と比較し、前記比較に基づいて第２のデジタル出力を出力するための手段と、
ここにおいて、前記第２のデジタル出力は、前記第２の数の最下位ビットを調整するために、前記第２のレジスタにフィードバックされる、Ｃ１３に記載の装置。
［Ｃ１８］
何れの能動素子も用いずにパイプライン化された多段式アナログ／デジタル変換を提供する方法であって、
第１段において、第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理することと、
前記第１段から第１の残差信号を出力することと、
第２段において、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理することと、
ここにおいて、前記第１段から受けた前記第１段の残差信号は、何れの能動素子も使用せずに前記第２段上にサンプリングされ、
前記第１の基準信号は、前記第２段のための前記第２の基準信号を生成するために、２の、前記最上位ビットの第１の数乗、で割られる、
前記第１の数の最上位ビットと、前記第２の数の残りの最下位ビットとの組み合わせであるデジタル値を出力することと
を備える方法。

Claims (18)

1. 多段式アナログ／デジタルデータ変換を提供するシステムであって、
   第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理することと、第１段の残差信号を出力することとを行うように構成された第１段ユニットと、
   前記第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理するように構成された第２段ユニットと、
   前記第１段ユニットから受けた前記第１段の残差信号を、受動素子を用いて前記第２段ユニット上にサンプリングするように構成されたサンプリングユニットと、
   前記第１の数の最上位ビットと前記第２の数の残りの最下位ビットとの組み合わせであるデジタル値を出力するように構成された出力ユニットと
   を備えるシステム。
2. 前記第２段ユニットのための前記第２の基準信号を生成するために前記第１の基準信号を割るように構成された信号分割器ユニット
   を更に備え、
   ここにおいて、前記第２の基準信号は、前記第１の数の最上位ビットの関数である因数によって前記第１の基準信号より小さくなるように調整される、請求項１に記載のシステム。
3. 前記信号分割器ユニットは、前記第２の基準信号を生成するために、２の累乗から前記最上位ビットの第１の数までによって割る、請求項２に記載のシステム。
4. 前記信号分割器ユニットは、前記第２の基準信号を生成するために、前記第１の基準信号を、２の累乗から前記最上位ビットの前記第１の数引く段間の冗長ビットの数までによって割る、請求項２に記載のシステム。
5. 前記信号分割器ユニットを較正し、前記第２の基準信号を調整することによって前記システムの変換精度全体を増加させるために、前記信号分割器ユニットに結合された較正ユニット
   を更に備え、
   ここにおいて、前記第２の基準信号への前記調整の量は、後続の段への前記第１段の残差信号の伝達中の利得不確実性及び不正確性による前記第１段の残差信号の変動に比例する、
   請求項２に記載のシステム。
6. 前記サンプリングユニットは、サンプル及び保持スイッチである、請求項１に記載のシステム。
7. 前記第１段ユニットは、
   前記アナログ入力信号に対応する前記第１の数の最上位ビットを記憶する第１のレジスタと、
   前記第１の数の最上位ビットを、前記アナログ入力信号の第１段の近似値へと変換し、前記第１段の残差信号を生成する第１のデジタル／アナログ変換器（ＤＡＣ）と、
   前記アナログ入力信号を、前記アナログ入力信号の前記第１段の近似値と比較し、第１のデジタル出力を出力する第１の比較器と
   を備え、
   ここにおいて、前記第１のデジタル出力は、前記第１の数の最上位ビットを調整するために前記第１のレジスタにフィードバックされる、請求項１に記載のシステム。
8. 前記第２段ユニットは、
   前記第１段の残差信号に対応する前記第２の数の残りの最下位ビットを記憶する第２のレジスタと、
   前記第２の数の残りの最下位ビットを、前記第１段の残差信号の第２段の近似値へと変換する第２のデジタル／アナログ変換器（ＤＡＣ）と、
   前記第１段の残差信号を前記第１段の残差信号の近似値と比較し、前記第２の数の残りの最下位ビットを調整するために前記第２のレジスタにフィードバックされる第２のデジタル出力を出力する第２の比較器と
   を備える、請求項１に記載のシステム。
9. 多段式アナログ／デジタル変換を提供する方法であって、
   第１段において、第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理することと、
   前記第１段において、第１の残差信号を出力することと、
   第２段において、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理することと、
   ここにおいて、前記第１段から受けた前記第１段の残差信号は、何れの能動素子も使用せずに前記第２段の上にサンプリングされる、
   前記第１の数の最上位ビットと、前記第２の数の最下位ビットとの組み合わせであるデジタル値を出力することと
   を備える方法。
10. 前記第２段のための前記第２の基準信号を生成するために、２の累乗から前記最上位ビットの第１の数までによって割ること
    を更に備える、請求項９に記載の方法。
11. 第１段において、アナログ入力信号を第１の数の最上位ビットへと処理することは、
    第１のレジスタを使用して、前記アナログ入力信号に対応する前記第１の数の最上位ビットを記憶することと、
    第１のデジタル／アナログ変換器（ＤＡＣ）を使用して、前記第１の数の最上位ビットを、前記アナログ入力信号の第１段の近似値に変換し、前記第１段の残差信号を生成することと、
    前記アナログ入力信号を前記アナログ入力信号の前記第１段の近似値と比較し、前記比較に基づいて第１のデジタル出力を出力することと
    を備え、
    ここにおいて、前記第１のデジタル出力は、前記第１の数の最上位ビットを調整するために、前記第１のレジスタにフィードバックされる、請求項９に記載の方法。
12. 第２段において、前記第１段から前記第１段の残差信号を受け、第２の数の残りの最下位ビットへと処理することは、
    第２のレジスタを使用して、前記第１段の残差信号に対応する前記第２の数の残りの最下位ビットを記憶することと、
    第２のデジタル／アナログ変換器（ＤＡＣ）を使用して、前記第２の数の最下位ビットを、前記第１段からの前記第１段の残差信号の第２段の近似値へと変換することと、
    前記第１段の残差信号を、前記第１段の残差信号の前記第２段の近似値と比較し、前記比較に基づいて第２のデジタル出力を出力することと
    を備え、
    ここにおいて、前記第２のデジタル出力は、前記第２の数の最下位ビットを調整するために、前記第２のレジスタにフィードバックされる、請求項９に記載の方法。
13. 多段式アナログ／デジタル変換を提供するための装置であって、
    第１段において、第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理するための手段と、
    前記第１段において、第１の残差信号を出力するための手段と、
    第２段において、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理するための手段と、
    ここにおいて、前記第１段から受けた前記第１段の残差信号は、何れの能動素子も使用せずに前記第２段の上にサンプリングされ、
    前記第１の数の最上位ビットと、前記第２の数の残りの最下位ビットとの組み合わせであるデジタル値を出力するための手段と
    を備える装置。
14. 前記第２段のための前記第２の基準信号を生成するために、前記第１の基準信号を、２の累乗から前記最上位ビットの第１の数までによって割るための手段
    を更に備える、請求項１３に記載の装置。
15. 前記第２段のための前記第２の基準信号を生成するために、前記第１の基準信号を、２の累乗から前記最上位ビットの第１の数引く段間の冗長ビットの数までによって割るための手段
    を更に備える、請求項１３に記載の装置。
16. 第１段において、アナログ入力信号を第１の数の最上位ビットへと処理するための手段は、
    第１のレジスタを使用して、前記アナログ入力信号に対応する前記第１の数の最上位ビットを記憶するための手段と、
    第１のデジタル／アナログ変換器（ＤＡＣ）を使用して、前記第１の数の最上位ビットを、前記アナログ入力信号の第１段の近似値に変換し、前記第１段の残差信号を生成するための手段と、
    前記アナログ入力信号を、前記アナログ入力信号の前記第１段の近似値と比較し、前記比較に基づいて第１のデジタル出力を出力するための手段と
    を備え、
    ここにおいて、前記第１のデジタル出力は、前記第１の数の最上位ビットを調整するために、前記第１のレジスタにフィードバックされる、請求項１３に記載の装置。
17. 第２段において、前記第１段の残差信号を受け、第２の数の残りの最下位ビットへと処理するための手段は、
    第２のレジスタを使用して、前記第１段の残差信号に対応する前記第２の数の残りの最下位ビットを記憶するための手段と、
    第２のデジタル／アナログ変換器（ＤＡＣ）を使用して、前記第２の数の最下位ビットを、前記第１段の残差信号の第２段の近似値へと変換するための手段と、
    前記第１段の残差信号を、前記第１段の残差信号の前記第２段の近似値と比較し、前記比較に基づいて第２のデジタル出力を出力するための手段と、
    ここにおいて、前記第２のデジタル出力は、前記第２の数の最下位ビットを調整するために、前記第２のレジスタにフィードバックされる、請求項１３に記載の装置。
18. 何れの能動素子も用いずにパイプライン化された多段式アナログ／デジタル変換を提供する方法であって、
    第１段において、第１の基準信号を使用してアナログ入力信号を第１の数の最上位ビットへと処理することと、
    前記第１段から第１の残差信号を出力することと、
    第２段において、第１段の残差信号を受け、第２の基準信号を使用して第２の数の残りの最下位ビットへと処理することと、
    ここにおいて、前記第１段から受けた前記第１段の残差信号は、何れの能動素子も使用せずに前記第２段上にサンプリングされ、
    前記第１の基準信号は、前記第２段のための前記第２の基準信号を生成するために、２の、前記最上位ビットの第１の数乗、で割られる、
    前記第１の数の最上位ビットと、前記第２の数の残りの最下位ビットとの組み合わせであるデジタル値を出力することと
    を備える方法。

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