CN105556847A - 流水线逐次近似模数转换器 - Google Patents

流水线逐次近似模数转换器 Download PDF

Info

Publication number
CN105556847A
CN105556847A CN201480051723.2A CN201480051723A CN105556847A CN 105556847 A CN105556847 A CN 105556847A CN 201480051723 A CN201480051723 A CN 201480051723A CN 105556847 A CN105556847 A CN 105556847A
Authority
CN
China
Prior art keywords
signal
order
level
residue
reference signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201480051723.2A
Other languages
English (en)
Inventor
H·帕克
S·利莫蒂拉基斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN105556847A publication Critical patent/CN105556847A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
    • H03M1/0695—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps using less than the maximum number of output states per stage or step, e.g. 1.5 per stage or less than 1.5 bit per stage type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Power Engineering (AREA)

Abstract

一种多级模数数据转换，包括：第一级单元，被配置用于使用第一参考信号将模拟输入信号处理为第一数目的最高有效位，一级输出第一级残余信号；第二级单元，被配置用于接收并使用第二参考信号处理第一级残余信号为第二数目的剩余最低有效位；采样单元，被配置用于使用无源元件将从第一级单元接收的第一级残余信号采样至第二级单元上；以及输出单元，被配置用于输出数字值，是第一数目的最高有效位与第二数目的剩余最低有效位的组合。

Description

流水线逐次近似模数转换器
技术领域
本发明涉及数据转换器，并且更具体地涉及流水线逐次近似模数转换器。
背景技术
逐次近似寄存器(SAR)模数转换器(ADC)已经广泛地用作对于中速以及中高分辨率应用的功率效率的候选者。为了克服由技术施加的速度限制，时间交错已被用于SARADC。然而，随着时间交错的SARADC核心(子ADC)的构成数目增多和/或随着在流水线SARADC中使用有源元件，已经浮现了数个问题。关于直接时间交错的已知问题包括增大的输入负载，严格的子ADC匹配和定时偏斜要求，增大的功率以及增大的面积。此外，通常用于提供放大的具有有源元件的流水线随着环境改变导致不良的功率效率以及需要复杂的误差校准。
发明内容
本发明提供了仅使用无源元件流水线排布的多级模数数据转换。
在一个实施例中，公开了一种用于提供多级模数数据转换的系统。系统包括：第一级单元，被配置用于使用第一参考信号将模拟输入信号处理为第一数目的最高有效位，并且输出第一级残余信号；第二级单元，被配置用于接收并使用第二参考信号将第一级残余信号处理为第二数目的剩余最低有效位；采样单元，被配置用于使用无源元件将从第一级单元接收的第一级残余信号采样至第二级上；以及输出单元，被配置用于输出数字值，该数字值是第一数目的最高有效位与第二数目的剩余最低有效位的组合。
在另一实施例中，公开了一种提供多级模数转换的方法。方法包括：在第一级中使用第一参考信号将模拟输入信号处理为第一数目的最高有效位；输出第一级中的第一残余信号；在第二级中接收并使用第二参考信号将第一级残余信号处理为第二数目的剩余最低有效位，其中不使用有源元件将从第一级接收的第一级残余信号采样至第二级上；以及输出数字值，该数字值是第一数目的最高有效位与第二数目的最低有效位的组合。
在另一实施例中，公开了一种用于提供多级模数转换的设备。设备包括：用于在第一级中使用第一参考信号将模拟输入信号处理为第一数目的最高有效位的装置；用于输出第一级中第一残余信号的装置；用于在第二级中接收并使用第二参考信号将第一级残余信号处理为第二数目的剩余最低有效位的装置，其中不使用有源元件将从第一级接收的第一级残余信号采样至第二级上；以及用于输入数字值的装置，该数字值是第一数目的最高有效位与第二数目的最低有效位的组合。
在又一实施例中，公开了一种用于提供由非有源元件流水线排布的多级模数转换的方法。该方法包括：在第一级中使用第一参考信号将模拟输入信号处理为第一数目的最高有效位；输出来自第一级的第一残余信号；在第二级中接收并使用第二参考信号将第一级残余信号处理为第二数目的剩余最低有效位，其中不使用有源元件将从第一级接收的第一级残余信号采样至第二级上，其中第一参考信号除以第一数目的最高有效位的二次幂以产生用于第二级的第二参考信号；以及输出数字值，该数字值是第一数目的最高有效位与第二数目的剩余最低有效位的组合。
从借由示例的方式说明了本发明特征方面的本发明说明书将使得本发明的其他特征和优点明显。
附图说明
可以通过研习所附的更多附图部分地发现探明均关于其结构和操作的本发明的细节，其中同样的附图标记涉及同样的部件，并且其中：
图1是不使用有源元件流水线排布的M位两级模数转换器体系结构的功能方框图；
图2是不使用有源元件流水线排布的M位两级逐次近似寄存器(SAR)模数转换器(ADC)的详细功能方框图；以及
图3是不使用有源元件流水线排布的三级d位SARADC的详细功能方框图。
具体实施方式
如上所述，随着用于SARADC以克服由技术施加的速度限制的时间交错SARADC核心构成数目增多、和/或随着流水线SARADC中使用有源元件而已经浮现数个问题。与直接时间交错有关的已知问题包括增大的输入负载，严格的子ADC匹配和定时偏斜要求，增大的功率以及增大的面积。此外，使用有源元件的流水线排布导致随着环境改变的不良功率效率以及需要的误差校准。如在此所述的某些实施例提供用于速度改进，而同时使用较小的面积和功率解决了传统的时间交错和有源元件流水线排布的缺点。在阅读本说明书之后如何在各个实施方式和应用中实施本发明将变得明显。尽管将在此描述本发明的各个实施方式，应该理解，仅借由示例并且非限制性的方式展示这些实施方式。同样地，各个实施方式的该详细说明书不应构造用于限制本发明的范围或宽广度。
在一个实施例中，数据转换器电路提供了仅使用无源元件流水线排布的多级模数转换(例如M位转换)。数据转换器电路包括第一级、第二级和输出单元。第一级接收模拟输入信号并且使用第一参考信号将输入信号处理为第一数目的最高有效位(也即M-N位)。第一级也输出第一残余信号。第二级接收并使用第二参考信号将第一级残余信号处理为第二数目的剩余最低有效位(也即N位)，调整第二参考信号为以使其比第一参考信号小根据第一级中所处理的位数的倍数。此外，从第一级接收的第一残余信号被采样至第二级上而并未由有源元件放大。输出单元输出数字值，该数字值是第一数目的最高有效位与第二数目的最低有效位的组合。
图1是根据本发明一个实施例的M位两级模数转换器体系结构100的功能方框图。在图1中，第一级110配置用于使用输入电压Vin和Vref1处理(M-N)个最高有效位(MSB)，并且输出电压Vapp1和Vres1。输出电压Vapp1是第一级110中电容性数模转换器(CDAC)的模拟输出电压，其是基于输入至第一比较器130的第一级SARADC的数字输出的输入信号的模拟近似。第一比较器130的另一输入是输入电压Vin。作为输入电压Vin和Vapp1之间差值的、来自第一级的输出残余电压(Vapp1)被采样至第二级120上，而并未由有源放大器放大。在图1的实施例中，第一级的输出残余电压(Vres1)仅使用采样单元(诸如采样和保持开关150)而被采样至第二级120上。在其他实施例中，可以使用其他无源元件(诸如二极管、电阻器、或诸如晶体管或光电导器件之类的其他形式开关)而将第一级的输出残余电压采样至第二级上。一旦该采样完成，第二级120继续对原始第一样本SAR处理，而同时第一级110独立地发起对新第二样本的SAR采样/处理。第二级120被配置用于使用输入电压Vres1和Vref2处理N个最低有效位(LSB)，并输出电压Vapp2和Vres2。为了补偿第一级残余电压放大的缺乏，合适地调整用于第二级的参考信号(Vref2)。在图1的所示实施例中，调整用于第二级的参考信号(Vref2)以基本上等于用于第一级的参考信号(Vref1)除以二的(M-N)次幂。因此，在一些实施例中，用于第二级的参考信号被设置为用于第一级的参考信号除以二的第一级中所处理位数次幂。第二级中CDAC的模拟输出电压(Vapp2)输入至第二比较器140。在所示的实施例中，并未使用第二级的残余电压(Vres2)，因为第二级是最后一级。尽管，在所示的实施例中，用于第二级的参考信号被编程为二的第一级中所处理位数(等于M-N)的次幂，第二级参考信号可以编程为不同的(例如如果在第一和第二级之间添加1位冗余，则是二的M-N-1次幂)。在另一实施例中，信号除法器单元将第一参考信号除以二的第一数目的最高有效位减去级之间多个冗余位的次幂以产生第二参考信号。级之间的冗余位可以用于数个目的，诸如校准。
图2是不使用有源元件流水线排布的M位两级逐次近似寄存器(SAR)模数转换器(ADC)200的详细功能方框图。图2中所示的两级M位SARADC200的所示实施例包括第一级单元202、第二级单元204、信号除法器单元250以及输出单元280。M位SARADC200也包括校准单元252，被配置用于校准信号除法器单元250以增大M位SARADC200的总转换精度。第一级单元202包括(M-N)位寄存器210，(M-N)位CDAC230，以及第一比较器260。第二级单元204包括N位寄存器220，N位CADC240，诸如采样和保持开关206的采样单元，以及第二比较器270。保持开关206可以在当前一个SARADC级正处理其输入时的整个周期期间或者紧接在前一级中残余产生完成之后而连接。关于限定前一级的采样或处理周期的信号可以用于控制保持开关206。输出单元280输出M位数字值，该数字值是(M-N)个最高有效位与N个最低有效位的组合。
在操作中，(M-N)位CADC230将最高有效的(M-N)位转换为模拟输出值(Vapp1)，其初始值被设置为对应于输入全范围的中部的值。第一比较器260将输入电压(Vin)与(M-N)位CADC230的已转换模拟输出值(Vapp1)比较。第一比较器260将比较的结果输出并且反馈至(M-N)位寄存器210作为从转换序列中MSB向下的下一位。(M-N)位CDAC230随后基于由(M-N)位寄存器210输出的(M-N)位数值而调整其对第一比较器260的输出(Vapp1)。(M-N)位CDAC230也包括减法单元232，通过计算输入电压(Vin)和模拟输出电压(Vapp1)之间的差值而计算并输出残余输出(Vres1)。残余输出电压(Vres1)随后采样至第二级上以由第二级单元204处理，其继续第一样本的SAR处理，而此时第一级单元202独立地发起对第二样本的SAR采样/处理。
在第二级中，N位CDAC240将最低有效的N位转换为模拟输出电压(Vapp2)。第二比较器270随后将N位CDAC240的模拟输出电压(Vapp2)与来自第一级的残余输出电压(Vres1)比较。此外，第二比较器270输出比较的结果至N位寄存器220作为该第二级被分派任务以解析的N位序列中的第一位。N位寄存器220的N位数字值输出随后馈送至N位CDAC240中，以使其可以调整其模拟输出并且重复如上所述的过程直至已经解析了所有N位。类似于第一级单元202中的(M-N)位CDAC230，N位CDAC240也包括减法单元242，其通过计算来自第一级的残余电压(Vres1)和模拟输出电压(Vapp2)之间的差值而计算残余输出电压(Vres2)。因为第二级单元204是最后一级，并未使用由第二级204的N位CDAC240计算得到的残余电压(Vres2)。然而，如果存在诸如第三级(未示出)之类的其他级，则第二级的残余电压(Vres2)将被采样至第三级上。
为了处理N个最低有效位，N位CDAC240也从信号除法器单元250接收参考信号(Vref2)。在图2的所示实施例中，信号除法器单元250将第一级参考信号(Vref1)除以二的(M-N)次幂以产生用于第二级单元204的参考信号(Vref2)。因此，用于第二级处理的参考信号减小如下倍：二的第一级中所处理位数(也即M-N)次幂。第二级参考信号(Vref2)可以被编程为与第一级参考信号(Vref1)除以二的第一级中所处理位数(例如在该情形中M-N)次幂的值不同。在一个实施例中，如上所述，如果在两个SAR流水线级之间添加一位冗余，则第二级参考信号(Vref2)可以编程为第一级参考信号(Vref1)除以二的第一级中所处理的位数次幂。
由于数个不同因素，包括增益不确定性和从一级至下一级采样的残余电压的不准确性，用于下一级(在该情形中，第二级)的参考信号可以根据如在下一级处测得的残余电压数值二校准。因此，M位SARADC200也包括耦合至信号除法器单元250的校准单元252以校准信号除法器单元250并且提高M位SARADC200的总转换精度。例如，校准单元252可以控制信号除法器单元250中开关以增添额外的电阻器或其他部件以精细地调整用于第二级的参考信号(Vref2)。因此，调整的量取决于由增益不确定性引起的当其从一级传输至下一级时残余电压中变化的大小。在另一实施例中，由增益不确定性引起的误差可以替代于如上所述模拟参考校准而在数字域中直接地校准。
图3是不使用有源元件流水线排布的三级d位SARADC300的详细功能方框图。作为图2中所示两级SARADC200的扩展，对于总共“d”位，三级SARADC300在第一级中处理“a”位、在第二级中处理“b”位、以及在第三级中处理“c”位。图3中所示的三级d位SARADC300包括第一级单元310、第二级单元320以及第三级单元330。三级d位SARADC300也包括第一信号除法器单元318、第二信号除法器单元342、校准单元340以及输出单元350。与两级SARADC200的校准单元252相同，校准单元340被配置用于校准信号除法器单元318、342(提供分别用于第二和第三级的参考信号)以提高d位SARADC300的总转换精度。
第一级单元310包括a位寄存器312、a位CDAC314、以及第一比较器316。第二级单元320包括b位寄存器322、b位CDAC324、诸如采样和保持开关328之类的采样单元、以及第二比较器326。第三级单元330包括c位寄存器332、c位CDAC334、诸如采样和保持开关338之类的采样单元、以及第三比较器336。与两级SARADC200相同，保持开关328、338可以在紧接在前一级中残余产生完成之后或者在前一个SARADC级正处理其输入时的整个周期期间连接。关于限定前一级的采样或处理周期的信号可以用于控制保持开关328、338。输出单元350输出d位数字值，d位数字值是“a”个最高有效位、“b”个中间位以及“c”个最低有效位的组合。
在操作中，a位CDAC314将最高有效的“a”位转换为模拟输出值(Vapp1)，其初始值设置为对应于输入满刻度范围的中部的值。第一比较器316将输入电压(Vin)与a位CDAC314的已转换模拟输出值(Vapp1)比较。第一比较器316将比较的结果输出或反馈至a位寄存器312作为在转换序列中从MSB向下的下一位。a位CDAC314随后基于由a位寄存器312输出的“a”位数字值而调整其对第一比较器316的输出(Vapp1)。a位CDAC314也通过计算输入电压(Vin)和模拟输出电压(Vapp1)之间的差值而计算并输出残余输出(Vres1)。残余输出电压(Vres1)随后采样至第二级上以用于由第二级单元320处理，其继续第一样本的SAR处理，而第一级单元310独立地发起对第二样本的SAR采样/处理。
在第二级操作中，b位CDAC324将中间的“b”位转换为模拟输出值(Vapp2)。第二比较器326将来自第一级的残余电压(Vres1)与b位CDAC324的已转换模拟输出值(Vapp2)比较。第二比较器326将比较的结果输出或反馈至b位寄存器322作为在转换序列中向下的下一位。b位CDAC324随后基于由b位寄存器322输出的“b”位数字值而调整其对第二比较器326的输出(Vapp2)。b位CDAC324也通过计算来自第一级的残余电压(Vres1)与模拟输出值(Vapp2)之间的差值而计算并输出残余输出电压(Vres2)。该残余输出电压(Vres2)随后采样至第三级上以用于由第三级单元330处理，其继续第一样本的SAR处理，而第二级单元320独立地发起对第二样本的SAR采样/处理，并且第一级单元310独立地发起对第三样本的SAR采样/处理。
在第三级中，c位CDAC334将最低有效“c”位转换为模拟输出电压(Vapp3)。第三比较器336随后比较c位CDAC334的模拟输出电压(Vapp3)与来自第二级的残余输出电压(Vres2)。此外，第三比较器336将比较的结果输出至c位寄存器332作为该第三级分派任务将要解析的c位序列中的第一位。c位寄存器332的c位数字值输出随后至c位CDAC334中以使其可以调整其模拟输出并且重复如上所述过程直至已经解析了所有c位。类似于第一级单元310中的a位CDAC314和第二级单元320中的b位CDAC324，c位CDAC334也通过计算来自第二级的残余电压(Vres2)和模拟输出电压(Vapp3)之间的差值而计算残余输出电压(Vres3)。因为第三级单元330是最后一级，并未使用由第三级单元330的c位CDAC334计算的残余电压(Vres3)。然而，如果存在诸如第四级(未示出)之类的其他级，则第三级的残余电压(Vres3)将采样至第四级。因此，可以看到的是可以通过类似地设计如用于添加图3中第三级所述的额外级单元而添加额外的级(例如多于三个级)。
为了处理“b”个中间位，b位CDAC324也从第一信号除法器单元318接收参考信号(Vref2)。在图3的所示实施例中，第一信号除法器单元318将第一级参考信号(Vref1)除以二的“a”次幂，以产生用于第二级单元320的参考信号(Vref2)。因此，用于第二级处理的参考信号减小如下倍：二的第一级中所处理位数(也即“a”)次幂。为了处理“c”个最低有效位，c位CDAC334也从第二信号除法器单元342接收参考信号(Vref3)。在图3的所示实施例中，第二信号除法器单元342将第二级参考信号(Vref3)除以二的“b”次幂，以产生用于第三级单元330的参考信号(Vref3)。因此，用于第三级处理的参考信号减小如下倍：二的第二级中所处理位数(也即“b”)次幂二。如前，如果在流水线级之间插入如上所述的位冗余，第二和第三级参考信号(Vref2和Vref3)可以被编程为与之前级参考信号除以二的之前级中所处理位数次幂不同的值。
三级d位SARADC300也包括耦合至信号除法器单元318、342的校准单元340以校准它们并且提高三级d位SARADC300的总转换精度。例如，校准单元340可以控制信号除法器单元318、342中的开关以添加额外的电阻器以精细地调整用于第二级的参考信号(Vref2)和第三级的参考信号(Vref3)。因此，调整的量取决于在传输过程期间由增益不确定性引起的从一级传输至下一级的残余电压的变化的大小。
除了较小的面积、减少的功率和较高速度之外，使用图1中所示的提出的流水线SAR体系结构存在数个益处。例如，与其中的确使用了有源元件的情形相比，在残余路径中缺乏有源元件减小了面积和功率，并且在工艺、温度和电源电压之上增强了速度和精度。此外，该有源元件需要是精确的有源放大器设计，这将随着CMOS技术继续缩减而面临严重的挑战。所提出的流水线SAR体系结构也提供了独立地确定用于第一、第二和第三级的CDAC单元电容器的能力。如果并未使用流水线并且在单个SARADC中统一级，则包括统一CDAC的对应于第二和第三级的部分的电容器将基本上对于给定的总输入电容需求更小，并且因此可以由于与较小单元电容器大小的潜在失配而限制转换性能。这些电容器将不足以限制总ADC输入电容。在所提出的实施例中，移除了该限制，并且可以增大第二和第三级的电容器的大小而并未增大ADC的输入电容。
尽管以上描述了本发明的数个实施例，本发明的许多变形例是可能的。例如，在一些实施例中，可以使用子ADC的多于三个流水线级。在另一示例中，任何数模转换器(DAC)可以用于替代电容性数模转换器(CDAC)。额外地，各个实施例的特征可以以不同于如上所述的那些的组合而组合。例如，在如上所述的实施例中，比较器130、140、260、270、316、326、336示出为将输入或残余信号与由合适的CDAC所产生的近似信号比较。这些比较器可以仍然将(i)它们的输入/残余信号与(ii)它们的近似信号比较，但是由CDAC以不同的方式组合信号(i)和(ii)而不是作为如上所述的两个完全分立的信号。此外，为了更清楚和简要的描述，已经简化了系统和方法的许多描述说明。许多描述说明使用特定标准的术语和结构。然而，所公开的系统和方法是更广泛可适用的。
本领域技术人员将意识到结合在此所公开实施例而描述的各个示意性方框和模块可以以各种方式实施。以上通常根据它们的功能而已经描述了一些方框和模块。该功能如何实施取决于对整体系统施加的设计约束。本领域技术人员可以对于每个特定应用以改变的方式实施所述功能，但是这些实施方式决定不应解释为使得脱离本发明的范围。此外，模块、方框或步骤内的功能的分组是为了便于描述。具体的功能或步骤可以从一个模块或方框移动而并未脱离本发明。
结合在此所公开实施例描述的各个示意性逻辑方框、单元、步骤、部件和模块可以使用处理器实施或执行，诸如通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或设计用于执行在此所述功能的其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件部件或其任意组合。通用处理器可以是微处理器，但是在备选例中，处理器可以是任何处理器、控制器、微控制器或状态机。处理器也可以实施作为计算装置的组合。例如DSP和微处理器的组合，多个微处理器，一个或多个微处理器结合DSP核心，或任何其他这种配置。此外，实施了在此所述实施例和功能方框和模块的电路可以使用各种晶体管类型、逻辑系连和设计方法学而实现。
提供所公开实施例的以上说明以使得本领域技术人员能够制造或使用本发明。对这些实施例的各种修改例将对于本领域技术人员是易于明显的，并且在此所述的普通原理可以适用于其他实施例而并未脱离本发明的精神或范围。因此，应该理解的是在此展示的说明书和附图展示了本发明目前的优选实施例，并且因此代表了由本发明广泛地预期设计的主题。应该进一步理解的是，本发明的范围完全地包括对于本领域技术人员可以变得显而易见的其他实施例，并且本发明的范围因此仅由所附权利要求限定。

Claims (18)

1.一种用于提供多级模数数据转换的系统，所述系统包括：
第一级单元，被配置用于使用第一参考信号将模拟输入信号处理为第一数目的最高有效位，并且被配置用于输出第一级残余信号；
第二级单元，被配置用于接收所述第一级残余信号并且使用第二参考信号将所述第一级残余信号处理为第二数目的剩余最低有效位；
采样单元，被配置用于使用无源元件将从所述第一级单元接收的所述第一级残余信号采样至所述第二级单元上；以及
输出单元，被配置用于输出数字值，所述数字值是所述第一数目的最高有效位与所述第二数目的剩余最低有效位的组合。
2.根据权利要求1所述的系统，进一步包括：
信号除法器单元，被配置用于对所述第一参考信号进行除法操作以产生用于所述第二级单元的所述第二参考信号，
其中所述第二参考信号被调整为比所述第一参考信号小如下倍，该倍取决于所述第一数目的最高有效位。
3.根据权利要求2所述的系统，其中，所述信号除法器单元将所述第一参考信号除以二的所述第一数目的最高有效位的次幂，以产生所述第二参考信号。
4.根据权利要求2所述的系统，其中，所述信号除法器单元将所述第一参考信号除以二的所述第一数目的最高有效位减去级之间的多个冗余位的次幂，以产生所述第二参考信号。
5.根据权利要求2所述的系统，进一步包括：
校准单元，耦合至所述信号除法器单元以通过调整所述第二参考信号校准所述信号除法器单元并且提高所述系统的总转换精度，
其中对所述第二参考信号的调整的量正比于因在所述第一级残余信号传输至后续级期间增益不确定性和不准确性所致的所述第一级残余信号的变化。
6.根据权利要求1所述的系统，其中，所述采样单元是采样和保持开关。
7.根据权利要求1所述的系统，其中，所述第一级单元包括：
第一寄存器，用于存储对应于所述模拟输入信号的所述第一数目的最高有效位；
第一数模转换器(DAC)，用于将所述第一数目的最高有效位转换为所述模拟输入信号的第一级近似并且产生所述第一级残余信号；以及
第一比较器，用于将所述模拟输入信号与所述模拟输入信号的第一级近似比较并且输出第一数字输出，
其中所述第一数字输出被反馈至所述第一寄存器以调整所述第一数目的最高有效位。
8.根据权利要求1所述的系统，其中，所述第二级单元包括：
第二寄存器，用于存储对应于所述第一级残余信号的所述第二数目的剩余最低有效位；
第二数模转换器(DAC)，用于将所述第二数目的剩余最低有效位转换为所述第一级残余信号的第二级近似；以及
第二比较器，用于将所述第一级残余信号与所述第一级残余信号的近似比较，并且输出第二数字输出，所述第二数字输出被反馈至所述第二寄存器以调整所述第二数目的剩余最低有效位。
9.一种用于提供多级模数转换的方法，所述方法包括：
在第一级中使用第一参考信号将模拟输入信号处理为第一数目的最高有效位；
输出所述第一级中的第一残余信号；
在第二级中接收第一级残余信号并且使用第二参考信号将所述第一级残余信号处理为第二数目的剩余最低有效位，
其中不使用有源元件将从所述第一级接收的所述第一级残余信号采样至所述第二级上；以及
输出数字值，所述数字值是所述第一数目的最高有效位和所述第二数目的最低有效位的组合。
10.根据权利要求9所述的方法，进一步包括：
将所述第一参考信号除以二的所述第一数目的最高有效位的次幂，以产生用于所述第二级的所述第二参考信号。
11.根据权利要求9所述的方法，其中，所述在第一级中将模拟输入信号处理为第一数目的最高有效位包括：
使用第一寄存器存储对应于所述模拟输入信号的所述第一数目的最高有效位；以及
使用第一数模转换器(DAC)将所述第一数目的最高有效位转换为所述模拟输入信号的第一级近似并且产生所述第一级残余信号；以及
将所述模拟输入信号与所述模拟输入信号的第一级近似比较，并且基于所述比较而输出第一数字输出，
其中所述第一数字输出被反馈至所述第一寄存器以调整所述第一数目的最高有效位。
12.根据权利要求9所述的方法，其中，所述在第二级中从第一级接收第一级残余信号并且将第一级残余信号处理为第二数目的剩余最低有效位包括：
使用第二寄存器存储对应于所述第一级残余信号的所述第二数目的最低有效位；
使用第二数模转换器(DAC)将所述第二数目的最低有效位转换为来自所述第一级的所述第一级残余信号的第二级近似；以及
将所述第一级残余信号与所述第一级残余信号的第二级近似比较，并且基于所述比较而输出第二数字输出，
其中所述第二数字输出被反馈至所述第二寄存器以调整所述第二数目的最低有效位。
13.一种用于提供多级模数转换的设备，所述设备包括：
用于在第一级中使用第一参考信号将模拟输入信号处理为第一数目的最高有效位的装置；
用于输出所述第一级中第一残余信号的装置；
用于在第二级中接收第一级残余信号并且使用第二参考信号将所述第一级残余信号处理为第二数目的剩余最低有效位的装置，
其中不使用有源元件将从所述第一级接收的所述第一级残余信号采样至所述第二级上；以及
用于输出数字值的装置，所述数字值是所述第一数目的最高有效位和所述第二数目的剩余最低有效位的组合。
14.根据权利要求13所述的设备，进一步包括：
用于将所述第一参考信号除以二的所述第一数目的最高有效位的次幂以产生用于所述第二级的所述第二参考信号的装置。
15.根据权利要求13所述的设备，进一步包括：
用于将所述第一参考信号除以二的所述第一数目的最高有效位减去级之间多个冗余位的次幂以产生用于所述第二级的所述第二参考信号的装置。
16.根据权利要求13所述的设备，其中，所述用于在第一级中将模拟输入信号处理为第一数目的最高有效位的装置包括：
用于使用第一寄存器存储对应于所述模拟输入信号的所述第一数目的最高有效位的装置；以及
用于使用第一数模转换器(DAC)将所述第一数目的最高有效位转换为所述模拟输入信号的第一级近似并且产生所述第一级残余信号的装置；以及
用于将所述模拟输入信号与所述模拟输入信号的第一级近似比较并且基于所述比较输出第一数字输出的装置，
其中所述第一数字输出反馈至所述第一寄存器以调整所述第一数目的最高有效位。
17.根据权利要求13所述的设备，其中，所述用于在第二级中接收第一级残余信号并将第一级残余信号处理为第二数目的剩余最低有效位的装置包括：
用于使用第二寄存器存储对应于所述第一级残余信号的所述第二数目的剩余最低有效位的装置；
用于使用第二数模转换器(DAC)将所述第二数目的最低有效位转换为所述第一级残余信号的第二级近似的装置；以及
用于将所述第一级残余信号与所述第一级残余信号的第二级近似比较并且基于所述比较而输出第二数字输出的装置，
其中所述第二数字输出被反馈至所述第二寄存器以调整所述第二数目的最低有效位。
18.一种用于提供不使用有源元件流水线排布的多级模数转换的方法，所述方法包括：
在第一级中使用第一参考信号将模拟输入信号处理为第一数目的最高有效位；
从所述第一级输出第一残余信号；
在第二级中接收第一级残余信号并且使用第二参考信号将所述第一级残余信号处理为第二数目的剩余最低有效位，
其中不使用有源元件将从所述第一级接收的所述第一级残余信号采样至所述第二级上，
其中所述第一参考信号除以二的所述第一数目的最高有效位的次幂，以产生用于所述第二级的所述第二参考信号；以及
输出数字值，所述数字值是所述第一数目的最高有效位和所述第二数目的剩余最低有效位的组合。
CN201480051723.2A 2013-09-19 2014-09-12 流水线逐次近似模数转换器 Pending CN105556847A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/031,512 US9059730B2 (en) 2013-09-19 2013-09-19 Pipelined successive approximation analog-to-digital converter
US14/031,512 2013-09-19
PCT/US2014/055312 WO2015041937A1 (en) 2013-09-19 2014-09-12 Pipelined successive approximation analog-to-digital converter

Publications (1)

Publication Number Publication Date
CN105556847A true CN105556847A (zh) 2016-05-04

Family

ID=51589557

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480051723.2A Pending CN105556847A (zh) 2013-09-19 2014-09-12 流水线逐次近似模数转换器

Country Status (7)

Country Link
US (1) US9059730B2 (zh)
EP (1) EP3047574A1 (zh)
JP (1) JP2016531532A (zh)
KR (1) KR20160058140A (zh)
CN (1) CN105556847A (zh)
BR (1) BR112016006103A2 (zh)
WO (1) WO2015041937A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108880546A (zh) * 2018-07-09 2018-11-23 电子科技大学 一种应用于逐次逼近模数转换器的电容校正方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455737B1 (en) 2015-09-25 2016-09-27 Qualcomm Incorporated Delta-sigma analog-to-digital converter (ADC) with time-interleaved (TI) or two-step successive approximation register (SAR) quantizer
JP2017135616A (ja) * 2016-01-28 2017-08-03 日本放送協会 アナログ・デジタル変換回路
US9705520B1 (en) 2016-09-08 2017-07-11 Stmicroelectronics International N.V. Circuit and method for generating reference signals for hybrid analog-to-digital convertors
US9973202B2 (en) * 2016-09-20 2018-05-15 Kabushiki Kaisha Toshiba Successive approximation register analog-to-digital converter
US9647740B1 (en) * 2016-10-25 2017-05-09 Motorola Mobility Llc Proximal user detection with a complex measurement receiver
EP3334050A1 (en) * 2016-12-08 2018-06-13 Stichting IMEC Nederland A method of offset calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter
EP3334047B1 (en) * 2016-12-08 2021-04-21 Stichting IMEC Nederland A method of gain calibration in a two-stage pipelined successive approximation register analog-to-digital converter and a two-stage pipelined successive approximation register analog-to-digital converter
EP3334049B1 (en) * 2016-12-08 2021-04-21 Stichting IMEC Nederland A method of digital-to-analog converter mismatch calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter
US11018668B2 (en) * 2017-11-14 2021-05-25 Shuze Zhao Characterization of power delivery network in field programmable gate arrays or digital integrated circuits
US10763886B1 (en) * 2019-08-20 2020-09-01 Texas Instruments Incorporated Dithering and calibration technique in multi-stage ADC
KR20210100438A (ko) 2020-02-06 2021-08-17 삼성전자주식회사 아날로그 디지털 변환 장치 및 아날로그 디지털 변환 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5771012A (en) * 1996-09-11 1998-06-23 Harris Corporation Integrated circuit analog-to-digital converter and associated calibration method and apparatus
US6124818A (en) * 1998-10-21 2000-09-26 Linear Technology Corporation Pipelined successive approximation analog-to-digital converters
US6489914B1 (en) * 2001-12-04 2002-12-03 Motorola, Inc. RSD analog to digital converter
US20100194619A1 (en) * 2009-01-14 2010-08-05 Texas Instruments Incorporated Adc with low-power sampling
US20120062400A1 (en) * 2010-09-15 2012-03-15 Electronics And Telecommunications Research Institute Analog digital converting device and reference voltage controlling method thereof
US20120097839A1 (en) * 2010-10-22 2012-04-26 Jung Wun-Ki Analog-to-digital converter and image sensor including the same
CN102571094A (zh) * 2010-12-10 2012-07-11 乐金显示有限公司 逐次逼近寄存器模数转换器以及利用其的模数转换方法
US20130002467A1 (en) * 2011-06-30 2013-01-03 Zhenning Wang Two-stage analog-to-digital converter using sar and tdc
CN103281080A (zh) * 2013-04-25 2013-09-04 清华大学 一种流水线结构模数转换器的前端电路及其时序控制方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151700A (en) * 1989-08-04 1992-09-29 Matsushita Electric Industrial Co., Ltd. Serial-parallel type a/d converter
JP3182444B2 (ja) * 1992-03-04 2001-07-03 株式会社日立製作所 Ａｄ変換器
JPH0774635A (ja) * 1993-07-02 1995-03-17 Mitsubishi Electric Corp アナログ・デジタル変換装置
JP3510306B2 (ja) * 1994-01-31 2004-03-29 ソニー株式会社 アナログデイジタル変換回路
JP5072607B2 (ja) * 2008-01-07 2012-11-14 株式会社東芝 Ａ／ｄ変換装置
US8643529B2 (en) * 2012-06-05 2014-02-04 Himax Technologies Limited SAR assisted pipelined ADC and method for operating the same
US8614638B1 (en) * 2012-06-19 2013-12-24 Qualcomm Incorporated Hybrid successive approximation analog-to-digital converter
JP6111662B2 (ja) * 2012-12-28 2017-04-12 富士通株式会社 アナログ／デジタル変換器

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5771012A (en) * 1996-09-11 1998-06-23 Harris Corporation Integrated circuit analog-to-digital converter and associated calibration method and apparatus
US6124818A (en) * 1998-10-21 2000-09-26 Linear Technology Corporation Pipelined successive approximation analog-to-digital converters
US6489914B1 (en) * 2001-12-04 2002-12-03 Motorola, Inc. RSD analog to digital converter
US20100194619A1 (en) * 2009-01-14 2010-08-05 Texas Instruments Incorporated Adc with low-power sampling
US20120062400A1 (en) * 2010-09-15 2012-03-15 Electronics And Telecommunications Research Institute Analog digital converting device and reference voltage controlling method thereof
US20120097839A1 (en) * 2010-10-22 2012-04-26 Jung Wun-Ki Analog-to-digital converter and image sensor including the same
CN102571094A (zh) * 2010-12-10 2012-07-11 乐金显示有限公司 逐次逼近寄存器模数转换器以及利用其的模数转换方法
US20130002467A1 (en) * 2011-06-30 2013-01-03 Zhenning Wang Two-stage analog-to-digital converter using sar and tdc
CN103281080A (zh) * 2013-04-25 2013-09-04 清华大学 一种流水线结构模数转换器的前端电路及其时序控制方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
李中发等: "《数字逻辑电路》", 31 July 2007 *
郑烷: ""12位逐次逼近型A/D转换器的设计"", 《中国优秀硕士学位论文全数据库（电子期刊）信息科技辑》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108880546A (zh) * 2018-07-09 2018-11-23 电子科技大学 一种应用于逐次逼近模数转换器的电容校正方法
CN108880546B (zh) * 2018-07-09 2021-04-30 电子科技大学 一种应用于逐次逼近模数转换器的电容校正方法

Also Published As

Publication number Publication date
KR20160058140A (ko) 2016-05-24
US20150077280A1 (en) 2015-03-19
EP3047574A1 (en) 2016-07-27
JP2016531532A (ja) 2016-10-06
WO2015041937A1 (en) 2015-03-26
US9059730B2 (en) 2015-06-16
BR112016006103A2 (pt) 2017-08-01

Similar Documents

Publication Publication Date Title
CN105556847A (zh) 流水线逐次近似模数转换器
US7928880B2 (en) Digital analog converter
KR101716931B1 (ko) Adc 교정
Lin et al. A 9-bit 150-MS/s subrange ADC based on SAR architecture in 90-nm CMOS
EP2388923B1 (en) Asynchronous digital slope analog-to-digital converter and method thereof
US20100026546A1 (en) Sar adc
US10027339B2 (en) Method of digital-to-analog converter mismatch calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter
CN103460605A (zh) 具有误差校正的流水线adc
US10050638B2 (en) Method of gain calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter
US10230386B2 (en) Method of offset calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter
US8749412B1 (en) Anti-noise successive approximation analog to digital conversion method
TWI828543B (zh) 用於提供數位輸出代碼以表示類比輸入值的方法以及類比數位轉換器
CN106899300B (zh) 一种用于逐次逼近模数转换器的冗余循环平均方法
CN106209106A (zh) 一种提高混合电阻电容型模数转换器动态性能的位循环方法
Bogue et al. A 57 dB SFDR digitally calibrated 500 MS/s folding ADC in 0.18 μm digital CMOS
Haenzsche et al. A 14 bit self-calibrating charge redistribution SAR ADC
CN112600557A (zh) 一种流水线adc数字域增益校准方法
Han et al. A 14-bit 500-MS/s Pipelined-SAR ADC in 28-nm CMOS with Foreground and Background Calibration
Wang et al. Three-stage Split Capacitor Array with Redundancy for an 18 bit SAR ADC
Huang et al. Calibrating capacitor mismatch and comparator offset for 1-bit/stage pipelined ADCs
Wang et al. A 13-bit Hybrid Interpolated SAR ADC
Chen et al. A foreground digital calibration by switching control scheme for A 12-bit SAR ADC
Kuramochi et al. A self-calibration technique for capacitor mismatch errors of an interleaved SAR ADC
Peralías et al. Behavioral modeling of multistage ADCs and its use for design, calibration and test
CN117674852A (zh) 逐次逼近型模数转换器及控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160504