CN102571094A - 逐次逼近寄存器模数转换器以及利用其的模数转换方法 - Google Patents

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Abstract

本发明涉及一种逐次逼近寄存器模数转换器以及利用其的模数转换方法。一种逐次逼近寄存器(SAR)模数转换器(ADC)包括：采样并且保持外部输入的模拟电压的采样-保持放大器(SHA)；将采样并且保持模拟电压的电平与和n比特相对应的模拟信号的电平进行比较并且根据比较结果产生比较信号的比较器；响应于比较信号，从最高有效位(MSB)到最低有效位(LSB)顺序产生数字信号的SAR逻辑电路；将顺序产生的数字信号转换成模拟信号并且提供给比较器的数模转换器(DAC)；以及保持从MSB到LSB顺序产生的数字信号以产生n比特数字信号的输出寄存器，其中，一旦从外部接收到起始信号，SAR逻辑电路就产生与起始信号相比具有1比特相位延迟的MSB的数字信号。

Description

逐次逼近寄存器模数转换器以及利用其的模数转换方法
技术领域
本发明涉及逐次逼近寄存器(SAR)模数转换器(ADC)，更具体地说，涉及可以针对分辨率保持最佳操作时间并且可以通过提高响应时间来提高稳定性的SARADC，以及利用该SAR ADC的模数转换方法。
背景技术
本申请要求2010年12月10日提交的韩国专利申请No.10-2010-0126553和2011年11月17日提交的韩国专利申请No.10-2011-0119910的优先权，此处以引证的方式并入其内容，就像在此进行了完整阐述一样。
ADC是一种用于将模拟信号转换成数字代码的装置。ADC对模拟信号进行采样，并且将采样的模拟信号转换成与所采样的模拟信号的大小相对应的数字代码或数字信号。在ADC中，包括SAR的SAR ADC在从有效位顺序地增大或减小的同时，对数字代码进行组合，并且将组合后的数字代码与模拟信号进行比较，以逼近模拟信号。
典型的SAR ADC包括N比特(其中，N是等于或大于1的整数)数模转换器(DAC)和比较器。N比特DAC将N比特数字代码转换成相对应的模拟电压。比较器将从N比特DAC产生的模拟电压与输入模拟信号进行比较。如果所输入的模拟信号大于模拟电压，则比较器产生高电平信号，即，具有逻辑值为1的信号。如果模拟电压大于或等于所输入的模拟信号，则比较器产生低电平信号，即，具有逻辑值为0的信号。
当将输入到N比特DAC的数字代码的最高有效位(MSB)设置为逻辑值为1，并且将输入模拟信号与从N比特DAC产生的模拟电压进行比较时，可以确定N比特数字代码的MSB。接着，在顺序改变输入到N比特DAC的数字代码的后续比特的同时，重复上述比较过程，以确定与模拟信号相对应的N比特数字代码。
但是，这样的常规SAR ADC包括起始级和用于重置产生MSB的数字信号的SR触发器的反相门。起始信号START输入到起始级，接着，起始信号START的相位经过起始级在反相门中被反相，由此反相门产生重置信号RESET。当重置信号RESET输入到SR触发器时，SR触发器产生MSB的数字信号。在该情况下，如图1所示，由于MSB的数字信号与起始信号START具有2个相位差，所以增加了操作时间。因此，难以在针对分辨率而优化的时间中操作SAR，并且为了达到适用于该分辨率的相同操作时间，SAR遇到了诸如输入到SAR的时钟周期的快速提供的问题。
而且，如图2所示，常规DAC由二进制加权电容器组成。由二进制加权电容器组成的DAC具有比电阻器高的线性度，并且便于低功率设计。但是，随着分辨率增大，具有最大尺寸的电容器和具有最小尺寸的电容器的比会突然增加。例如，在8比特DAC的情况下，与MSB相对应的电容器的尺寸是最小电容器尺寸的128倍。如果单元式电容器用于匹配特性，则需要256个电容器。由此，如果考虑到匹配而确定的电容器的尺寸很大，则增加了DAC的总面积，由此集成恶化并且使电路复杂。
发明内容
因此，本发明致力于基本上解决了由于相关技术的局限性和缺点而产生的一个或更多个问题的SAR ADC以及利用该SAR ADC的模数转换方法。
本发明的目的是提供一种可以通过提高响应时间来针对分辨率维持最佳操作时间并且提高稳定性的SAR ADC，以及利用该SAR ADC的模数转换方法。
本发明的其他优点、目的以及特征的一部分在随后的说明中进行阐明，而一部分在由本领域普通技术人员研究了下面的内容后会变得清楚，或者可以通过实施本发明而获知。本发明的目的和其他优点可以由在说明书及其权利要求书以及附图中具体指出的结构而实现并获得。
为了实现这些目的和其他优点并且根据本发明的目的，如在这里实施的和广泛描述的，一种逐次逼近寄存器(SAR)模数转换器(ADC)包括采样-保持放大器(SHA)，其用于采样并且保持外部输入的模拟电压；比较器，其用于将采样并且保持的模拟电压的电平与和n比特相对应的模拟信号的电平进行比较，其中，n是不小于1的整数，并且根据比较结果产生比较信号；SAR逻辑电路，其用于响应于所述比较信号，从最高有效位(MSB)到最低有效位(LSB)顺序产生数字信号；数模转换器(DAC)，其用于将顺序产生的数字信号转换成所述模拟信号，并且向所述比较器提供所述模拟信号；以及输出寄存器，其用于保持从所述MSB到所述LSB顺序产生的数字信号，以产生n比特数字信号，其中，一旦从外部接收到起始信号，所述逐次逼近寄存器逻辑电路就产生与所述起始信号相比具有1比特相位延迟的最高有效位的数字信号。
SAR逻辑电路可以包括起始级，其用于接收所述比较信号并且使所述比较信号与所述时钟信号同步；移位寄存器，其包括(n+1)个级联级并且根据所述起始信号和所述时钟信号顺序产生第一至第(n+1)个移位脉冲；n个逻辑门，它们用于响应于通过所述起始级顺序产生的所述比较信号和所述第2个至(n+1)个移位脉冲，顺序产生n个逻辑信号；以及逐次逼近寄存器，其用于顺序接收所述第一至第n个移位脉冲和所述n个逻辑信号，并且从所述最高有效位至所述最低有效位顺序产生所述n比特数字信号。
DAC可以具有c-2c梯级结构并且具有这样的构造：彼此串联的至少一个开关元件和第一电容器连接至彼此串联的多个第二电容器之间的连接节点，以与所述第二电容器并联。
所述多个逻辑门可以是用于响应于通过所述起始级顺序产生的所述比较信号和所述多个移位脉冲，顺序产生多个逻辑积信号的多个AND门。
在所述移位寄存器中所包括的所述(n+1)个级联级的所述第一级可以是具有提供了设置电压的输入端子的D触发器，所述第一级响应于所述起始信号，向所述逐次逼近寄存器的第一移位寄存器触发器提供所述多个移位脉冲中的与所述设置电压相对应的所述第一移位脉冲，并且所述第一移位寄存器触发器与所述第一移位脉冲同步地产生与所述起始信号相比具有1比特相位延迟的所述最高有效位的所述数字信号。
在本发明的另一方面，一种利用逐次逼近寄存器(SAR)模数转换器(ADC)的模数转换方法包括以下步骤：采样并且保持外部输入的模拟电压；将采样并且保持的模拟电压的电平与和n比特相对应的模拟信号的电平进行比较，其中，n是不小于1的整数，并且根据比较结果产生比较信号；响应于所述比较信号，从最高有效位(MSB)到最低有效位(LSB)顺序产生数字信号；将顺序产生的数字信号转换成所述模拟信号，并且产生所述模拟信号；以及保持从所述MSB到所述LSB顺序产生的数字信号，以产生n比特数字信号。
顺序产生数字信号的步骤可以包括：一旦从外部接收到起始信号，就产生与所述起始信号相比具有1比特相位延迟的最高有效位的数字信号。
顺序产生数字信号的步骤可以包括：接收所述比较信号并且使所述比较信号与所述时钟信号同步；根据从外部接收的起始信号和所述时钟信号顺序产生第一至第(n+1)个移位脉冲；响应于同步后的比较信号和所述第2至第(n+1)个移位脉冲顺序产生n个逻辑信号；以及顺序接收所述第一至第n个移位脉冲和所述n个逻辑信号，并且从最高有效位至最低有效位顺序产生所述n比特数字信号。
将顺序产生的数字信号转换成所述模拟信号并且产生所述模拟信号的步骤可以利用具有c-2c梯级结构的DAC，其中，彼此串联的至少一个开关元件和第一电容器连接至彼此串联的多个第二电容器之间的连接节点，以与所述第二电容器并联。
产生与所述起始信号相比具有1比特相位延迟的最高有效位的数字信号的步骤可以包括：向所述移位寄存器中包括的所述多个级联级的第一级提供设置电压；响应于所述起始信号，向所述第一级提供与所述设置电压相对应的第一移位脉冲；以及响应于所述第一移位脉冲和所述第一逻辑积信号，产生与所述起始信号相比具有1比特相位延迟的所述最高有效位的所述数字信号。
应当理解，上文对本发明的概述与下文对本发明的详述都是示例性和解释性的，旨在提供对所要求保护的发明的进一步理解。
附图说明
附图被包括进来以提供对本发明的进一步理解，其被并入且构成本说明书的一部分，附图示出了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中：
图1是示出了根据相关技术的SAR逻辑电路的操作方法的驱动波形图；
图2是示出了根据相关技术的DAC的电路图；
图3是示出了根据本发明的示例性实施方式的SAR ADC的框图；
图4是示出了图3中所示的SAR逻辑电路的框图；
图5是示出了图3中所示的DAC的电路图；
图6是示出了图4中所示的SAR逻辑电路的操作方法的驱动波形图；
图7是示出了图4中所示的SAR逻辑电路的操作方法的图；以及
图8是示出了图3中SAR ADC的n比特数字信号确定方法的图。
具体实施方式
现在将详细描述本发明的示例性实施方式，其示例示出在附图中。在可能的情况下，在整个附图中将使用相同的附图标记表示相同或类似的部件。
图3是示出了根据本发明的示例性实施方式的SAR ADC的框图。
图3的SAR ADC包括：采样-保持放大器(SHA)2，其用于采样并且保持外部输入的模拟电压Vin；比较器4，其用于将所采样并且保持的模拟输入电压的电平与和与n比特相对应的模拟输出信号的电平进行比较，并且根据比较结果产生比较信号C_out；SAR逻辑电路6，其用于响应于比较信号C_out从MSB到LSB顺序产生数字信号；DAC10，其用于将顺序产生的数字信号转换成与n比特相对应的模拟输出信号，并且向比较器4提供模拟输出信号；以及输出寄存器8，其用于保持从MSB到LSB顺序产生的数字信号，以产生n比特数字信号Outn。
如上所述而构造的SAR ADC可以还包括：电源，其用于产生驱动组成元件(如，SHA2、比较器4、输出寄存器8等)所需要的驱动电压VDD和VSS，和向DAC10提供的基准电压Vref；以及用于向SAR逻辑电路6提供至少一个时钟信号CLK的时钟发生器。另选地，如图3所示，电源和时钟发生器可以单独被构造为使得向SARADC提供电压VDD、VSS和Vref以及至少一个时钟信号CLK。
SAR ADC的SHA 2对外部输入的模拟电压Vin进行采样，保持并且放大所采样的电压，以不使所采样的电压失真，并且产生所采样并且保持的模拟输入电压Vh。SHA2主要用于采样并且保持高分辨率模拟图形信号，并且包括至少一个电容器、放大电路和开关元件。
比较器4将所采样并且保持的模拟输入信号Vh的电平与和n比特相对应的逐次输入的模拟信号的电平进行比较，并且根据比较结果，产生高电平或低电平的比较信号C_out。由于第一输入模拟信号的电平与预设基准电压Vref的电平相对应，所以其可以高于所保持的模拟电压Vh。比较器4产生高电平或低电平的比较信号C_out，使得以至少1比特为单位顺序输入的模拟输出信号D_v的电平等于所保持的模拟电压Vh的电平。
SAR逻辑电路6响应于高电平或低电平的比较信号C_out，从MSB到LSB顺序产生n预设比特的数字信号。具体地，如果外部输入了起始信号，则SAR逻辑电路6响应于从时钟发生器产生的时钟信号CLK和从比较器4产生的比较信号C_out，产生与起始信号相比具有1比特延迟的MSB的数字信号。所产生的MSB的数字信号提供给DAC10。接着，SAR逻辑电路6响应于具有1比特相位延迟而输入的时钟信号CLK和比较信号C_out，产生与MSB相比具有1比特相位延迟的1比特数字信号。这样，SAR逻辑电路6响应于从时钟发生器产生的时钟信号CLK和以至少1比特为单位从比较器4产生的高电平或低电平的比较信号C_out，从MSB至LSB顺序产生预设n比特的数字信号。后面将详细描述SAR逻辑电路6。
DAC10将以至少1比特为单位从SAR逻辑电路6顺序输入的数字信号转换成与n比特相对应的模拟输出信号D_v。DAC10可以是具有经简化的电路构造的小规模c-2c梯形DAC。在DAC10中，彼此串联的至少一个开关元件和第一电容器并联连接至彼此串联的多个第二电容器之间的连接节点。DAC10根据以至少1比特为单位从SAR逻辑电路6顺序输入的数字信号，通过向第二电容器之间的连接节点提供地电压VSS或基准电压Vref，产生与n比特相对应的模拟输出信号D_v。
如上所述，与n比特相对应的模拟输出信号D_v的电平根据从SAR逻辑电路6顺序输入的数字信号而变化。因此，比较器4根据与n比特相对应的顺序输入的模拟输出信号D_v的电平与所保持的模拟输入电压Vh的电平的比较结果，产生比较信号C_out，由此使SAR逻辑电路6顺序产生数字信号的后续比特。接着，重复这样的处理：DAC10根据顺序产生的后续比特，再次产生与n比特相对应的模拟输出信号D_v，并且比较器4比较输入的信号电平。结果，确定与所保持的模拟输入电压Vh相对应的n比特数字信号。
输出寄存器8顺序保持通过SAR逻辑电路6从MSB到LSB产生的数字信号，以产生n比特数字信号Outn。
图4是示出了图3中所示的SAR逻辑电路6的框图。
SAR逻辑电路6包括：起始级SD，其用于从比较器4接收比较信号C_out并且使比较信号C_out与外部输入的时钟信号CLK同步；移位寄存器SR，其包括多个级D0至Dn，并且根据起始信号St和时钟信号CLK，顺序产生移位脉冲S0至Sn；多个逻辑门AG1至AGn，其用于响应于通过起始级SD和移位脉冲S0至Sn顺序产生的比较信号C_out，顺序产生逻辑信号；以及SAR，其用于顺序接收移位脉冲S0至Sn以及逻辑信号，并且从MSB至LSB顺序产生n比特数字信号outn。
起始信号SD可以由至少一个D触发器组成。起始级SD使以至少1比特为单位顺序输入的比较信号C_out与外部输入的时钟信号CLK同步，并且以至少1比特周期(one-bit cycle)为单位顺序产生比较信号。
移位寄存器SR包括多个级联的级D0至Dn，并且根据外部输入的起始信号St和顺序输入的时钟信号CLK，顺序产生移位脉冲S0至Sn。多个级D0至Dn中的各个级可以由D触发器构成。D触发器彼此级联。如果输入了起始信号St，则D触发器根据依次提供的时钟信号CLK顺序移位起始信号St，并且产生多个移位脉冲S0至Sn。
多个逻辑门AG1至AGn各可以是AND(与)门。反相门NG可以连接至起始级SD的比较信号C_out的输出端子，以使比较信号C_out的相位反相。由AND门构成的多个逻辑门AG1至AGn响应于通过起始级SD和移位脉冲S0至Sn顺序产生的顺序输入的相位反相了的比较信号C_out，顺序产生逻辑积信号(product signal)。
SAR包括同时接收时钟信号CLK的第一至第n个移位寄存器触发器SR1至SRn。第一至第n个移位寄存器触发器SR1至SRn被连接为与移位寄存器SR的多个级D0至Dn的相应输出端子相对应，并且通过各第一输入端子S接收相对应的移位脉冲S0至Sn。第一至第n个移位寄存器触发器SR1至SRn还被连接为与多个逻辑门AG1至AGn的相应输出端子相对应，并且通过各第二输入端子R接收相应的逻辑信号。第一至第n个移位寄存器触发器SR1至SRn响应于依次提供的时钟信号CLK，根据顺序输入的移位脉冲S0至Sn-1和逻辑信号，从MSB至LSB顺序产生n比特数字信号outn。
图5是示出了图3中所示的DAC10的电路图。
图5中的DAC10具有c-2c梯级结构。在DAC10中，彼此串联的至少一个开关元件和第一电容器C并联连接至彼此串联的多个第二电容器2C之间的连接节点。
本发明的DAC10因为最大电容器的电容比由二进制加权电容器组成的常规DAC的电容相对要小，所以可以减小其总面积。
DAC10产生与n比特相对应的模拟输出信号D_v，模拟输出信号D_v的电压电平根据以至少1比特为单位从SAR逻辑电路6顺序输入的比特信号out_1至out_n而变化。即，c-2c梯级DAC10根据以至少1比特为单位从SAR逻辑电路6顺序输入的比特信号out_1和out_n，使地电压VSS或基准电压Vref提供给第二电容器2C之间的连接节点，由此产生与n比特相对应的模拟输出信号D_v并且向比较器4提供与n比特相对应的模拟输出信号D_v。
图6是用于说明图4中所示的SAR逻辑电路的操作方法的驱动波形图。图7是用于说明图4中所示的SAR逻辑电路的操作方法的图。在图6和图7中，作为一个示例描述12比特的SAR DAC，并且在图7中，将描述从第12位开始的三个MSB的转换过程。
参照图4、图6和图7，当起始信号St输入到SAR逻辑电路6中包括的移位寄存器SR的第一级D0时，由提供给第一级D0的D输入端子的设置电压VDD来设置第一级D0。设置后的第一级D0向SAR的第一SR触发器SR1提供与设置电压相对应的高逻辑的第一移位脉冲S0。接着，SAR的第一SR触发器SR1与第一移位脉冲S0同步地产生MSB为“1”的数字信号，并且其他SR触发器SR2、SR3、......、SRn产生“0”的数字信号out_2、out_3、......、out_n。即，SAR被初始化为100000000000的数字信号。在该情况下，如图6所示，MSB的数字信号out_1与起始信号St具有1比特相位差。由此，因为MSB的数字信号out_1和起始信号St具有一个比特相位差，所以与MSB的数字信号out_1和起始信号St之间具有2个比特相位差的常规技术相比，本发明可以减少操作时间。
接着，从SAR产生的100000000000的数字信号提供给DAC10，并且DAC10将该数字信号转换成模拟输出电压D_v。由比较器4将模拟输出电压D_v与在SHA 2中采样并保持的模拟输入信号Vh进行比较。
作为比较结果，当模拟输入信号Vh大于或等于模拟输出信号D_v时，比较器4产生高电平的比较信号C_out。高电平的比较信号C_out的相位经由起始级SD在反相门NG中被反相，并且比较信号C_out被转换成低电平的比较信号。当低电平的比较信号输入到AND门AG时，AND门AG产生低电平，并且由此第一SR触发器SR1维持为“1”的比特的数字信号out_1。即，SAR通过一个反馈过程产生100000000000的数字信号。
同时，作为比较结果，当模拟输入信号Vh小于模拟输出信号D_v时，比较器4产生低电平的比较信号C_out。低电平的比较信号C_out的相位经由起始级SD在反相门NG中被反相，并且比较信号C_out被转换成高电平的比较信号。高电平的比较信号由AND门AG被转换成高电平，并且提供给第一SR触发器的S端子。第一SR触发器SR1被复位，以产生值为“0”的MSB。即，SAR通过一个反馈过程产生000000000000的数字信号。
然后，第一级D0的移位脉冲与时钟信号CLK同步地移位到第二级D1的D输入端子。接着，SAR的第二SR触发器SR2与移位脉冲S1同步地产生具有为“1”的比特的数字信号out_2，并且其他SR触发器产生具有为“0”的比特的数字信号out_3、out_4、......、out_n。即，SAR产生被初始化为[110000000000]或[010000000000]的数字信号的数字信号。
DAC10将[110000000000]或[010000000000]的数字信号转换成模拟输出电压D_v。由比较器4将模拟输出电压D_v与SHA 2的模拟输入信号Vh进行比较。
作为比较结果，当模拟输入信号Vh大于或等于模拟输出信号D_v时，比较器4产生高电平的比较信号C_out。高电平的比较信号C_out的相位经由起始级SD在反相门NG中被反相，并且比较信号C_out被转换成低电平的比较信号。低电平的比较信号输入到AND门AG2。AND门AG2产生低电平，并且由此第二SR触发器SR2维持为“1”的比特的数字信号。即，SAR产生110000000000或010000000000的数字信号。
同时，作为比较结果，当模拟输入信号Vh小于模拟输出信号D_v时，比较器4产生低电平的比较信号C_out。低电平的比较信号C_out的相位经由起始级SD在反相门NG中被反相，并且比较信号C_out被转换成高电平的比较信号。高电平的比较信号被AND门AG2转换成高电平，并且第二SR触发器SR2被复位，以产生“0”位的数字信号。即，SAR产生100000000000或000000000000的数字信号。
这样，SAR逻辑电路6响应于从时钟发生器顺序输入的时钟信号和以至少1比特为单位从比较器4输入的高电平或低电平的比较信号C_out，从MSB至LSB顺序产生预设n比特的数字信号。DAC10将以至少1比特为单位从SAR逻辑电路6顺序输入的数字信号转换成与n比特相对应的模拟输出信号D_v。
图8是示出了图3的SAR ADC的n比特数字信号确定方法的图。
参照图6和图8，通过DAC10以至少1比特为单位产生的与n比特相对应的模拟输出信号D_v的电平根据SAR的顺序输入的数字信号outn而变化。比较器4将与n比特相对应的顺序输入的模拟输出信号D_v的电平与所保持的模拟输入电压Vh的电平进行比较，并且顺序产生比较信号C_out。SAR逻辑电路6响应于顺序产生的比较信号C_out，顺序产生数字信号的后续比特。DAC10响应于顺序产生的后续比特，产生与n比特相对应的模拟输出信号D_v，并且比较器4比较输入信号电平，由此确定与所保持的模拟输入电压Vh的电平相对应的n比特数字信号outn。输出寄存器8从MSB至LSB顺序保持通过SAR逻辑电路6顺序产生的数字信号，以产生n比特数字信号Outn。
根据本发明的示例性实施方式的具有上述特征的SAR ADC以及利用该SARADC的模数转换方法可以通过在没有附加操作时间的情况下，仅在对于处理n比特所需的操作时间期间产生n比特数字信号outn，维持针对分辨率的最佳操作时间。进一步地，使用小型c-2c梯级DAC，通过具有经简化的电路构造的差动结构，形成SARADC，由此减小噪声影响。
对于本领域技术人员来说显而易见的是，可以在未偏离本发明的精神或范围的情况下对本发明进行各种修改和变化。因此，旨在本发明覆盖本发明的落入所附权利要求书和它们的等同物的范围之内的修改和变型。

Claims (10)

1.一种逐次逼近寄存器模数转换器，该逐次逼近寄存器模数转换器包括：
采样-保持放大器，其用于采样并且保持外部输入的模拟电压；
比较器，其用于将所采样并且保持的模拟电压的电平与和n比特相对应的模拟信号的电平进行比较，并且根据比较结果产生比较信号，其中，n是不小于1的整数；
逐次逼近寄存器逻辑电路，其用于响应于所述比较信号，从最高有效位到最低有效位顺序产生数字信号；
数模转换器，其用于将顺序产生的数字信号转换成所述模拟信号，并且向所述比较器提供所述模拟信号；以及
输出寄存器，其用于保持从所述最高有效位到所述最低有效位顺序产生的数字信号，以产生n比特数字信号，
其中，一旦从外部接收到起始信号，所述逐次逼近寄存器逻辑电路就产生与所述起始信号相比具有1位比特相位延迟的最高有效位的数字信号。
2.根据权利要求1所述的逐次逼近寄存器模数转换器，其中，所述逐次逼近寄存器逻辑电路包括：
起始级，其用于接收所述比较信号并且使所述比较信号与所述时钟信号同步；
移位寄存器，其包括(n+1)个级联级并且根据所述起始信号和所述时钟信号顺序产生第一至第(n+1)个移位脉冲；
n个逻辑门，它们用于响应于通过所述起始级顺序产生的所述比较信号和所述第2个至(n+1)个移位脉冲，顺序产生n个逻辑信号；以及
逐次逼近寄存器，其用于顺序接收所述第一至第n个移位脉冲和所述n个逻辑信号，并且从所述最高有效位至所述最低有效位顺序产生所述n比特数字信号。
3.根据权利要求1所述的逐次逼近寄存器模数转换器，其中，所述数模转换器具有c-2c梯级结构并且具有这样的构造：彼此串联的至少一个开关元件和第一电容器连接至彼此串联的多个第二电容器之间的连接节点，以与所述第二电容器并联。
4.根据权利要求2所述的逐次逼近寄存器模数转换器，其中，所述n个逻辑门是用于响应于通过所述起始级顺序产生的所述比较信号和所述第2至第(n+1)个移位脉冲，顺序产生n个逻辑积信号的n个与门。
5.根据权利要求4所述的逐次逼近寄存器模数转换器，其中，在所述移位寄存器中所包括的所述(n+1)个级联级的第一级是具有提供了设置电压的输入端子的D触发器，
其中，所述第一级响应于所述起始信号，向所述逐次逼近寄存器的第一移位寄存器触发器提供所述多个移位脉冲中的与所述设置电压相对应的第一移位脉冲，并且
其中，所述第一移位寄存器触发器与所述第一移位脉冲同步地产生与所述起始信号相比具有1比特相位延迟的所述最高有效位的所述数字信号。
6.一种利用逐次逼近寄存器模数转换器的模数转换方法，该模数转换方法包括以下步骤：
采样并且保持外部输入的模拟电压；
将所采样并且保持的模拟电压的电平与和n比特相对应的模拟信号的电平进行比较，并且根据比较结果产生比较信号，其中，n是不小于1的整数；
响应于所述比较信号，从最高有效位到最低有效位顺序产生数字信号；
将顺序产生的数字信号转换成所述模拟信号；以及
保持从所述最高有效位到所述最低有效位顺序产生的数字信号，以产生n比特数字信号，
其中，顺序产生数字信号的步骤包括：一旦从外部接收到起始信号，就产生与所述起始信号相比具有1比特相位延迟的最高有效位的数字信号。
7.根据权利要求6所述的模数转换方法，其中，顺序产生数字信号的步骤包括以下步骤：
接收所述比较信号并且使所述比较信号与所述时钟信号同步；
根据从外部接收的起始信号和所述时钟信号顺序产生第一至第(n+1)个移位脉冲；
响应于同步后的比较信号和所述第2至第(n+1)个移位脉冲，顺序产生n个逻辑信号；以及
顺序接收所述第一至第n个移位脉冲和所述n个逻辑信号，并且从最高有效位至最低有效位顺序产生所述n比特数字信号。
8.根据权利要求7所述的模数转换方法，其中，将顺序产生的数字信号转换成所述模拟信号的步骤利用这样的数模转换器，该数模转换器具有c-2c梯式结构，其中，彼此串联的至少一个开关元件和第一电容器连接至彼此串联的多个第二电容器之间的连接节点，以与所述第二电容器并联。
9.根据权利要求8所述的模数转换方法，其中，顺序产生n个逻辑信号的步骤包括响应于所述同步后的比较信号和所述第二至第(n+1)个移位脉冲，顺序产生n个逻辑积信号。
10.根据权利要求9所述的模数转换方法，其中，产生与所述起始信号相比具有1比特相位延迟的最高有效位的数字信号的步骤包括以下步骤：
向所述移位寄存器中包括的所述多个级联级的第一级提供设置电压，其中，所述第一级是D触发器；
响应于所述起始信号，向所述第一级提供与所述设置电压相对应的第一移位脉冲；以及
与所述第一移位脉冲同步地产生与所述起始信号相比具有1比特相位延迟的最高有效位的所述数字信号。
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