TWI638531B

TWI638531B - 能夠加速重置之循序漸近暫存器式類比至數位轉換器

Info

Publication number: TWI638531B
Application number: TW106116032A
Authority: TW
Inventors: 陳昀澤; 劉凱尹
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2017-05-16
Filing date: 2017-05-16
Publication date: 2018-10-11
Also published as: US10110243B1; TW201902132A

Abstract

一種能夠加速重置的循序漸近暫存器式類比至數位轉換器，包含：一取樣電路依據至少一輸入訊號產生至少一輸出訊號；一比較器依據該至少一輸出訊號與一重置訊號產生至少一比較器輸出訊號；一控制電路依據該至少一比較器輸出訊號或其均等來控制該取樣電路之操作，並產生該重置訊號；一第一重置線路輸出該重置訊號給該比較器，該比較器之一第一電路於該重置訊號之值為一第一值時進行重置；以及一第二重置線路輸出該重置訊號給該比較器，該比較器之一第二電路於該重置訊號之值為該第一值時進行重置，該第一與第二電路是同步地進行重置。

Description

能夠加速重置之循序漸近暫存器式類比至數位轉換器

本發明是關於類比至數位轉換器，尤其是關於能夠加速重置的類比至數位轉換器。

一類比至數位轉換器（ADC），例如一循序漸近暫存器式類比至數位轉換器，在完成一次比較操作以決定一個位元的值後，該ADC的比較器需要重置，才能進行下一次的比較操作，目前技術是該ADC發送一重置訊號至該比較器的一前級電路，以依序重置該前級電路以及位於該前級電路之後的一或多個後級電路，然而，隨著技術的發展，電路運作的速度需要進一步地被提升，在此考量下，上述依序重置的方式便顯得過於耗時，需要被改善。

本發明之一目的在於提供一種能夠加速重置的類比至數位轉換器，以改善先前技術。

本發明揭露了一種能夠加速重置的循序漸近暫存器式類比至數位轉換器，該轉換器之一實施例包含一取樣電路、一比較器、一控制電路、一第一重置線路以及一第二重置線路。該取樣電路用來依據至少一輸入訊號產生至少一輸出訊號。該比較器包含一比較電路與一穩態電路，該比較電路用來依據該至少一輸出訊號產生至少一比較訊號，該穩態電路用來依據該至少一比較訊號以及一重置訊號產生至少一比較器輸出訊號。該控制電路用來控制該取樣電路之操作以及該比較器之操作，並包含一判斷電路，該判斷電路用來依據該至少一比較器輸出訊號產生一判斷訊號，其中該重置訊號是該判斷訊號或其衍生訊號。該第一重置線路用來輸出該重置訊號給該比較電路，從而該比較電路於該重置訊號之值為一第一值時進行重置，並於該重置訊號之值為一第二值時用於比較操作。該第二重置線路用來連接該控制電路與該穩態電路，從而該穩態電路於該重置訊號之值為該第一值時進行重置，並於該重置訊號之值為該第二值時用於比較操作。

前述循序漸近暫存器式類比至數位轉換器之另一實施例包含一取樣電路、一比較器、一控制電路、一第一重置線路以及一第二重置線路。該取樣電路用來依據至少一輸入訊號產生至少一輸出訊號。該比較器用來依據該至少一輸出訊號與一重置訊號產生至少一比較器輸出訊號。該控制電路用來依據該至少一比較器輸出訊號或其均等來控制該取樣電路之操作，並用來產生該重置訊號。該第一重置線路用來輸出該重置訊號給該比較器，從而該比較器之一第一電路於該重置訊號之值為一第一值時進行重置，並於該重置訊號之值為一第二值時用於比較操作。該第二重置線路用來輸出該重置訊號給該比較器，從而該比較器之一第二電路於該重置訊號之值為該第一值時進行重置，並於該重置訊號之值為該第二值時用於比較操作。上述第一電路與第二電路是同步地進行重置。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

本發明揭露了一種類比至數位轉換器（analog-to-digital converter; ADC），能夠加速一重置操作，於一電路模擬中，本發明相較於先前技術可加速ADC整體電路的操作達20%。在實施為可能的前提下，本發明之ADC可體現於一循序漸近暫存器式ADC（successive approximation register ADC; SAR ADC）。同樣地在實施為可能的前提下，本發明之ADC可以是用於差動訊號之處理的ADC，也可用於單端訊號之處理的ADC。於以下實施例中以SAR ADC作說明，並用於差動訊號之處理。

圖1顯示本發明之SAR ADC的一實施例。如圖1所示，SAR ADC 100包含一取樣電路110、一比較器120、一控制電路130、一第一重置線路140以及一第二重置線路150。取樣電路110用來依據至少一輸入訊號產生至少一輸出訊號，取樣電路110之一實施例包含至少一電容陣列以及控制該至少一電容陣列之取樣及輸出的複數個開關，由於取樣電路110可為習知電路或自行開發的電路，本領域具有通常知識者可由公開文獻（例如：Chun-Cheng Liu, Soon-Jyh Chang, Guan-Ying Huang, and Ying-Zu Lin, “ A 10-bit 50-MSs SAR ADC With a Monotonic Capacitor Switching Procedure”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 45, NO. 4, APRIL 2010；後稱文獻一）來得知取樣電路110之實施與運作，取樣電路110之細節在此予以省略。比較器120依據該至少一輸出訊號與一重置訊號產生至少一比較器輸出訊號，比較器120之細節將說明於後。控制電路130依據該至少一比較器輸出訊號或其均等來產生至少一控制訊號，以控制取樣電路110之操作，控制電路130還依據該至少一比較器輸出訊號產生該重置訊號以控制比較器120之操作，控制電路130之細節將說明於後。第一重置線路140用來輸出該重置訊號給比較器120，從而比較器120之一第一電路（例如圖2之比較電路210或圖3之預放大電路310）於該重置訊號之值為一第一值時進行重置，並於該重置訊號之值為一第二值時用於比較操作。第二重置線路150用來輸出該重置訊號給比較器120，從而比較器120之一第二電路（例如圖2之穩態電路220）於該重置訊號之值為該第一值時進行重置，並於該重置訊號之值為該第二值時用於比較操作。

圖1之實施例中，比較器120之第一與第二電路是同步地進行重置，以達到加速重置的效果；然而，只要能達到加速重置的效果，該第一與第二電路也可以非同步地進行重置。值得注意的是，一或多個重置線路可被加入本實施例中，以進一步加速SAR ADC 100之其它電路（例如比較器120之一第三電路（例如圖3之閂鎖電路320））的重置。另值得注意的是，每當比較器120完成一單一位元比較操作時（亦即完成一次比較操作以決定一個位元的值時），控制電路130令該重置訊號之值由一第二值變成該第一值，以重置比較器120及其後級電路中需要被重置的電路；每當比較器120與其後級電路中需要被重置的電路分別完成重置時，控制電路130令該重置訊號之值由該第一值變成該第二值，以讓取樣電路110做下一次的輸出，並讓比較器120做下一次的比較。

圖2顯示圖1之比較器120之一實施例。如圖2所示，比較器120包含一比較電路210與一穩態電路（stability circuit）220。比較電路210用來依據該至少一輸出訊號產生至少一比較訊號，舉例而言，該至少一輸出訊號是一差動訊號的二取樣訊號Vip、Vin，比較電路210藉由比較該二訊號Vip、Vin，產生該至少一比較訊號之一第一比較訊號Comp1與一第二比較訊號Comp2，當Vip大於Vin，Comp1與Comp2分別為第一比較值與第二比較值（例如1與0），當Vip小於Vin，Comp1與Comp2分別為該第二比較值與該第一比較值（例如0與1）。穩態電路220用來確保比較器120之輸出（例如上述訊號Comp1、Comp2）被保持在穩定的狀態，是依據該至少一比較訊號以及該重置訊號產生該至少一比較器輸出訊號，當執行比較操作時，該至少一比較器輸出訊號均等於該至少一比較訊號。值得注意的是，本技術領域有許多已知的比較器，只要適用於本發明，任一已知的比較器可做為本發明之比較器120。

圖3顯示圖2之比較電路210之一實施例。如圖3所示，比較電路210包含一預放大電路310與一閂鎖電路320。預放大電路310用來依據該至少一輸出訊號產生至少一預放大訊號，舉例而言，預放大電路310放大前述二訊號Vip與Vin的差，以產生第一與第二預放大訊號Vip_amp、Vin_amp。閂鎖電路320用來依據該至少一預放大訊號產生該至少一比較訊號，舉例而言，閂鎖電路320依據上述第一與第二預放大訊號Vip_amp、Vin_amp，產生前述第一與第二比較訊號Comp1、Comp2。由於預放大電路310與閂鎖電路320的每一個單獨而言為習知技藝，冗餘之說明在此予以省略。值得注意的是，圖3之實施例中，比較電路210是一動態比較器（dynamic comparator），該動態比較器依據一時脈訊號進行比較。該時脈訊號是由一非同步控制電路產生，此非同步控制電路之一範例如文獻一之Fig. 9所示，已知的動態比較器之另一範例可見於下列文獻：Masaya Miyahara, Yusuke Asada, Daehwa Paik and Akira Matsuzawa, “A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs”, Department of Physical Electronics Tokyo Institute of Technology（後稱文獻二）。另值得注意的是，圖3之實施例中，第一重置線路140輸出該重置訊號給預放大電路310，從而預放大電路310與閂鎖電路320於該重置訊號之值為該第一值時依序進行重置。

圖4顯示圖2之穩態電路220之一實施例。如圖4所示，穩態電路220包含一第一邏輯閘電路（圖中標示為L1）410與一第二邏輯閘電路（圖中標示為L2）420。第一邏輯閘電路410用來依據該至少一比較訊號產生至少一第一邏輯閘訊號，舉例而言，第一邏輯閘電路410是一反相器電路，該反相器電路包含二反相器用來接收前述第一與第二比較訊號Comp1、Comp2，並據以產生二反相訊號Comp1_inv、Comp2_inv。第二邏輯閘電路420用來依據該至少一第一邏輯閘訊號與該重置訊號產生該至少一比較器輸出訊號，其中該第二邏輯閘電路於該重置訊號之值為該第一值時進行重置，舉例而言，第二邏輯閘電路420是一反及閘（NAND gate）電路，該反及閘電路包含二反及閘，該二反及閘其中之一用來接收前述反相訊號Comp1_inv以及該重置訊號，該二反及閘其中另一用來接收前述反相訊號Comp2_inv以及該重置訊號，當穩態電路220用於比較操作時，該重置訊號之值為第二值（例如1），故該二反及閘分別輸出Comp1_inv的反相訊號（即Comp1）與Comp2_inv的反相訊號（即Comp2），當穩態電路220被重置時，該重置訊號之值為第一值（例如0），故該二反及閘分別輸出相同的值（例如1），而達成重置。值得注意的是，只要穩態電路220能夠穩定輸出該至少一比較訊號，第一邏輯閘電路410與第二邏輯閘電路420可以是其它邏輯閘電路，舉例而言，第一邏輯閘電路410是一反及閘電路，此反及閘電路之每個反及閘的二輸入端短路，從而此反及閘電路均等於一反相器電路，此時第二邏輯閘電路仍如前述般是一反及閘電路，其中每一反及閘用來接收該至少一第一邏輯閘訊號的其中之一與該重置訊號。

圖5顯示圖1之控制電路130之一實施例。如圖5所示，控制電路130包含一判斷電路510，用來依據該至少一比較器輸出訊號產生一判斷訊號，其中該重置訊號是該判斷訊號或其衍生訊號。舉例而言，判斷電路510包含一邏輯閘電路，該邏輯閘電路之一範例為反互斥或閘（XNOR gate），該反互斥或閘用來依據前述第一與第二比較訊號Comp1、Comp2產生該判斷訊號，在比較操作下，該第一與第二比較訊號Comp1、Comp2之值通常不同（例如其中之一值為1，另一值為0），因此該反互斥或閘會依據該二訊號Comp1、Comp2產生值為0的判斷訊號，其用來指出一單一位元比較操作已完成。

請繼續參閱圖5，圖5中短折線（dashed-line）代表選擇性的路徑，點線（dotted line）代表可選擇性地包含電路（例如圖6之邏輯閘電路610）或不包含電路的路徑，因此，如圖5所示，控制電路130可將該判斷訊號做為該重置訊號，並輸出一操作致能訊號（圖中標示為EN）至比較器120，以依據該重置訊號以及該操作致能訊號來重置比較器120與其後級電路中需要被重置的電路，舉例而言，控制電路130可依據一時序安排（例如文獻一之Fig. 9的Clks所示）來決定該操作致能訊號之值，當該操作致能訊號指示致能時（例如文獻一之Fig. 9之Clks為低時），控制電路130依據該判斷訊號之第二值（即該重置訊號之第二值）令比較器120執行比較操作，並依據該判斷訊號之第一值（即該重置訊號之第一值）重置比較器120與其後級電路中需要被重置的電路；當該操作致能訊號指示禁能時（例如文獻一之Fig. 9之Clks為高時），控制電路130依據該操作致能訊號重置/禁能比較器120，並控制取樣電路110以進行下一次的取樣。

請再參閱圖5，控制電路130亦可依據該判斷訊號以及該操作致能訊號來產生該重置訊號，以藉由該重置訊號重置比較器120與其後級電路中需要被重置的電路，舉例而言，如圖6所示，控制電路130進一步包含一邏輯閘電路610（圖中標示為L3），邏輯閘電路610之一範例為一及閘（AND gate），該及閘用來接收該判斷訊號以及該操作致能訊號來產生該重置訊號，當該操作致能訊號為一致能值（例如1）時，該及閘產生的該重置訊號等於該判斷訊號，因此該判斷訊號之值決定了比較器120執行比較操作或重置操作；當該操作致能訊號為一禁能值（例如0）時，該及閘產生的該重置訊號等於該操作致能訊號，因此該操作致能訊號之禁能值會重置/禁能比較器120，此時控制電路130控制取樣電路110以進行下一次的取樣。

圖7顯示本發明之SAR ADC的另一實施例。如圖7所示，SAR ADC 700進一步包含一比較結果輸出電路710，其用來依據該至少一比較訊號或該至少一比較器輸出訊號，輸出至少一比較結果訊號，比較結果輸出電路710之一實施例為一閂鎖電路。另外，如圖7所示，控制電路130進一步包含一數位電路720，數位電路720用來依據前述判斷訊號以及該至少一比較結果訊號產生至少一控制訊號，從而透過該至少一控制訊號來控制取樣電路110之操作。由於本領域人士可利用習知電路或自行開發的電路來實施比較結果輸出電路710與數位電路720，其細節在此予以省略。值得注意的是，前述至少一比較訊號/至少一比較器輸出訊號可直接做為該至少一比較結果訊號，此時比較結果輸出電路710即非必要。

請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。另請注意，前述實施例所提到的訊號的「值」，可以是數位訊號的值或類比訊號的大小。

綜上所述，本發明藉由複數個重置線路的設置，來同步地重置一ADC的不同部分（例如該ADC的比較器的不同部分），從而加速該ADC的重置，並增進該ADC的運作效率。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100‧‧‧SAR ADC（循序漸近暫存器式類比至數位轉換器）

110‧‧‧取樣電路

120‧‧‧比較器

130‧‧‧控制電路

140‧‧‧第一重置線路

150‧‧‧第二重置線路

210‧‧‧比較電路

220‧‧‧穩態電路

Vip‧‧‧取樣訊號

Vin‧‧‧取樣訊號

Comp1‧‧‧第一比較訊號

Comp2‧‧‧第二比較訊號

310‧‧‧預放大電路

320‧‧‧閂鎖電路

Vip_amp‧‧‧第一預放大訊號

Vin_amp‧‧‧第二預放大訊號

410‧‧‧L1（第一邏輯閘電路）

420‧‧‧L2（第二邏輯閘電路）

510‧‧‧判斷電路

610‧‧‧L3（邏輯閘電路）

710‧‧‧比較結果輸出電路

720‧‧‧數位電路

EN‧‧‧操作致能訊號

［圖1］顯示本發明之SAR ADC的一實施例；［圖2］顯示圖1之比較器的一實施例；［圖3］顯示圖2之比較電路的一實施例；［圖4］顯示圖2之穩態電路的一實施例；［圖5］顯示圖1之控制電路的一實施例；［圖6］顯示圖1之控制電路的另一實施例；以及［圖7］顯示本發明之SAR ADC的另一實施例。

Claims

一種能夠加速重置之循序漸近暫存器式類比至數位轉換器（successive approximation register analog-to-digital converter; SAR ADC），包含：一取樣電路，用來依據至少一輸入訊號產生至少一輸出訊號；一比較器，包含：一比較電路，用來依據該至少一輸出訊號產生至少一比較訊號；以及一穩態電路（stability circuit），用來依據該至少一比較訊號以及一重置訊號產生至少一比較器輸出訊號；一控制電路，用來控制該取樣電路之操作以及該比較器之操作，該控制電路包含：一判斷電路，用來依據該至少一比較器輸出訊號產生一判斷訊號，其中該重置訊號是該判斷訊號或其衍生訊號；一第一重置線路，用來輸出該重置訊號給該比較電路，從而該比較電路於該重置訊號之值為一第一值時進行重置；以及一第二重置線路，用來輸出該重置訊號給該穩態電路，從而該穩態電路於該重置訊號之值為該第一值時進行重置。
如申請專利範圍第1項所述之SAR ADC，進一步包含一比較結果輸出電路，用來依據該至少一比較訊號或該至少一比較器輸出訊號，輸出至少一比較結果訊號，其中該控制電路進一步包含一數位電路，該數位電路用來依據該判斷訊號以及該至少一比較結果訊號產生至少一控制訊號，其中該至少一控制訊號用來控制該取樣電路之操作。
如申請專利範圍第1項所述之SAR ADC，其中該比較電路包含：一預放大電路，用來依據該至少一輸出訊號產生至少一預放大訊號；以及一閂鎖電路，用來依據該至少一預放大訊號產生該至少一比較訊號。
如申請專利範圍第3項所述之SAR ADC，其中該第一重置線路連接該控制電路與該預放大電路，從而該預放大電路與該閂鎖電路於該重置訊號之值為該第一值時依序進行重置。
如申請專利範圍第1項所述之SAR ADC，其中該穩態電路包含：一第一邏輯閘電路，用來依據該至少一比較訊號產生至少一第一邏輯閘訊號；以及一第二邏輯閘電路，用來依據該至少一第一邏輯閘訊號與該重置訊號產生該至少一比較器輸出訊號，其中該第二邏輯閘電路於該重置訊號之值為該第一值時進行重置。
如申請專利範圍第1項所述之SAR ADC，其中每當該比較器完成一單一位元比較操作時，該控制電路令該重置訊號之值由一第二值變成該第一值。
一種能夠加速重置之循序漸近暫存器式類比至數位轉換器（successive approximation register analog-to-digital converter; SAR ADC），包含：一取樣電路，用來依據至少一輸入訊號產生至少一輸出訊號；一比較器，用來依據該至少一輸出訊號與一重置訊號產生至少一比較器輸出訊號；一控制電路，用來依據該至少一比較器輸出訊號或其均等來控制該取樣電路之操作，並用來產生該重置訊號；一第一重置線路，用來輸出該重置訊號給該比較器，從而該比較器之一第一電路於該重置訊號之值為一第一值時進行重置；以及一第二重置線路，用來輸出該重置訊號給該比較器，從而該比較器之一第二電路於該重置訊號之值為該第一值時進行重置，其中該第一電路與該第二電路同步地進行重置。
如申請專利範圍第7項所述之SAR ADC，其中該第一電路是一比較電路，該第二電路是一穩態電路。
如申請專利範圍第7項所述之SAR ADC，其中每當該比較器完成一單一位元比較操作時，該控制電路令該重置訊號之值由一第二值變成該第一值；每當該比較器完成重置時，該控制電路令該重置訊號之值由該第一值變成該第二值。
如申請專利範圍第9項所述之SAR ADC，其中該控制電路依據一時序安排來產生該重置訊號。