JP2018098789A - 逐次比較レジスタ型ad変換器におけるオフセット較正方法、及び逐次比較レジスタ型アナログデジタル変換器 - Google Patents
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Abstract
Description
(1)各段のDACは互いに較正する必要がある。
(2)増幅器は、較正する必要があるオフセットを有することができる。
(3)各段のADCの比較器をオフセットすることができる。
(4)増幅器は、較正する必要がある利得誤差を有することができる。
しかしながら、既知の較正プロセスでは、SARADCの通常の動作を停止させる必要がある。このように、SARADCは入力信号を連続的に変換することができない。別の利点は、既知の較正プロセスが、環境影響による経時変化を考慮していないことである。
前記目的は少なくとも1つのADCを備えたSARADCにおける以下のオフセット較正方法によって達成され、前記方法は、
a)アナログ入力信号に対応するデジタル信号のビット数を決定するステップと、
b)前記アナログ入力信号(VIN)から決定されたバイナリコードが少なくとも1つのトリガコードと一致するか否かを検出するステップと、
c)少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを使用して較正ビットを決定するステップと、
d)較正ビットに関してデジタル信号のビットを解析するステップと、
e)オフセット誤差の存在が解析から決定されたときに、オフセット誤差を較正するステップとを含む。
a1)第1段のADCが、アナログ入力信号に対応するデジタル信号の最上位ビットの数を決定するステップと、
a2)利得モジュールが、第1段のADCから出力された残差信号を増幅するステップと、
a3)第2段のADCが、アナログ入力信号に対応するデジタル信号の最下位ビットの数を決定するステップとを含み、
前記ステップc)は、少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを使用して第1段のADCにおいて較正残差信号を決定するステップを含む。
アナログ入力信号に対応するデジタル信号のビット数を決定するように構成された少なくとも1つのADCと、
制御モジュールとを備え、
前記制御モジュールは、
少なくとも1つのADCを制御し、
入力アナログ信号に対応するデジタル出力信号を出力し、
少なくとも1つのトリガコードを格納し、
アナログ入力信号から決定されたバイナリコードが少なくとも1つのトリガコードと一致するか否かを検出し、
前記少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを、較正ビットを決定するようにさらに構成された少なくとも1つのADCに提供し、
前記較正ビットに関して前記デジタル信号のビットを解析し、
解析からオフセット誤差の存在が決定されたときにオフセット誤差の較正を開始するように構成される。
前記第1段のADCは、前記アナログ入力信号に対応する前記デジタル信号の最上位ビットの数を決定し、デジタル信号の最下位ビット数に対応する残差信号を出力するように構成され、
第2段のADCは、増幅された残差信号を受信し、増幅された残差信号から入力アナログ信号に対応するデジタル信号の最下位ビットの数を決定するように構成され、
前記SARADCはさらに、第1段のADCから出力される残差信号を受信し、前記残差信号を増幅し、前記増幅された残差信号を出力するように構成された利得モジュールを備え、
前記制御モジュールはさらに、第1段のADC、利得モジュール、及び第2段のADCを制御し、前記少なくとも1つのトリガコードに対応する前記少なくとも1つの設定コードを、較正残差信号を決定するようにさらに構成された第1段のADCに供給するように構成される。
前記制御モジュールは、第1のスイッチの後に較正残差信号をキャパシタに一時的に格納するように第1のスイッチ及び第2のスイッチを制御することで、第2段のADCがデジタル信号の最下位ビットを決定するまで繰り返す。
本開示は、特定の実施形態に関して、及び特定の図面を参照して説明されるが、本開示はそれに限定されず、請求項によってのみ限定される。記載された図面は概略的なものに過ぎず、限定的ではない。図面において、要素のいくつかのサイズは、説明のために誇張されており、縮尺通りに描かれていない場合がある。寸法及び相対的な寸法は、本開示の実施のための実際の縮小に必ずしも対応していない。
(1)SARADC210,220間のDACミスマッチ誤差;
(2)利得モジュール230のプロセス、電圧及び温度(PVT)変動に起因する増幅器利得誤差;及び
(3)比較器216,226のオフセット誤差。
VRES=VIN−VMSB、及び
V* RES=VIN−V* MSB
VRES2=Gain*VRES−VLSB、及び
V* RES2=Gain*V* RES−V* LSB
これらの式を組み合わせると、次式を得る。
=Gain*(VMSB−V* MSB)−(V* LSB−VLSB)
(2)
=(MSB2nd/LSB1st)*(VMSB−V* MSB)−(V* LSB−VLSB)
(3)
プリセットコードCDET=1000000 0XXXXXXX
ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示す。この実施形態では、第1のSARADC210は、7ビットデジタルコードCMSBを使用して7つの比較を行って、入力信号VINに対応するデジタル信号の7ビットを決定する一方、第2のSARADC220は、8ビットデジタルコードCLSBを使用して、従って8つの比較を実行する。上記のように、段間の冗長性のために、第1のSARADC210のLSBは、第2のSARADC220のMSBに直接リンクされる。この特定コードCDETが入力信号VINの変換中に遭遇すると、検出モジュール243は、DACミスマッチ較正モジュール244を起動し、C* MSB=0111111を第1のDACに入力する。この較正コードに基づいて、較正残差信号V* RESが生成される。第2のSARADC220が入力信号VINに対応するデジタルコードの最後のLSBを決定した後、DACミスマッチ較正モジュール244は、較正コードC* LSB=1YYYYYYYを第2のDACに入力し、ここで、Yは、第2のSARADC220によって決定されたバイナリ値を示す。これらのバイナリコードに基づいて、理想的には、利得誤差とオフセット誤差が正しく較正されていると仮定すると、次式を得る。
VMSB−V* MSB=LSB1st、及び
V* LSB−VLSB=MSB2nd
このことは、V* RES2−VRES=0であることを示す。
CDET=0100000 0XXXXXXX、及び
C* DET=0011111 1YYYYYYY
である。ここで、C* DETは、第1のDACの第2のキャパシタ214bのための、CDETに対する事前に設定された較正応答コードである。第1のDACの第3のキャパシタ214cのために、
CDET=0110000 0XXXXXXX、及び
C* DET=0101111 1YYYYYYY
である。
第1のDACの第4のキャパシタ214dのために、
CDET=0111000 0XXXXXXX、及び
C* DET=0110111 1YYYYYYY
である。
第1のDACの第5のキャパシタ214eのために、
CDET=0111100 0XXXXXXX、及び
C* DET=0111011 1YYYYYYY
などである。
ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示し、Yは第2のSARADC220によって決定されたバイナリ値を示す。
(4)
CDET=1001000 1XXXXXXX、及び
C* DET=1001001 0YYYYYYY。
ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示し、Yは第2のSARADC220によって決定されたバイナリ値を示す。これらのコードの場合において、利得誤差がなければ同一のアナログ値が得られることが予想される。
しかしながら、他のプリセットコードも可能であり、例えば、
CDET=ZZZZZ01 1XXXXXXX、及び
C* DET=ZZZZZ10 0YYYYYYY
である。ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示し、Yは、第2のSARADC220によって決定されたバイナリ値を示し、Zは未指定の2進数を示す。CDETとC* DETの選択における唯一の他の制限は、それらがDACミスマッチ較正をトリガするプリセットバイナリコードと一致してはならないことである。
VRES2=Gain*(VIN+V2)−VLSB−V3
V* RES2
=Gain*(−VIN+V2)−V* LSB−V3
これにより、次式が導かれる。
(5)
Claims (15)
- 少なくとも1つのADC(210;810;910)を備えた逐次比較レジスタ型アナログデジタル変換器であるSARADC(200;800;900)におけるオフセット較正方法であって、
a)アナログ入力信号(VIN)に対応するデジタル信号(COUT)のビット数を決定するステップを含む方法において、
前記方法はさらに、
b)前記アナログ入力信号(VIN)から決定されたバイナリコードが少なくとも1つのトリガコードと一致するか否かを検出するステップと、
c)少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを使用して較正ビット(B* LSB;B* MSB)を決定するステップと、
d)前記較正ビット(B* LSB;B* MSB)に関するデジタル信号(COUT)のビットを解析するステップと、
e)オフセット誤差の存在が解析から決定されたときにオフセット誤差を較正するステップとを含むことを特徴とするSARADC(200;800;900)におけるオフセット較正方法。 - 前記ステップd)は、デジタル信号(COUT)のビットが較正ビット(B* LSB;B* MSB)と同じである場合、オフセット誤差の存在を決定することを含む請求項1に記載の方法。
- 前記ステップc)は、アナログ入力信号(VIN)を、少なくとも1つの設定コードの一部を表す別のアナログ信号(V* MSB)と比較することによって、較正ビット(B* MSB)を決定するステップを含むことを特徴とする請求項1又は2に記載の方法。
- 前記ステップd)はさらに、ビットの値を決定し、前記値が0の値を有するときに下方較正を示し、前記値が1の値を有するときに上方較正を示すステップを含むことを特徴とする請求項3に記載の方法。
- 前記ステップe)は、少なくとも1つのADC(210;910)におけるオフセット誤差の存在が検出されたときに、前記少なくとも1つのADC(210;910)の少なくとも1つの可変キャパシタモジュール(218b;918b)を調整することによって、前記少なくとも1つのADC(210;910)を較正するステップを含むことを特徴とする請求項3又は4に記載の方法。
- 前記少なくとも1つのADCは、第1段のADC(210;810)及び第2段のADC(220;820)を備え、
前記ステップa)は、
a1)前記第1段のADC(210;810)が、前記アナログ入力信号(VIN)に対応する前記デジタル信号(COUT)の複数の最上位ビット(BMSB)を決定するステップと、
a2)利得モジュール(230;830)が、第1段のADC(210;810)から出力された残差信号(VRES)を増幅するステップと、
a3)前記第2段のADC(220;820)が、前記アナログ入力信号(VIN)に対応するデジタル信号(COUT)の複数の最下位ビット(BLSB)を決定するステップとを含み、
前記ステップc)は、前記少なくとも1つのトリガコードに対応する前記少なくとも1つの設定コードを使用して、前記第1段のADC(210;810)の較正残差信号(V* RES)を決定するステップを含むことを特徴とする請求項1又は2に記載の方法。 - アナログ入力信号(VIN)と少なくとも1つの設定コードの一部を表すアナログ信号(V* MSB)との間の差を計算することによって、較正残差信号(V* RES)が決定されることを特徴とする請求項6に記載の方法。
- 前記ステップc)はさらに、増幅された較正残差信号(V* AMP)を、前記少なくとも1つの設定コードの一部を表す別のアナログ信号(V* LSB)と比較することによって、較正ビット(B* LSB)を決定するステップを含むことを特徴とする請求項6又は7に記載の方法。
- 前記ステップc)はさらに、利得モジュール(230;830)に較正残差信号(V* RES)を一時的に格納することを、デジタル信号(COUT)の最下位ビットが決定されるまで繰り返すステップを含むことを特徴とする請求項6〜8のうちのいずれか1つに記載の方法。
- 前記ステップe)はさらに、最下位ビットの値を決定し、前記値が1の値を有するときに
下方較正を示し、前記値が0の値を有するときに上方較正を示すステップを含むことを特徴とする請求項6〜9のうちのいずれか1つに記載の方法。 - 前記ステップe)は、前記第2段のADC(220;820)におけるオフセット誤差の存在が検出されたときに、前記利得モジュール(230;830)の少なくとも1つの可変キャパシタモジュール(231b;831b)を調整することによって、前記第2段のADC(220;820)を較正するステップを含むことを特徴とする請求項6〜10のうちのいずれか1つに記載の方法。
- 逐次比較型アナログ−デジタル変換器であるSARADC(200;800;900)であって、
アナログ入力信号(VIN)に対応するデジタル信号(COUT)のビット数を決定するように構成された少なくとも1つのADC(210;810;910)と、
前記少なくとも1つのADC(210;810;910)を制御し、入力されたアナログ信号(VIN)に対応するデジタル出力信号(COUT)を出力するように構成された制御モジュール(240;840;940)とを備えたSARADC(200;800;900)において、
前記制御モジュール(240;840;940)はさらに、
少なくとも1つのトリガコードを格納し、
アナログ入力信号(VIN)から決定されたバイナリコードが少なくとも1つのトリガコードと一致するか否かを検出し、
前記少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを、較正ビット(B* LSB;B* MSB)を決定するようにさらに構成された前記少なくとも1つのADC(210;810;910)に提供し、
前記較正ビット(B* LSB;B* MSB)に関するデジタル信号(COUT)のビットを解析し、
オフセット誤差の存在が解析から決定されるときに、オフセット誤差の較正を開始するように構成されたことを特徴とするSARADC(200;800;900)。 - 少なくとも1つのADC(210;910)は、アナログ入力信号(VIN)を、少なくとも1つの設定コードの一部を表す別のアナログ信号(V* MSB)と比較することによって、較正ビット(B* MSB)を決定するように構成された比較器(216;916)を備えたことを特徴とする請求項12に記載のSARADC(200;900)。
- 前記少なくとも1つのADCは、第1段のADC(210;810)及び第2段のADC(220;820)を備え、
前記第1段のADC(210;810)は、アナログ入力信号(VIN)に対応するデジタル信号(COUT)の最上位ビット(BMSB)の数を決定し、デジタル信号(COUT)の最下位ビット(BLSB)の数に対応する残差信号(VRES)を出力するように構成され、
前記第2段のADC(220;820)は、増幅された残差信号(VAMP)を受信し、増幅された残差信号(VAMP)から入力アナログ信号(VIN)に対応するデジタル信号(COUT)の最下位ビット(BLSB)の数を決定するように構成され、
前記SARADC(200;800)はさらに、前記第1段のADC(210;810)から出力された残差信号(VRES)を受信し、残留信号(VRES)を増幅し、増幅された残差信号(VAMP)を出力するように構成された利得モジュール(230;830)を備え、
前記制御モジュール(240;840)はさらに、前記第1段のADC(210;810)、前記利得モジュール(230;830)、及び前記第2段のADC(220;820)を制御し、前記少なくとも1つのトリガコードに対応する前記少なくとも1つの設定コードを前記第1段のADC(210;810)に供給し、較正残差信号(V* RES)を決定するように構成されたことを特徴とする請求項12に記載のSARADC(200;800)。 - 前記第2段のADC(220;820)は、増幅された較正残差信号(V* AMP)を、前記少なくとも1つの設定コードの一部を表す別のアナログ信号(V* LSB)と比較することによって、較正ビット(B* LSB)を決定するように構成された比較器(226;826)を備えたことを特徴とする請求項14に記載のSARADC(200;800)。
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