KR20190115524A - 서브레인징 축차 비교형 아날로그 디지털 변환기 - Google Patents

Abstract

본 발명은 서브레인징 축차 비교형 아날로그 디지털 변환기에 관한 것으로, 본 발명의 일 실시예에 따른 Sub-ranging 축차 비교형 아날로그 디지털 변환기는 아날로그 입력 신호를 샘플링하는 샘플링 스위치, Top plate 노드를 연결하는 연결 스위치, 상기 연결 스위치의 앞단에 위치하여, 상기 샘플링 스위치를 통해 인가되는 아날로그 신호를 디지털 신호로 변환하는 Coarse ADC, 상기 연결 스위치의 뒷단에 위치하는 Fine AD 및 상기 Coarse ADC와 상기 Fine ADC 사이에 위치하며, 상기 Coarse ADC의 동작 종료 이후 남은 전압을 증폭하여 상기 Fine ADC의 LSB(Least Significant Bit) 전압의 크기를 증가시키는 증폭기를 포함하되, 상기 Fine ADC는 상기 증폭기를 통해 증폭된 출력 신호를 디지털 비트를 출력한다.

Description

서브레인징 축차 비교형 아날로그 디지털 변환기{SUB-RANGING SUCCESSIVE APPROXIMATED REGISTER ANALOG TO DIGITAL CONVERTER}

본 발명은 서브레인징 축차 비교형 아날로그 디지털 변환기에 관한 것이다.

최근 휴대 가능한 IoT 디바이스 혹은 몸에 이식할 수 있는 메디컬 디바이스 등이 각광을 받으며, 동시에 IoT용 센서들에 대한 연구가 많이 진행되었다. 이런 IoT 디바이스 등에 들어가는 센서들은 전력을 에너지 하베스팅 디바이스로부터 공급받아야 하므로, 저전력 동작을 해야 하며, 에너지 효율성이 높아야 한다.

센서를 구성하는 많은 블록들 중, ADC는 센서의 성능에 직접적으로 영향을 미치며, 전력 소모가 큰 블록 중 하나이다. 따라서 센서의 전력 소모를 줄이기 위해서는, 성능이 하락되지 않으면서, 전력 소모가 적은 ADC 설계가 중요하다.

많은 종류의 ADC 중 IoT 센서 타겟으로 SAR ADC를 주로 쓴다. 이유는 전력 소모가 적음과 동시에 적당한 해상도(8~12 bit)를 갖기 때문이다. 또한 정적 전류가 흐르지 않아, 에너지 효율성 측면에서도 좋다.

SAR ADC는 크게 블록으로 나누었을 때, S&H(Sample & Hold) 스위치와 CDAC, 비교기, SAR Logic으로 이루어진다. 일반적인 SAR ADC의 비교기는 정적 전류가 흐르지 않는 Dynamic Latch 비교기가 사용되는데, 12 bit 정도의 해상도를 갖는 SAR ADC를 설계할 경우, 비교기의 잡음이 문제가 된다.

본 발명은 12bit 혹은 이상의 해상도를 갖는 SAR ADC 설계 시 문제가 되는 비교기의 잡음을 해결하고, 비교기의 전력 소모를 감소시킬 수 있는 서브레인징 축차 비교형 아날로그 디지털 변환기를 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위해 본 발명의 일 실시예에 따른 Sub-ranging 축차 비교형 아날로그 디지털 변환기는 아날로그 입력 신호를 샘플링하는 샘플링 스위치, Top plate 노드를 연결하는 연결 스위치, 상기 연결 스위치의 앞단에 위치하여, 상기 샘플링 스위치를 통해 인가되는 아날로그 신호를 디지털 신호로 변환하는 Coarse ADC, 상기 연결 스위치의 뒷단에 위치하는 Fine AD 및 상기 Coarse ADC와 상기 Fine ADC 사이에 위치하며, 상기 Coarse ADC의 동작 종료 이후 남은 전압을 증폭하여 상기 Fine ADC의 LSB(Least Significant Bit) 전압의 크기를 증가시키는 증폭기를 포함하되, 상기 Fine ADC는 상기 증폭기를 통해 증폭된 출력 신호를 디지털 비트를 출력한다.

본 발명에 의하면, Coarse ADC와 Fine ADC 사이에 증폭기를 삽입함으로써, 12bit 혹은 이상의 해상도를 갖는 SAR ADC 설계 시 문제가 되는 비교기의 잡음 문제를 해결할 수 있고, 비교기에서 소모되는 전력을 줄일 수 있다.

Sub-ranging SAR ADC)의 구조를 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 Sub-ranging SAR ADC의 동작 타이밍 다이어그램(Timing Diagram)을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 Sub-ranging SAR ADC에서 Coarse ADC 동작 시의 Top 블록도이다.
도 4는 본 발명의 일 실시예에 따른 Sub-ranging SAR ADC의 Residue Amplifying 동작 시의 Top 블록도이다.
도 5는 본 발명의 일 실시예에 따른 Sub-ranging SAR ADC에서 Fine ADC 동작 시의 Top 블록도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재 항목들의 조합 또는 복수의 관련된 기재 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 서브레인징 축차 비교형 아날로그 디지털 변환기(Sub-ranging SAR ADC)의 구조를 나타낸 블록도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 서브레인징 축차 비교형 아날로그 디지털 변환기는 기존의 SAR ADC와는 다르게 샘플링 노드에 스위치가 추가되어 있으며 증폭기(Residue Amplifier)가 추가적으로 존재한다. 샘플링 노드 사이의 스위치는 Coarse ADC와 Fine ADC를 나누는 역할을 하며, 증폭기는 Coarse ADC의 동작이 끝난 후에 남은 전압을 증폭하는 역할을 한다.

상기와 같은 구조의 서브레인징 SAR ADC는 Coarse SAR ADC와 Fine SAR ADC로 나누어 중간에 증폭기를 삽입하여 Coarse SAR ADC 이후 남은 나머지 전압을 증폭하여 Fine SAR ADC의 LSB(Least Significant Bit) 전압의 크기를 증가시킬 수 있다. 이때, Coarse SAR ADC와 Fine SAR ADC는 같은 샘플링 Capacitor이자 CDAC(Capacitive Digital to Analog Converter)를 공유하며, 연결된 캐패시터의 Top-plate 노드를 분할하으로 동작을 나눌 수 있다.

도 2는 본 발명의 일 실시예에 따른 Sub-ranging SAR ADC의 동작 타이밍 다이어그램(Timing Diagram)을 나타낸 도면, 도 3은 본 발명의 일 실시예에 따른 Sub-ranging SAR ADC에서 Coarse ADC 동작 시의 Top 블록도, 도 4는 본 발명의 일 실시예에 따른 Sub-ranging SAR ADC의 Residue Amplifying 동작 시의 Top 블록도, 도 5는 본 발명의 일 실시예에 따른 Sub-ranging SAR ADC에서 Fine ADC 동작 시의 Top 블록도이다.

도 2를 참조하면, 전체 ADC 동작하는 데 Global Clock의 8 주기가 필요하다. 먼저 1 주기 동안 가장 앞단의 샘플링 스위치가 아날로그 입력 신호를 샘플링하며, 그때의 ADC는 도 3과 같이 Top plate 노드를 연결하는 스위치는 닫혀 있다. 샘플링 이후, 2 주기 동안 Coarse SAR ADC가 기존의 SAR ADC 동작 방식대로 아날로그 신호를 디지털 비트로 변환한다. Coarse ADC가 동작이 끝나면 CDAC의 Top plate 노드에는 나머지 전압이 남게 된다. 그리고 다음 4 주기 동안은 나머지 전압을 증폭한다. 증폭하는 시기에는 ADC가 도 4와 같다. Top-plate를 연결하는 스위치가 열려 ADC의 CDAC을 Coarse Part와 Fine Part로 나누고 Coarse Part의 전압을 증폭기의 입력 신호로 받으며, Fine Part의 샘플링 노드, 즉 Fine Part의 CDAC Top-plate 노드를 증폭기의 출력 노드로 연결을 한다. 증폭기는 나머지 전압을 입력으로 받아서, 증폭기의 전압 이득만큼 출력 신호를 증폭시킨다. 마지막으로 1주기 동안은 증폭된 출력 신호를 받은 Fine ADC가 역시 기존의 SAR ADC의 동작을 하여 디지털 비트를 출력한다. Fine ADC 동작 시의 Block Diagram은 도 5와 같다.

SAR ADC 중간에 증폭기를 삽입함으로써, LSB 전압을 기존의 SAR ADC에 비해 크게 설정하여 비교기의 설계 난이도와 전력 소모를 줄일 수 있다. 일반적으로 SAR ADC에서 많이 사용하는 비교기 구조인 Dynamic comparator는 이론적으로 잡음 레벨을 2배 줄이기 위해서는 4배의 전력이 소모가 된다. 제안한 구조를 이용하여 설계할 경우, 비교기에서 소모되는 전력을 크게 줄임으로써, 증폭기가 추가되었다고 하더라도 전체 ADC의 전력 소모를 줄일 수 있는 효과가 있다. 예를 들어, 증폭기의 전압 이득을 8로 설정하면, LSB의 전압 크기가 기존에 비해 8배로 증가하여, 비교기의 잡음 레벨을 8배 높게 설정해도 되며 이는 비교기의 전력 소모가 64배 감소시킬 수 있는 효과가 있는 것이다.

일반적으로 12bit 이상의 SAR ADC에서 제안한 구조를 통해 비교기에서 줄일 수 있는 전력 소모량이 추가된 증폭기에서 소모하는 전력 소모량보다 크며, 이는 제안한 Sub-ranging SAR ADC 구조를 통해 전체 ADC의 전력 소모를 크게 줄일 수 있다는 것을 의미한다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (1)

1. 아날로그 입력 신호를 샘플링하는 샘플링 스위치;
   Top plate 노드를 연결하는 연결 스위치;
   상기 연결 스위치의 앞단에 위치하여, 상기 샘플링 스위치를 통해 인가되는 아날로그 신호를 디지털 신호로 변환하는 Coarse ADC;
   상기 연결 스위치의 뒷단에 위치하는 Fine ADC; 및
   상기 Coarse ADC와 상기 Fine ADC 사이에 위치하며, 상기 Coarse ADC의 동작 종료 이후 남은 전압을 증폭하여 상기 Fine ADC의 LSB(Least Significant Bit) 전압의 크기를 증가시키는 증폭기를 포함하되,
   상기 Fine ADC는 상기 증폭기를 통해 증폭된 출력 신호를 디지털 비트를 출력하는 것을 특징으로 하는 서브레인징 축차 비교형 아날로그 디지털 변환기.