JP2014512111A - Adc較正 - Google Patents
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Abstract
【選択図】図3
Description
本発明の実施形態は、冗長アナログ−デジタルコンバータ(ADC)の較正及び誤り訂正に関する。このセクションでは、いくつかの設計ガイドラインは、このような冗長ADC、すなわち、逐次比較型(successive−approximation (SA))のADCと呼ばれるバージョンの例を示す。SA ADCは、SAR ADCとしても示される場合があり、SARとは、逐次比較型レジスタ(successive approximation register)である。
この構造は、
‐相対的に小さなキャパシタ比
‐相対的に小さな抵抗に起因する容量ネットワークの相対的に速い電荷分布
‐相対的に低いRonを与えるゲートからソースへの高い電圧のために選択されうる2つの基準レベルのみでのスイッチの動作
‐C−xCリンクにおける妥当な小さなキャパシタユニットを可能にする直接的に重み付けされたMSBの組み合わせとしての基準バッファでの相対的に低い容量性負荷
‐タイムクリティカルなループにおいて相対的に小さなロジック遅延を与える、コンパレータ出力から基準スイッチへの相対的に短いロジック深さ
の利点を有する。
ここでrlsbは次の重要度が低いビット重みに対するビット重みの比であり、ここで、この比はビット間で一定であると仮定される。任意の点での冗長性は、変換(ビットを高く設定する)時のビットの重みwiを超え、残りの重要度が低いビットの重みの合計値からLSB重みを引いた値である(量子化ステップ)。よって、冗長性は、
合計値の算出は、
これは、リンク当たりの減衰のためである。減衰の算出のために、ステージ間のキャパシタンス装荷Cimpをまず求めることが必要となる。Cimpは、リンクを検討したときに見られるキャパシタンスを知ることにより求めることができる。
本発明の実施形態は、このセクションで説明される。いくつかの実施形態は、図1の示される型のSA ADCの内容で説明されるが、本発明の実施形態の用途は、このようなADCに限定されず、冗長ADCの任意の適切なタイプに適用されてもよい。例えば、本発明の実施形態は、図1に示されるタイプのSA ADCに適用されるが、全てのビットが(図1のMSBと同様に)直接的に重み付けされる、又はビットが直接的に重み付けされないが、その代わりにC−xCリンクが全てのビットに使用されるように変更されてもよい。また、本発明の実施形態は、いわゆるパイプライン型のADC(逐次パイプライン段階での範囲の重複の形態での冗長性の特定の度合いが通常用いられる)に適用されてもよい。冗長ADCの他の適切な型も同様に考慮されてもよい。
ここでaijは、ビットiの測定値の級数でなされるコンパレータ判定(0又は1)の関数である。L番目に重要度が低いビットを特徴づけるために、例えば、
ここで、cは、重みiを示すときのビットjのコンパレータ判定である。式25から式26を減算し、再構成する。
Claims (19)
- 冗長アナログ‐デジタルコンバータ(ADC)のための少なくとも1つの較正値を求める方法であって、少なくともi番目のビットbiに対して、対応するビット重みwiは、ビットbiよりも重要度が低いビットbj,j=0,1,...,i−1に対応するビット重みwj,j=0,1,...,i−1の合計値以下であり、
前記ビット重みwiの第1の電気的な値の代表値をサンプリングするステップと、
前記第1の電気的な値を表す前記ビットbiよりも重要度が低い前記ビットbj,j=0,1,...,i−1の第1のデジタルワードを取得するために、前記ビットbiよりも重要度が低い前記ビットbj,j=0,1,...,i−1を用いて第1のアナログ‐デジタル(A/D)変換を行うステップと、
少なくとも前記第1のデジタルワードに基づき前記ビットbiよりも重要度が低い前記ビットbj,j=0,1,...,i−1に対応する前記ビット重みwj,j=0,1,...,i−1の項で表される前記ビット重みwiの値を推定するステップと、を含み、
前記ビット重みwiの得られた推定値は、前記少なくとも1つの較正値の1つである、方法。 - 前記ビットbiよりも重要度が低い一又はそれ以上のビットbkに対応する一又はそれ以上のビット重みwkの合計値の第2の電気的な値の代表値をサンプリングするステップと、
前記第2の電気的な値を表す前記ビットbiよりも重要度が低い前記ビットbj,j=0,1,...,i−1の第2のデジタルワードを取得するために、前記ビットbiよりも重要度が低い前記ビットbj,j=0,1,...,i−1を用いて第2のA/D変換を行うステップと、をさらに含み、
前記ビットbiよりも重要度が低い前記ビットbj,j=0,1,...,i−1に対応する前記ビット重みwj,j=0,1,...,i−1の項で表される前記ビット重みwiの値を推定するステップは、前記第1及び第2のデジタルワードに基づいて前記ビット重みwiの値を推定することを含む、請求項1に記載の方法。 - 前記第1のA/D変換及び前記第2のA/D変換を行うステップは、オフセットが存在したとしても、変換される電気的な値が、前記ビットbiよりも重要度が低い前記ビットbj,j=0,1,...,i−1に対応する変換範囲内であることを確保するために第1の量の第1のレベルシフト及び第2の量の第2のレベルシフトをそれぞれ行うことを含む請求項2に記載の方法。
- 前記第1の量は、前記第2の量と等しい又は略等しい、請求項3に記載の方法。
- 前記第1の量及び前記第2の量は、前記ビット重みwiの約半分に対応する、請求項4に記載の方法。
- 前記第1及び第2のデジタルワードに基づいて前記ADCのオフセットの値を推定するステップをさらに含む請求項3から5のいずれか一項に記載の方法。
- 前記オフセットの推定値は、前記少なくとも1つの較正値の1つである、請求項6に記載の方法。
- 冗長アナログ‐デジタルコンバータ(ADC)を較正する方法であって、少なくともi番目のビットbiに対して、対応するビット重みwiは、ビットbiよりも重要度が低いビットbj,j=0,1,...,i−1に対応するビット重みwj,j=0,1,...,i−1の合計値以下であり、
一又はそれ以上のビットbiのそれぞれに対して、
a)前記ビットbiよりも重要度が低い前記ビットbj,j=0,1,...,i−1に対応する前記ビット重みwj,j=0,1,...,i−1の項で表される前記ビット重みwiの値を推定する請求項1から7のいずれか一項に記載の方法を実行するステップと、
b)前記ステップa)で得られた前記少なくとも1又はそれ以上の較正値をメモリに記憶するステップと、を含む方法。 - 冗長アナログ‐デジタルコンバータ(ADC)の誤り訂正の方法であって、少なくともi番目のビットbiに対して、対応するビット重みwiは、ビットbiよりも重要度が低いビットbj,j=0,1,...,i−1に対応するビット重みwj,j=0,1,...,i−1の合計値以下であり、
請求項8に記載の方法を用いて前記ADCを較正するステップと、
前記ADCのアナログ入力信号のA/D変換のための前記ADCの動作時に、前記ADCの誤り訂正出力信号を求めるために、記憶された一又はそれ以上の較正値を用いるステップと、を含む方法。 - 前記ADCは、逐次比較(successive approximation, SA)型のADCである請求項1から9のいずれか一項に記載の方法。
- 前記ADCは、パイプライン型のADCである請求項1から9のいずれか一項に記載の方法。
- 冗長アナログ‐デジタルコンバータ(ADC)の制御ユニットであって、少なくともi番目のビットbiに対して、対応するビット重みwiは、ビットbiよりも重要度が低いビットbj,j=0,1,...,i−1に対応するビット重みwj,j=0,1,...,i−1の合計値以下であり、前記制御ユニットは、請求項1から11のいずれか一項に記載の方法の実行を制御するように構成される、制御ユニット。
- 前記ADCは、逐次比較型のADCである請求項12に記載の制御ユニット。
- 前記ADCは、パイプライン型のADCである請求項12に記載の制御ユニット。
- 冗長アナログ‐デジタルコンバータ(ADC)であって、少なくともi番目のビットbiに対して、対応するビット重みwiは、ビットbiよりも重要度が低いビットbj,j=0,1,...,i−1に対応するビット重みwj,j=0,1,...,i−1の合計値以下であり、請求項12から14のいずれか一項に記載の制御ユニットを備える冗長アナログ‐デジタルコンバータ。
- 前記ADCは、逐次比較型のADCである請求項15に記載の冗長アナログ‐デジタルコンバータ。
- 前記ADCは、パイプライン型のADCである請求項15に記載の冗長アナログ‐デジタルコンバータ。
- コンピュータプログラムコード手段が、前記冗長アナログ‐デジタルコンバータのプログラマブル制御ユニットにより動作されるときに、前記冗長アナログ‐デジタルコンバータにおいて請求項1から11のいずれか一項に記載の方法を実行する前記コンピュータプログラムコード手段を含むコンピュータプログラム製品。
- コンピュータプログラムコード手段が、前記冗長アナログ‐デジタルコンバータのプログラマブル制御ユニットにより動作されるときに、前記冗長アナログ‐デジタルコンバータにおいて請求項1から11のいずれか一項に記載の方法を実行する前記コンピュータプログラムコード手段を含むコンピュータプログラム製品が記憶されるコンピュータ可読媒体。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101586407B1 (ko) * | 2014-10-13 | 2016-01-18 | 광주과학기술원 | Sar adc에서 캐패시터의 미스매치를 보정하는 방법 |
JP2016152625A (ja) * | 2015-02-19 | 2016-08-22 | スティヒティング・イメック・ネーデルラントStichting IMEC Nederland | Adcにおけるdacのミスマッチエラーの検出と補正のための回路及び方法 |
JP2018098789A (ja) * | 2016-12-08 | 2018-06-21 | スティヒティング・イメック・ネーデルラントStichting IMEC Nederland | 逐次比較レジスタ型ad変換器におけるオフセット較正方法、及び逐次比較レジスタ型アナログデジタル変換器 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8485442B2 (en) | 2009-07-02 | 2013-07-16 | Biometric Payment Solutions | Electronic transaction verification system with biometric authentication |
US10256833B2 (en) * | 2013-01-23 | 2019-04-09 | Forza Silicon Corporation | Dual reset branch analog-to-digital conversion |
TWI605688B (zh) | 2013-03-08 | 2017-11-11 | 安娜卡敦設計公司 | 有效率的時間交錯類比至數位轉換器 |
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TWI611662B (zh) | 2013-03-08 | 2018-01-11 | 安娜卡敦設計公司 | 可組態的時間交錯類比至數位轉換器 |
US9461664B2 (en) | 2013-11-26 | 2016-10-04 | Semiconductor Components Industries, Llc | Imaging pixels with improved analog-to-digital circuitry |
KR101740422B1 (ko) | 2014-01-15 | 2017-05-26 | 애나카텀 디자인 에이비 | 인지신호 컨버터 |
DE102014200624B3 (de) * | 2014-01-15 | 2015-03-12 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Digital-Analog-Wandler, Analog-Digital-Wandlern und Verfahren zur Kalibrierung eines Digital-Analog-Wandlers |
JP6372102B2 (ja) * | 2014-03-10 | 2018-08-15 | 株式会社ソシオネクスト | アナログデジタル変換回路 |
EP3059868B1 (en) * | 2015-02-19 | 2020-06-03 | Stichting IMEC Nederland | Circuit and method for comparator offset error detection and correction in an adc |
JP6650788B2 (ja) * | 2016-03-07 | 2020-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9998137B1 (en) * | 2016-09-19 | 2018-06-12 | Marvell International Ltd. | Power-efficient successive-approximation analog-to-digital converter using LSB averaging |
US9998162B2 (en) * | 2016-09-30 | 2018-06-12 | Intel Corporation | Scalable stochastic successive approximation register analog-to-digital converter |
EP3334049B1 (en) | 2016-12-08 | 2021-04-21 | Stichting IMEC Nederland | A method of digital-to-analog converter mismatch calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter |
EP3334047B1 (en) | 2016-12-08 | 2021-04-21 | Stichting IMEC Nederland | A method of gain calibration in a two-stage pipelined successive approximation register analog-to-digital converter and a two-stage pipelined successive approximation register analog-to-digital converter |
TWI665875B (zh) * | 2018-02-13 | 2019-07-11 | 新唐科技股份有限公司 | 數位背景式校正電路 |
US10243577B1 (en) * | 2018-04-02 | 2019-03-26 | Nxp Usa, Inc. | Analog-to-digital converter (ADC) having calibration |
CN108988859B (zh) * | 2018-08-28 | 2021-09-07 | 电子科技大学 | 基于冗余位的比较器失调电压校准方法 |
CN109347477B (zh) * | 2018-12-13 | 2022-05-03 | 江苏芯云电子科技有限公司 | 一种逐次逼近型模数转换器权重校准方法 |
US10903843B1 (en) | 2020-02-14 | 2021-01-26 | Analog Devices International Unlimited Company | SAR ADC with variable sampling capacitor |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01194609A (ja) * | 1987-12-14 | 1989-08-04 | Siemens Ag | 冗長性a‐dおよびd‐a変換器の較正方法 |
US20040227652A1 (en) * | 2003-03-28 | 2004-11-18 | Dieter Draxelmayr | Method and device for the calibration of a weighted network |
US20070075884A1 (en) * | 2005-09-30 | 2007-04-05 | Melanson John L | Calibration of a redundant number system successive approximation analog-to-digital converter |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5644308A (en) * | 1995-01-17 | 1997-07-01 | Crystal Semiconductor Corporation | Algorithmic analog-to-digital converter having redundancy and digital calibration |
JP3960891B2 (ja) * | 2002-09-20 | 2007-08-15 | 三洋電機株式会社 | アナログ−デジタル変換回路 |
US7733258B2 (en) | 2008-09-30 | 2010-06-08 | Freescale Semiconductor, Inc. | Data conversion circuitry for converting analog signals to digital signals and vice-versa and method therefor |
-
2012
- 2012-03-15 TW TW101108821A patent/TWI545903B/zh active
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01194609A (ja) * | 1987-12-14 | 1989-08-04 | Siemens Ag | 冗長性a‐dおよびd‐a変換器の較正方法 |
US20040227652A1 (en) * | 2003-03-28 | 2004-11-18 | Dieter Draxelmayr | Method and device for the calibration of a weighted network |
US20070075884A1 (en) * | 2005-09-30 | 2007-04-05 | Melanson John L | Calibration of a redundant number system successive approximation analog-to-digital converter |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101586407B1 (ko) * | 2014-10-13 | 2016-01-18 | 광주과학기술원 | Sar adc에서 캐패시터의 미스매치를 보정하는 방법 |
JP2016152625A (ja) * | 2015-02-19 | 2016-08-22 | スティヒティング・イメック・ネーデルラントStichting IMEC Nederland | Adcにおけるdacのミスマッチエラーの検出と補正のための回路及び方法 |
JP2018098789A (ja) * | 2016-12-08 | 2018-06-21 | スティヒティング・イメック・ネーデルラントStichting IMEC Nederland | 逐次比較レジスタ型ad変換器におけるオフセット較正方法、及び逐次比較レジスタ型アナログデジタル変換器 |
JP7115841B2 (ja) | 2016-12-08 | 2022-08-09 | スティヒティング・イメック・ネーデルラント | 逐次比較レジスタ型ad変換器におけるオフセット較正方法、及び逐次比較レジスタ型アナログデジタル変換器 |
Also Published As
Publication number | Publication date |
---|---|
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