JP6030583B2 - Ａｄｃ較正 - Google Patents

Description

本発明は、アナログ・デジタルコンバータの較正に関する。

アナログ・デジタルコンバータ（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ （ＡＤＣ））は、アナログ信号を対応するデジタル表現に変換するために用いられる、アナログ領域とデジタル領域との間のインターフェース回路である。ＡＤＣは、多くのタイプの用途に用いられ、例えば、オーディオ用途、ビデオ用途、測定用途、及び無線用途に用いられるがこれに制限されず、このようなアナログとデジタル表現との変換が求められる。

多くの用途は、ＡＤＣの線形性及びソリューションに相対的に困難な要求を設定しており、これは、少なくとも好ましくない大規模な回路領域及び／又は電力消費をもたらさずに、満足することが困難である。

第１の態様によれば、冗長アナログ‐デジタルコンバータ（ＡＤＣ）のための少なくとも１つの較正値を求める方法が提供され、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下である。前記方法は、前記ビット重みｗ_ｉの第１の電気的な値の代表値をサンプリングするステップを含む。さらに、前記方法は、前記第１の電気的な値を表す前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１の第１のデジタルワードを取得するために、前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１を用いて第１のアナログ‐デジタル（Ａ／Ｄ）変換を行うステップを含む。また、前記方法は、少なくとも前記第１のデジタルワードに基づき前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応する前記ビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の項で表される前記ビット重みｗ_ｉの値を推定するステップと、を含み、前記ビット重みｗ_ｉの得られた推定値は、前記少なくとも１つの較正値の１つである。

前記方法は、さらに、前記ビットｂ_ｉよりも重要度が低い一又はそれ以上のビットｂ_ｋに対応する一又はそれ以上のビット重みｗ_ｋの合計値の第２の電気的な値の代表値をサンプリングするステップを含んでもよい。さらに、前記方法は、前記第２の電気的な値を表す前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１の第２のデジタルワードを取得するために、前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１を用いて第２のＡ／Ｄ変換を行うステップを含んでもよい。前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応する前記ビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の項で表される前記ビット重みｗ_ｉの値を推定するステップは、前記第１及び第２のデジタルワードに基づいて前記ビット重みｗ_ｉの値を推定することを含んでもよい。

前記第１のＡ／Ｄ変換及び前記第２のＡ／Ｄ変換を行うステップは、オフセットが存在したとしても、変換される電気的な値が、前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応する変換範囲内であることを確保するために第１の量の第１のレベルシフト及び第２の量の第２のレベルシフトをそれぞれ行うことを含んでもよい。前記第１の量は、前記第２の量と等しい又は略等しくてもよい。前記第１の量及び前記第２の量は、前記ビット重みｗ_ｉの約半分に対応してもよい。

前記方法は、前記第１及び第２のデジタルワードに基づいて前記ＡＤＣのオフセットの値を推定するステップをさらに含んでもよい。前記オフセットの推定値は、前記少なくとも１つの較正値の１つであってもよい。

第２の態様によれば、冗長アナログ‐デジタルコンバータ（ＡＤＣ）を較正する方法が提供され、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下である。前記方法は、一又はそれ以上のビットｂ_ｉのそれぞれに対して、ａ） 前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応する前記ビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の項で表される前記ビット重みｗ_ｉの値を推定する第１の態様に記載の方法を実行するステップと、ｂ）前記ステップａ）で得られた前記少なくとも１又はそれ以上の較正値をメモリに記憶するステップと、を含む。

第３の態様によれば、冗長アナログ‐デジタルコンバータ（ＡＤＣ）の誤り訂正の方法が提供され、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下である。前記方法は、第２の態様に記載の方法を用いて前記ＡＤＣを較正するステップを含む。前記方法は、前記ＡＤＣのアナログ入力信号のＡ／Ｄ変換のための前記ＡＤＣの動作時に、前記ＡＤＣの誤り訂正出力信号を求めるために、記憶された一又はそれ以上の較正値を用いるステップをさらに含む。

第４の態様によれば、冗長アナログ‐デジタルコンバータ（ＡＤＣ）の制御ユニットが提供され、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下である。前記制御ユニットは、第１、第２又は第３の態様に記載の方法の実行を制御するように構成される。

第５の態様によれば、冗長アナログ‐デジタルコンバータ（ＡＤＣ）が提供され、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下であり。前記冗長アナログ‐デジタルコンバータは、第４の態様に記載の制御ユニットを備える。

上記の第１から第４の態様のいずれかにおいて、前記ＡＤＣは、例えば、逐次比較型のＡＤＣ又はパイプライン型のＡＤＣであってもよいが、これに限定されない。

第６の態様によれば、コンピュータプログラムコード手段が、前記冗長アナログ‐デジタルコンバータのプログラマブル制御ユニットにより動作されるときに、前記冗長アナログ‐デジタルコンバータにおいて第１、第２又は第３の態様に記載の方法を実行する前記コンピュータプログラムコード手段を含むコンピュータプログラム製品が提供される。

第７の態様によれば、コンピュータプログラムコード手段が、前記冗長アナログ‐デジタルコンバータのプログラマブル制御ユニットにより動作されるときに、前記冗長アナログ‐デジタルコンバータにおいて請求項１から１１のいずれか一項に記載の方法を実行する前記コンピュータプログラムコード手段を含むコンピュータプログラム製品が記憶されるコンピュータ可読媒体が提供される。

本発明のいくつかの実施形態の利点は、ＡＤＣのアナログ構成要素での正確な要求が、デジタル後処理（ｄｉｇｉｔａｌ ｐｏｓｔ ｐｒｏｃｅｓｓｉｎｇ）により緩和されることができることである。これにより、相対的に高い線形性を有するＡＤＣは、相対的に正確でない構成要素を容易にし（例えば、キャパシタが相対的に低いような構成要素で要求を適合する等）、これらの構成要素の相対的に小さな回路領域を順に容易にする。さらに、これらの利点は、前記方法を行うために用いられる構成要素のために相対的に小さなオーバーヘッドコストで達成される。

本発明のさらなる実施形態は、従属請求項に規定される。

なお、この明細書で用いられる“備える／含む（ｃｏｍｐｒｉｓｅｓ／ｃｏｍｐｒｉｓｉｎｇ）”の用語は、規定の特徴、整数、ステップ又は構成要素の存在を特定するために用いられるが、一又はそれ以上の他の特徴、整数、ステップ、構成要素又はそれらの結合の存在又は追加を除外するものではない。

本発明の実施形態のさらなる物体、特徴及び利点は、添付の図面を参照しながら以下の詳細な説明から理解されるであろう。
図１は、ＡＤＣの概念図である。 図２は、ＡＤＣの寄生容量を示す。 図３は、冗長性を示す。 図４は、名目上のキャパシタ比を求めるための算出モデルを示す。 図５から図８は、様々な実施形態に係るビット‐重み推定を示す。 図５から図８は、様々な実施形態に係るビット‐重み推定を示す。 図５から図８は、様々な実施形態に係るビット‐重み推定を示す。 図５から図８は、様々な実施形態に係るビット‐重み推定を示す。 図９及び１０は、フローティングキャパシタを示す。 図９及び１０は、フローティングキャパシタを示す。 図１１は、ＡＤＣのブロック図を示す。

ＳＡ ＡＤＣの設計例
本発明の実施形態は、冗長アナログ−デジタルコンバータ（ＡＤＣ）の較正及び誤り訂正に関する。このセクションでは、いくつかの設計ガイドラインは、このような冗長ＡＤＣ、すなわち、逐次比較型（ｓｕｃｃｅｓｓｉｖｅ−ａｐｐｒｏｘｉｍａｔｉｏｎ （ＳＡ））のＡＤＣと呼ばれるバージョンの例を示す。ＳＡ ＡＤＣは、ＳＡＲ ＡＤＣとしても示される場合があり、ＳＡＲとは、逐次比較型レジスタ（ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ）である。

ＳＡ ＡＤＣでは、アナログ入力値がサンプリングされ、バイナリサーチ型のアルゴリズムを用いて多数の基準レベルと逐次比較される。このようなアルゴリズムの一例は、以下に与えられる：第１の比較サイクルでは、ＳＡ ＡＤＣの逐次比較型レジスタ（ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ （ＳＡＲ））の最も重要なビット（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ （ＭＳＢ））は、‘１’に設定され、ＭＳＢよりも重要度が低いビットは、‘０’に設定される。アナログ入力値は、ＳＡＲのワードに対応するアナログ基準値と比較される。アナログ入力値が基準値よりも大きい場合には、ＳＡＲのＭＳＢは、残りの比較サイクルにおいて‘１’に設定される。そうでない場合には、ＳＡＲのＭＳＢは、残りの比較サイクルにおいて‘０’に設定される。第２の比較サイクルでは、ＳＡＲの２番目に重要度が高い（ＭＳＢ−１）ビットは、‘１’に設定され、（ＭＳＢ−１）よりも重要度が低いビットは、０”に設定される。アナログ入力値は、ＳＡＲのワードに対応するアナログ基準値と比較される。アナログ入力値が基準値よりも大きい場合には、ＳＡＲの（ＭＳＢ−１）は、残りの比較サイクルにおいて‘１’に設定される。そうでない場合には、ＳＡＲの（ＭＳＢ−１）は、残りの比較サイクルにおいて‘０’に設定される。第３の比較サイクルでは、ＳＡＲの３番目に重要度が高い（ＭＳＢ−２）ビットは、‘１’に設定され、（ＭＳＢ−２）よりも重要度が低いビットは、０”に設定される。アナログ入力値は、ＳＡＲのワードに対応するアナログ基準値と比較される。アナログ入力値が基準値よりも大きい場合には、ＳＡＲの（ＭＳＢ−２）は、残りの比較サイクルにおいて‘１’に設定される。そうでない場合には、ＳＡＲの（ＭＳＢ−２）は、残りの比較サイクルにおいて‘０’に設定される。この処理は、ＳＡＲの全てのビットが求められるまで続けられ、最後の比較サイクルの終了後に、アナログ入力値に対応するＳＡ ＡＤＣのデジタル出力ワードは、ＳＡＲに表される。

図１は、ＳＡ ＡＤＣの実施形態の回路図である。図１から理解できるように、この実施形態は、キャパシタサイズを有する直接的に重み付けされた最も重要なビット（ここでバイナリ重み付けされるが、他の重み付けも同様に用いられてもよい）と重要度が低いビットのためのＣ−ｘＣリンクとの組み合わせを有する。
この構造は、
‐相対的に小さなキャパシタ比
‐相対的に小さな抵抗に起因する容量ネットワークの相対的に速い電荷分布
‐相対的に低いＲｏｎを与えるゲートからソースへの高い電圧のために選択されうる２つの基準レベルのみでのスイッチの動作
‐Ｃ−ｘＣリンクにおける妥当な小さなキャパシタユニットを可能にする直接的に重み付けされたＭＳＢの組み合わせとしての基準バッファでの相対的に低い容量性負荷
‐タイムクリティカルなループにおいて相対的に小さなロジック遅延を与える、コンパレータ出力から基準スイッチへの相対的に短いロジック深さ
の利点を有する。

それぞれが一緒になったものにより、相対的に速いＡＤＣ実装の速度を速め、相対的に電力消費を少なくする。

図１に示されるＳＡ ＡＤＣは、入力電圧（図１のｖＩｎ）を、前記出力電圧を表すデジタルワードに変換するために以下のように動作されてもよい。入力電圧のサンプリング時に、信号サンプリングにより制御されるスイッチ（以下サンプリングスイッチと示される）は閉じられる。図１に示されるように、サンプリングスイッチの一端は、コンパレータ回路の入力端に接続される。サンプリングスイッチの他端は、例えば、コンパレータ（図１には明確には図示せず）用の適切な共通モード電圧（以下ｖＩｎＣｍと表される）を生成する電圧ソースへの電荷のためのソースとして機能するノードに接続される。よって、サンプリングスイッチが閉じられると、電荷は、ノードへ又はノードから転送され、ノードは、コンパレータの前記入力端に接続される。また、入力電圧のサンプリング時に、他方のスイッチ（以下、制御スイッチとして示される）は、入力電圧ｖＩｎに接続される。それにより、コンパレータの入力端に接続されるノードにおけるチャージ（以下、ｑＩｎと表される）は、（理想的には）ｖＩｎ−ｖＩｎＣｍの差に比例し、よって、入力電圧ｖＩｎを表す。比例係数は、キャパシタのキャパシタンス値に依存する。サンプリングフェーズ時に全ての制御スイッチを接続することの代替手段としては、いくつかの制御スイッチのみがｖＩｎに接続される一方で、他の制御スイッチは、例えばｖＩｎＣｍのようないくつかの基準電圧に接続される。上述した比例係数に比例するＡＤＣのゲインは、ｖＩｎに接続されるように構成され、かつサンプリングフェーズ時に基準電圧に接続されるように構成されるスイッチ（又は同等のキャパシタ）に依存する。ＡＤＣのゲインを求めるこの構成は、設計時及び／又は製造時に固定された構成で設定されるいくつかの実施形態であってもよい。それに替えて、構成は、いくつかの実施形態において、ＡＤＣのゲインがＡＤＣの動作時に変化するような可変構成であってもよい。サンプリングフェーズの最後に、サンプリングスイッチは、閉じられ、ここで、電荷は、コンパレータの入力端に接続されるノードへ又はノードから転送されない。よって、サンプリングフェーズの後の比較フェーズ時に、電荷ｑＩｎは一定に保たれかつ維持される。比較フェーズにおいて、制御スイッチは、上述したバイナリサーチ型アルゴリズムに係るＳＡＲのビットｄ_{ｎ＋ｍ−１}（つまりＭＳＢ），ｄ_{ｎ＋ｍ−２}（つまりＭＳＢ−１），…，ｄ_０（つまりＬＳＢ）により制御される。ＳＡＲのビットが‘１’の場合、対応するスイッチは、高い基準電圧ｖＲｅｆＨｉ（例えば、ＡＤＣの供給電圧となりうる）に接続される。一方、ＳＡＲのビットが‘０’の場合、対応するスイッチは、ｖＲｅｆＬｏ＜ＲｅｆＨｉである低い基準電圧ｖＲｅｆＬｏ（例えば、ＡＤＣのグランドとなりうる）に接続される。ＳＡ Ａ／Ｄ変換は、Ａ／Ｄ変換の技術分野の当業者によく知られているため、通常のＳＡ Ａ／Ｄ変換時の図１のＳＡ ＡＤＣの動作は、さらに詳細には説明しない。

しかし、ｘＣキャパシタの寄生キャパシタの影響により、比ｘＣ／Ｃは、これらの寄生キャパシタが適正に定義されないため、正確に予測することが困難である。実効ネットワークへの実際のｖ_ｉ’電圧への実際のＣ’キャパシタを用いたネットワークのｘＣキャパシタ寄生Ｃ_ｐの影響による変換が図２に示され、値Ｃ及びｖ_ｉはそれぞれ対応する。これらの値の関係は、

よって、寄生は、リンクのキャパシタ間の比を変化させ、低分解能のコンバータ以外には大きすぎる不確実性を有する。しかし、前記比は、相対的に（又は非常に）時間とともに安定であり、そのため、これらの比又はネットワークのタップ間の重みが正確な手法で達成され得る場合、各コンパレータ判定ｄ_ｉの実際の重みは、デジタル領域において構成されうる。その後、逐次比較された入力値に対応するバイナリ・ワードｂ（Ｎ−ｌ）：０は、全ての正のコンパレータ判定の重みを合計することにより形成される。入力範囲内の全ての値に対して行うことが可能なこの逐次比較のために、ｘの値は、全ての不確実性が説明されたときに、少なくとも２と等しくなければならない。

実際には、２以上であっても保証されるｘの値が望まれる。その後、冗長性は、不十分な確定及び誤ったコンパレータ判定からの小さな誤差が回復されるように組み込まれうる。ｘが２以上であることから生じる冗長性は、ｎ回のステップにｍ回の追加の近似ステップを用いることを必要となり、そうでなければ最終的なｎビット分解能（ｎ−ｂｉｔ ｒｅｓｏｌｕｔｉｏｎ）が必要となる。

確定及びコンパレータ誤差の許容範囲のために、残りの変換範囲の±εの冗長性が必要となることを定義する（以下の分析ではＬＳＢリンク構造であると仮定する）。冗長性のマージンの考え方は、図３に概念的に示される。

ｒ_ｌｓｂとして
が定義され、
ここでｒ_ｌｓｂは次の重要度が低いビット重みに対するビット重みの比であり、ここで、この比はビット間で一定であると仮定される。任意の点での冗長性は、変換（ビットを高く設定する）時のビットの重みｗ_ｉを超え、残りの重要度が低いビットの重みの合計値からＬＳＢ重みを引いた値である（量子化ステップ）。よって、冗長性は、
ここで指標付けはＬＳＢにより０で開始する。また、
を用い、
合計値の算出は、

確認として、ｒ_ｌｓｂが２のとき、冗長性は０となることが期待される。先に必要となる２εの相対的な冗長性により、

ｒ_ｌｓｂ ^ｉの項が小さいものと仮定して、再構成すると、

よって、重み間の最大許容比がわかる。次に、取得可能な近似ステップで必要な分解能により設定される最小比を求める必要がある。ｎビットのバイナリ重みコンバータでは、ＭＳＢとＬＳＢとの比は、

この比は、このバイナリではない重みコンバータでもｎビット分解能の良好な近似としての最小の許容比として用いられる。一般化のために、ｎＭＳＢの第１の直接的に重み付けされたタップ間の比としてｒ_ｍｓｂを定義する。

ＭＳＢとＬＳＢとの関係は、その後、

ＭＳＢとＬＳＢとの要件を代入すると、
又は

設計のための公称値ｒ_ｌｓｂは、
これは、キャパシタ比散布度（ｃａｐａｃｉｔｏｒ ｒａｔｉｏ ｓｐｒｅａｄ）の最大のヘッドルームとなる一方で、冗長性及び分解能を確保する。制限されない実施例として、ε＝０．０５，ｍ＝２，ｎ＝１２及びｒ_ｍｓｂ＝２を用いると、

冗長性要件からの比ｘの算出のために図４を考慮する。重みの比ｒ_ｌｓｂは、
としてＥ_ｉ及びＥ_ｉ−１に関するものとして理解されうる。
これは、リンク当たりの減衰のためである。減衰の算出のために、ステージ間のキャパシタンス装荷Ｃ_ｉｍｐをまず求めることが必要となる。Ｃ_ｉｍｐは、リンクを検討したときに見られるキャパシタンスを知ることにより求めることができる。

Ｃ_ｉｍｐについてこの式を解くと、

式１７を式１５に代入し、ｘについて解くと、
となる。

ｒ_ｌｓｂ＝１．８２５の前述の算出されたサンプル値を用いると、ｘ＝２．６８１となる。なお、これは、実効（公称）設計ターゲット値である。設計されたキャパシタは、式１に基づく寄生に対して調整されなければならない。また、製造工程の変更等により、実際に製造されるキャパシタ値は、このような公称値から外れる場合があることを留意すべきである。公称値からの逸脱の補償は、以下に示される本発明のいくつかの実施形態の目的である。

発明の実施形態
本発明の実施形態は、このセクションで説明される。いくつかの実施形態は、図１の示される型のＳＡ ＡＤＣの内容で説明されるが、本発明の実施形態の用途は、このようなＡＤＣに限定されず、冗長ＡＤＣの任意の適切なタイプに適用されてもよい。例えば、本発明の実施形態は、図１に示されるタイプのＳＡ ＡＤＣに適用されるが、全てのビットが（図１のＭＳＢと同様に）直接的に重み付けされる、又はビットが直接的に重み付けされないが、その代わりにＣ−ｘＣリンクが全てのビットに使用されるように変更されてもよい。また、本発明の実施形態は、いわゆるパイプライン型のＡＤＣ（逐次パイプライン段階での範囲の重複の形態での冗長性の特定の度合いが通常用いられる）に適用されてもよい。冗長ＡＤＣの他の適切な型も同様に考慮されてもよい。

上述したように、スイッチングネットワークにおけるキャパシタ比は、寄生及びミスマッチによって正確に予測することが困難であるが、値は、時間にわたって非常に安定となる。そのため、ネットワークにおける各ＳＡＲのアナログ重みを見出すことが必要となる。基本的な概念は、ビットよりも重要度が低いアナログ重みで表わされる各ビットのアナログ重みを測定することである。それにより、全てのＳＡＲビット重み間の関係が導き出されることができる。この関係は、その後、サンプリングされ、かつ変換されたアナログ入力に直接的に対応するＡＤＣからのデジタル出力ワードに総計するための比較プロセスにより与えられるＳＡＲレジスタからの個々のビットを重み付けするために用いられる。デジタル出力は、その後、例えば、オフセット誤り訂正後の範囲が０から２^Ｎ−Ｉであるようにさらに、スケールされることができる。

ｗ_ｉとして各バイナリビットの重みを定義する。ビット重み間の関係は、
と表現されうる。

Ｌ番目の最も重要度が低いビットに対して、ビット重み間のミスマッチは、通常、プロセスのミスマッチから来るビット重みの比の間の小さな個々の散布度（ｓｐｒｅａｄ）について解く必要がない程度に小さい。したがって、本発明に係る実施形態は、
と仮定される。

互いの関数としてのアナログ重みの測定は、
として表現される。
ここでａ_ｉｊは、ビットｉの測定値の級数でなされるコンパレータ判定（０又は１）の関数である。Ｌ番目に重要度が低いビットを特徴づけるために、例えば、

この式は、解析的に解くことは困難であるが、逐次近似を用いた数値的なアプローチにより容易に解くことができる。例えば、１．５＜ｒ≦２としてｒの最大及び最小範囲を仮定することにより開始する。そして、この式の左右両側の値を算出し、比較することにより、ｒを中間範囲に一致させる。左側の値が大きい場合には、ｒは大きすぎるため、最大範囲は、一致させようとした値に設定され、右側の値が大きい場合には、最小範囲は、一致させようとした値に設定される。この処理は、その後、所望される分解能まで繰り返される。繰り返す回数は、Ｌに直線的に依存する。

ここでｗ_ｉは
と計算されうる。

残りのビット（ｉ＞Ｌ−１）のために、
から重みｗ_ｉがわかる。

次のセクションは、どのようにａ_ｉｊの値が演算されるかを説明する。

コンパレータ及びオフセットのサンプリングをせずに、又は無視できるほどのオフセットにより、ａ_ｉｊの値は、以下のように求められうる。ビット重みｗ_ｉ（又は、他の項ではビット重みｗ_ｉの電気的な値の代表値）をサンプリングし、サンプリングされた値を通常のＳＡ Ａ／Ｄ変換処理によりビット重みｉ−１から０により変換する。図５では、サンプリングされたビット重みが、残りのビットの範囲にどのように対応するかが示される。適切な重み付けを用いると、ｒ＜２のとき、サンプリングされたビット重みは、残りのビットの範囲内で安全に収まる。図１を参照すると、ビット重みｗ_ｉの（電気的な値の代表値）のサンプリングは、対応する制御スイッチをｖＲｅｆＨｉに接続し、他の制御スイッチをｖＲｅｆＬｏに接続する一方で、サンプリングスイッチを閉じることにより行うことができる。それにより、ビット重みｗ_ｉの（電気的な値である）電荷の代表値は、コンパレータの入力端に接続されるノードに蓄積される。サンプリングスイッチを開くことにより、前記電荷は、前記ノードに保持される。

しかし、（無視できないほどの）オフセットが含まれる場合、状況は図６に示されるように変化し、相対的に小さなオフセットでさえも範囲外の変換となりうる。ビット重みは、コンパレータ入力におけるボルトの単位で表される。この状況を改善するために、変換範囲は、サンプリングされたｗ_ｉのレベルの前後の変換範囲の中心に向かってシフトされてもよい。これは、図７で示されるような、変換にｗ_ｉのレベルの約半分となる重みｗ_ｓを追加させることにより、実現されうる。実際には、これは、変換処理時の差動的な負の基準電圧に替えて、ｗ_ｉに対応する２つのキャパシタが、ｖＲｅｆＣｍと示される共通モード基準電圧に両方とも接続されるような異なる構造を用いることにより行われてもよい。ビット重み推定が異なる処理であるとき、ｖＲｅｆＣｍのレベルは、問題とならないが、コンパレータ入力共通モードレベルを制御するために、ｖＲｅｆＣｍは、異なる基準電圧の共通モードレベルに近づけるべきである。

図７のようなｗ_ｓの追加によりサンプリングされたｗ_ｉの変換がなされ、ここでｂ_ｉｊは、ビットｊのコンパレータ判定であり、

ここで範囲内であることが好ましいが、オフセットの影響がある。オフセットの除去を可能にするために、図８で図示されたような追加の基準測定を行う必要がある。基準測定は、ビットｂ_ｉよりも重要度が低い一又はそれ以上のビットｂ_ｋに対応する多数のビット重みｗ_ｋの合計値（の電気的な値の代表値）をサンプリングすることにより生成される（つまり、それぞれがｗ_ｉよりも重要度が低い重みを有する）。この場合、一例として、次の３つの重要度が低いビット及び対応する重みを用いるが、これらのビット／重みは、それらの期待される重みの合計値がｗ_ｉに近づくべきである（定性的な）基準に基づいて選択されてもよい。上記の実施例からｒ_ｎｏｍ＝１．８２５の設計比により、次の３つのビットの重みの合計値は、ｗ_ｉよりも１．３％大きいだけであり、この目的に相対的に近づく。この場合には、基準サンプリングは、
を生じる。
ここで、ｃは、重みｉを示すときのビットｊのコンパレータ判定である。式２５から式２６を減算し、再構成する。
として記述することができ、
ここで
これは、式２１及び式２４に基づくビット重みを算出するために所望された式である。

再び図１を参照して、ビット重みｗ_ｋの合計値（の電気的な値の代表値）のサンプリングは、サンプリングスイッチを閉じる一方で、対応する制御スイッチをｖＲｅｆＨｉに接続すると共に、他の制御スイッチをｖＲｅｆＬｏに接続することにより行われうる。それにより、ビット重みｗ_ｋの合計値の代表値の電荷（電気的な値）は、コンパレータの入力端に接続されるノードに蓄積される。サンプリングスイッチを開状態にすることにより、電荷は、前記ノードに保持される。

特にアクションを取ることなくても、低い重要度に近づくと、図７及び８の範囲は、狭くなり、ビット及びオフセットは、範囲が良好に中心に位置していたとしても、取得可能な範囲よりも大きくなる。より広い範囲を維持する方法は、図９に示すように、フローティングとなる重み推定時に用いられない、より重要なタップ／キャパシタを設けることである。これらのキャパシタが固定の電位又は純粋なフローティングに結合される場合に関わらず、グランドに“結合”されるグランドプレート寄生を除いて、これらのキャパシタは、キャパシタが、コンパレータに見られるような同一の量による信号及び変換範囲の両方を減衰させるだけのような比を変化させない。しかし、この減衰は、非常に低減されるが、フローティングが残り、コンパレータオフセット及びノイズの影響を大きく軽減する。

更なるステップは、図１０に示すように、それぞれ異なる側での全てのフローティングキャパシタを同一のノードに接続することであり、このノードは、ｈｉＺで表される。これは、直列ｘＣキャパシタが大幅にバイパスされるときに、重要度が低いキャパシタをコンパレータに結合することを改善することに有用である。直列ｘＣキャパシタの長い連鎖は、フローティングキャパシタの下部プレートのキャパシタンスと、実際に、駆動されるキャパシタネットのキャパシタンスと比べて非常に需要であるコンパレータの入力キャパシタンスとの組み合わせにおいて有害となりうる。

実際には、フローティングノードへのこのスイッチングは、ｖＩｎＣｍ（入力電圧共通モード）バイアス電圧への取得可能なスイッチを用いることにより、ＡＤＣの異なる分岐当りに１つのスイッチの追加のみを必要とし、図１１に示唆されるようなＳ_ＺＸスイッチ（ｘ＝ｎ又はｐ）によるｖＩｎＣｍバイアス電圧への接続を共通に遮断する。初めに、このノードは、フローティングノードにおけるＰＮ接合が、近似処理を失敗する悪い初期条件による順方向バイアスとならないように、各重みサンプリングの開始時に、例えば、ｖＩｎＣｍ又はｖＲｅｆＨｉにチャージされるべきである。

上記では、本発明の関連する詳細な実施形態が説明されてきた。以下には、本発明のいくつかの実施形態のより一般化された説明について説明する。

本発明のいくつかの実施形態によれば、冗長ＡＤＣのための少なくとも１つの較正値を求める方法が提供される。冗長性は、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下であり、ビット重みｗ_ｊの項におけるビット重みｗ_ｉの推定がなされうる。実施形態によれば、本方法は、ビット重みｗ_ｉの第１の電気的な値の代表値をサンプリングするステップを含む。さらに、実施形態によれば、本方法は、第１の電気的な値を表すビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１の第１のデジタルワードを取得するために、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１を用いて第１のアナログ‐デジタル（Ａ／Ｄ）変換を行うステップを含む。また、本方法は、少なくとも第１のデジタルワードに基づきビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の項で表されるビット重みｗ_ｉの値を推定するステップを含む。ビット重みｗ_ｉの得られた推定値は、少なくとも１つの較正値の１つである。

上記の実施形態により示されるように、無視できないオフセットに対処するために、本方法は、ビットｂ_ｉよりも重要度が低い一又はそれ以上のビットｂ_ｋに対応する一又はそれ以上のビット重みｗ_ｋの合計値の第２の電気的な値の代表値をサンプリングするステップをさらに含んでもよい。第２のＡ／Ｄ変換は、第２の電気的な値を表すビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１の第２のデジタルワードを取得するために、ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１を用いて行われてもよい。前記ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の項で表されるビット重みｗ_ｉの値は、式２９により示されるような第１及び第２のデジタルワードに基づいて推定されてもよい。

また、上記でも示された無視できないオフセットに対処するために、第１及び第２のＡ／Ｄ変換を行うステップは、オフセットが存在したとしても、変換される電気的な値が、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応する変換範囲内であることを確保するために第１の量の第１のレベルシフト及び第２の量の第２のレベルシフトをそれぞれ行うことを含んでもよい。上述した実施形態では、第１の量及び第２の量は、等しい（両方のケースの量はｗ_ｓである）。異なる量は、第１及び第２のＡ／Ｄ変換で用いられてもよい。上述したように、第１及び第２の量は、ビット重みｗ_ｉの約半分に対応してもよい（が必ずしも必要ではない）。

これは、上記の実施形態に示されていないが、オフセットｖ_ＯＳは、式２５−２６から抽出され、較正値として用いられてもよい。よって、本方法のいくつかの実施形態は、通常、第１及び第２のデジタルワードに基づいてＡＤＣのオフセットの値を推定することを含んでもよい。オフセットの推定値は、少なくとも１つの較正値の１つであってもよい。

ビット重みｗ_ｉの推定値は、いくつかの実施形態では、前記第１のＡ／Ｄ変換に続くビット重みｗ_ｉの第１の電気的な値の代表値をサンプリングすること（及び可能であれば、前記第２のＡ／Ｄ変換に続くビットｂ_ｉよりも重要度が低い一又はそれ以上のビットｂ_ｋに対応する一又はそれ以上のビット重みｗ_ｋの合計値の第２の電気的な値の代表値をサンプリングすることも含む）の上述した推定処理の単一の繰り返しの結果であってもよい。しかし、いくつかの実施形態では、前記推定処理は、何度か繰り返されてもよく、ビット重みの複数の中間推定（及び可能であればオフセットの複数の中間推定値）をもたらす。ビット重みｗ_ｉの最終的な推定値は、例えば、ビット重みｗ_ｉの複数の中間推定値の平均値のようなビット重みｗ_ｉの複数の中間推定値に基づいて生成されてもよい（及び同様の手法で、最終的なオフセットの推定値は、例えば、オフセットの複数の中間推定値の平均値のようなオフセットの複数の中間推定値に基づいて生成されてもよい）。このような手法での何度かの反復に基づいてビット重みｗ_ｉの推定値（及び可能であれば、オフセットの推定値）を生成することは、測定ノイズ及び／又は干渉の影響を低減できるという利点を有する。

さらに、本発明のいくつかの実施形態によれば、このようなＡＤＣを較正する方法が提供される。この方法の実施形態は、例えば、一又はそれ以上のこのようなビットｂ_ｉの各々に対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下であり、以下ａ） ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の項で表されるビット重みｗ_ｉの値を推定する少なくとも１つの較正値を求めることの上述した方法の実施形態を実行するステップと、ｂ）ステップａ）で得られた少なくとも１又はそれ以上の較正値をメモリに記憶するステップと、を実行する。

また、本発明のいくつかの実施形態によれば、このような冗長ＡＤＣの誤り訂正の方法が提供される。この方法の実施形態は、上述したこのような冗長ＡＤＣを較正する方法の実施形態を用いてＡＤＣを較正することを含む。また、前記方法は、ＡＤＣの誤り訂正された出力信号を求めるために、ＡＤＣのアナログ入力信号のＡ／Ｄ変換のためのＡＤＣの動作時に、記憶された一又はそれ以上の較正値を用いることを含む。例えば、いくつかの実施形態によれば、誤り訂正された出力信号を生成することを目的として、推定されないビット重み（例えば、上記で説明されたＬ個のＬＳＢ）は、それらの公称値を有するように仮定され、これらは、例えば、多様なユニット重みｗ_ｕｎｉｔ（ＬＳＢ重みｗ_０と同様であってもよい）として表されるように設計される。各ビット重みの値は、ｗ_ｉ＝ｋ_ｉｗ_ｕｎｉｔとして表されることができ、比例係数ｋ_ｉは、このような推定された値が較正から取得可能である場合には、重要度が低いビットに対応するビット重みの項で表されるｗ_ｉの推定された値から抽出される、又は推定された値が較正から取得可能でない場合には、公称値として取得される。誤り訂正されたデジタル信号は、その後、例えば、ｋ_ｉのそれぞれの値を有するＡＤＣの誤り訂正されていない出力信号の各ビットを乗じることにより生成されることができ、その後、それによって生成されたものの（全てのビットに亘る）全ての合計値を生成することができる。

いくつかの実施形態によれば、このような冗長ＡＤＣの制御ユニットが提供される。これらの実施形態では、制御ユニットは、上述したいずれかの方法のいずれかの実施形態の一又はそれ以上の実効を制御するように構成される。別の実施形態によれば、このような制御ユニットを含む上述したような冗長ＡＤＣが提供される。

いくつかの実施形態によれば、いくつかのこのような冗長ＡＤＣは、タイムインターリーブＡＤＣを形成するためにタイムインターリーブされた形式に組み合わされてもよい。ＡＤＣのタイムインターリーブの概念は、既知であるため、本明細書では際に詳細には説明しない。

上述した実施形態のいずれかでは、冗長ＡＤＣは、このような冗長性を有する、例えば、ＳＡ ＡＤＣ又はパイプライン型ＡＤＣのような任意の型のＡＤＣであってもよい。

上述した制御ユニットは、特定用途向けハードウェアユニットとして実装されてもよい。それに替えて、制御ユニット又はその一部は、一又はそれ以上の構成可能な又はプログラム可能なハードウェアユニットを用いて実装されてもよく、例えば、一又はそれ以上のプログラマブルゲートアレイ（ＦＰＧＡｓ）、プロセッサ又はマイクロコントローラであってもよいが、これらに限定されない。故に、本発明の実施形態は、コンピュータプログラム製品に組み込まれてもよく、本明細書で説明された方法及び機能の実装を可能にする。したがって、本発明に係る実施形態によれば、冗長ＡＤＣのプログラマム可能な制御ユニットに、本明細書で説明された方法の実施形態のいずれかのステップを実行させるように配置される命令を含むコンピュータプログラム製品が提供される。コンピュータプログラム製品は、本明細書で説明された実施形態のいずれかのステップを実行させるために、冗長ＡＤＣのプログラマム可能な制御ユニットによりロード及び実行されうるコンピュータ可読媒体に記憶されるプログラムコードを含んでもよい。

本発明は、特定の実施形態を参照しながら上記のように説明されている。しかし、上述した以外の他の実施形態も本発明の範囲内で可能である。本方法又はハードウェア又はソフトウェアによる方法を実行する上述したもの以外の異なるステップも本発明の範囲内で提供されてもよい。実施形態の異なる特徴及びステップは、上記で説明されたもの以外の他の組み合わせと組み合わされてもよい。

Claims (20)

1. 容量性ネットワークのタップを含む冗長アナログ‐デジタルコンバータ（ＡＤＣ）のための少なくとも１つの較正値を求める方法であって、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下であり、
   前記ビットｂ_ｉよりも重要度が高いビットに対応するタップが存在する場合には、当該タップに対して、異なるフローティングノードに各タップを接続する、又は同一のフローティングノードに全てのタップを接続するステップと、
   前記ビット重みｗ_ｉの第１の電気的な値の代表値をサンプリングするステップと、
   前記第１の電気的な値を表す前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１の第１のデジタルワードを取得するために、前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１を用いて第１のアナログ‐デジタル（Ａ／Ｄ）変換を行うステップと、
   少なくとも前記第１のデジタルワードに基づき前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応する前記ビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の項で表される前記ビット重みｗ_ｉの値を推定するステップと、を含み、
   前記ビット重みｗ_ｉの得られた推定値は、前記少なくとも１つの較正値の１つである、方法。
2. 前記ビットｂ_ｉよりも重要度が低い一又はそれ以上のビットｂ_ｋに対応する一又はそれ以上のビット重みｗ_ｋの合計値の第２の電気的な値の代表値をサンプリングするステップと、
   前記第２の電気的な値を表す前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１の第２のデジタルワードを取得するために、前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１を用いて第２のＡ／Ｄ変換を行うステップと、をさらに含み、
   前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応する前記ビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の項で表される前記ビット重みｗ_ｉの値を推定するステップは、前記第１及び第２のデジタルワードに基づいて前記ビット重みｗ_ｉの値を推定することを含む、請求項１に記載の方法。
3. 前記第１のＡ／Ｄ変換及び前記第２のＡ／Ｄ変換を行うステップは、オフセットが存在したとしても、変換される電気的な値が、前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応する変換範囲内であることを確保するために第１の量の第１のレベルシフト及び第２の量の第２のレベルシフトをそれぞれ行うことを含む請求項２に記載の方法。
4. 前記第１の量は、前記第２の量と等しい又は略等しい、請求項３に記載の方法。
5. 前記第１の量及び前記第２の量は、前記ビット重みｗ_ｉの約半分に対応する、請求項４に記載の方法。
6. 前記第１及び第２のデジタルワードに基づいて前記ＡＤＣのオフセットの値を推定するステップをさらに含む請求項３から５のいずれか一項に記載の方法。
7. 前記オフセットの推定値は、前記少なくとも１つの較正値の１つである、請求項６に記載の方法。
8. 容量性ネットワークのＮ個のタップを含む冗長アナログ‐デジタルコンバータ（ＡＤＣ）のための少なくとも１つの較正値を求める方法であって、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下であり、前記ビット重みｗ_ｋ，ｋ＝０，１，．．．，Ｎ−１との関係ｒ_ｋ，ｋ＝０，１，．．．，Ｎ−１は、ｗ_ｋ＝ｗ_ｋ−１ｒ_ｋで表され、
   請求項１から７のいずれか一項に記載の方法を実行するステップであって、ｉ＝Ｌ−１のとき、ビット重みｗ_ｊ，ｊ＝０，１，．．．，Ｌ−２の項で表されるビット重みｗ_Ｌ−１の値を推定することは、
   を満たすａ_{Ｌ−１，ｊ}を生成する、ステップと、
   逐次近似を用いて
   を数値的に解くステップと、
   残りのビットｂ_ｉ＞Ｌ−１のためにｒ_ｋ＝ｒ，ｋ＝１，．．．，Ｌ−１と仮定することを用いるステップと、を含む方法。
9. 冗長アナログ‐デジタルコンバータ（ＡＤＣ）を較正する方法であって、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下であり、
   一又はそれ以上のビットｂ_ｉのそれぞれに対して、
   ａ）前記ビットｂ_ｉよりも重要度が低い前記ビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応する前記ビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の項で表される前記ビット重みｗ_ｉの値を推定する請求項１から７のいずれか一項に記載の方法を実行するステップと、
   ｂ）前記ステップａ）で得られた前記少なくとも１又はそれ以上の較正値をメモリに記憶するステップと、を含む方法。
10. 冗長アナログ‐デジタルコンバータ（ＡＤＣ）の誤り訂正の方法であって、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下であり、
    請求項９に記載の方法を用いて前記ＡＤＣを較正するステップと、
    前記ＡＤＣのアナログ入力信号のＡ／Ｄ変換のための前記ＡＤＣの動作時に、前記ＡＤＣの誤り訂正出力信号を求めるために、記憶された一又はそれ以上の較正値を用いるステップと、を含む方法。
11. 前記ＡＤＣは、逐次比較（ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ， ＳＡ）型のＡＤＣである請求項１から１０のいずれか一項に記載の方法。
12. 前記ＡＤＣは、パイプライン型のＡＤＣである請求項１から１０のいずれか一項に記載の方法。
13. 冗長アナログ‐デジタルコンバータ（ＡＤＣ）の制御ユニットであって、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下であり、前記制御ユニットは、請求項１から１２のいずれか一項に記載の方法の実行を制御するように構成される、制御ユニット。
14. 前記ＡＤＣは、逐次比較型のＡＤＣである請求項１３に記載の制御ユニット。
15. 前記ＡＤＣは、パイプライン型のＡＤＣである請求項１３に記載の制御ユニット。
16. 冗長アナログ‐デジタルコンバータ（ＡＤＣ）であって、少なくともｉ番目のビットｂ_ｉに対して、対応するビット重みｗ_ｉは、ビットｂ_ｉよりも重要度が低いビットｂ_ｊ，ｊ＝０，１，．．．，ｉ−１に対応するビット重みｗ_ｊ，ｊ＝０，１，．．．，ｉ−１の合計値以下であり、請求項１３から１５のいずれか一項に記載の制御ユニットを備える冗長アナログ‐デジタルコンバータ。
17. 前記ＡＤＣは、逐次比較型のＡＤＣである請求項１６に記載の冗長アナログ‐デジタルコンバータ。
18. 前記ＡＤＣは、パイプライン型のＡＤＣである請求項１６に記載の冗長アナログ‐デジタルコンバータ。
19. コンピュータプログラムコード手段が、前記冗長アナログ‐デジタルコンバータのプログラマブル制御ユニットにより動作されるときに、前記冗長アナログ‐デジタルコンバータにおいて請求項１から１２のいずれか一項に記載の方法を実行する前記コンピュータプログラムコード手段を含むコンピュータプログラム。
20. 請求項１９に記載のコンピュータプログラムが記憶されるコンピュータ可読媒体。