JPWO2014038198A1 - 逐次比較型ａｄ変換器 - Google Patents

Abstract

逐次比較型ＡＤ［Analog-to-Digital］変換器に、容量値が重み付けされた容量ＤＡＣ［Digital-to-Analog Converter］（２）と、冗長動作時に動作する冗長容量ＤＡＣ（６）と、アナログ入力電圧、容量ＤＡＣ（２）及び冗長容量ＤＡＣ（６）によって生成された電圧が入力される比較器（３）と、比較器（３）の結果から次ビットの容量ＤＡＣ（２）のデジタル入力値を決定する逐次比較制御部（７）とを設け、冗長動作時の比較結果をデコード部（８）で読み取り、特定パターンの前後で異なる重みを付した加算・平均処理を行う。

Description

本発明は、逐次比較型ＡＤ（Analog-to-Digital）変換器に関するものである。

逐次比較型ＡＤ変換器は、アナログ入力電圧とＤＡＣ（Digital-to-Analog Converter）で生成した電圧との比較動作を最上位ビットから逐次的に繰り返すことで多ビットのデジタル信号を得るアーキテクチャを持つ。そのため、逐次比較型ＡＤ変換器は、比較器、ＤＡＣ、簡単なデジタル回路のみで構成することができ、他のアーキテクチャのＡＤ変換器、例えばパイプライン型ＡＤ変換器に比べて、小型・低消費電力化が可能である。

一方、逐次比較型ＡＤ変換器の高分解能化は困難と考えられていた。その原因の１つは、ＡＤ変換器から発するノイズである。逐次比較型ＡＤ変換器は、二分探査により次ビットの比較参照電圧を生成するため、Ｎビット目（Ｎは整数）の比較を行う際には、入力電圧レンジの１／２^Ｎの電圧を比較対象としなければならない。したがって、分解能が向上すると、比較器は非常に小さい電圧を判定するため、ノイズにより誤判定を行う確率が高くなる。その結果、高いＳＮＲ（Signal-to-Noise Ratio）を実現することが困難となる。

比較器のノイズを小さくするためには、比較器の電流を増やす必要がある。一般に、ノイズ電圧を半分に抑えようとすると、比較器の電力は４倍になる。つまり、逐次比較型ＡＤ変換器の高分解能化を実現しようとすると、大幅な電力の増大を招く。したがって、消費電流を大幅に増大することなく、ＳＮＲを向上させる手法を開発することが望ましい。

一方、消費電流を大幅に増大することなくＳＮＲを向上させる手法として、下位ビットの判定を複数回行い、それらの平均をとる手法が提案されている（特許文献１参照）。

米国特許第７２１８２５９号明細書

前述の平均化手法では、比較器ノイズによる誤差については平均化することでＳＮＲ改善効果が期待できるが、他の外乱ノイズや、ＤＡＣのセトリング誤差が生じた際は、改善効果は少なくなる。

本発明の目的は、上記課題に鑑み、外乱ノイズやセトリング誤差が生じた際にも、ＳＮＲを向上することができる逐次比較型ＡＤ変換器を実現することにある。

上記目的を達成するために、本発明に係る逐次比較型ＡＤ変換器は、次のような手段を講じたものである。

すなわち、ある観点によれば、アナログ入力電圧をデジタル値に変換する逐次比較型ＡＤ変換器であって、容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が共通ノードに接続され、入力された第１のデジタル信号に応じて、第１及び第２の電圧を含む複数の電圧のうちのいずれかに他端が選択的に接続されるように構成された容量ＤＡＣと、複数の容量素子を有し、各容量素子の一端が前記共通ノードに接続され、入力された第２のデジタル信号に応じて、前記第１及び第２の電圧を含む複数の電圧のうちのいずれかに他端が選択的に接続されるように構成された冗長容量ＤＡＣと、前記アナログ入力電圧、前記容量ＤＡＣ及び前記冗長容量ＤＡＣによって生成された電圧が入力される比較器と、前記比較器の比較結果をもとに、通常動作時には前記第１のデジタル信号を生成し、冗長動作時には前記第２のデジタル信号を生成する逐次比較制御部と、前記冗長動作時に、前記比較器の出力コードを読み取り、特定パターンの前後のコードに対して異なる演算を行うデコード部とを備えたものである。

他の観点によれば、アナログ入力電圧をデジタル値に変換する逐次比較型ＡＤ変換器であって、容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が共通ノードに接続され、入力された第１のデジタル信号に応じて、第１及び第２の電圧を含む複数の電圧のうちのいずれかに他端が選択的に接続されるように構成された容量ＤＡＣと、複数の容量素子を有し、各容量素子の一端が前記共通ノードに接続され、入力された第２のデジタル信号に応じて、前記第１及び第２の電圧を含む複数の電圧のうちのいずれかに他端が選択的に接続されるように構成された冗長容量ＤＡＣと、前記アナログ入力電圧、前記容量ＤＡＣ及び前記冗長容量ＤＡＣによって生成された電圧が入力される比較器と、前記比較器の比較結果をもとに、通常動作時には前記第１のデジタル信号を生成し、冗長動作時には前記第２のデジタル信号を生成する逐次比較制御部と、前記冗長動作時に、前記比較器の出力コードを読み取り、特定パターンの出現後、前記逐次比較制御部を制御して前記第２のデジタル信号を静止させた状態で前記比較器の出力コードを取得し、前記特定パターンの前後のコードに対して異なる演算を行うデコード部とを備えたものである。

本発明によれば、最下位ビットの比較を複数回行い平均化するため、ＳＮＲを向上することができる。また、セトリング誤差や、他の外乱ノイズによる誤差が生じた場合でも、それらの誤差を補正し、かつＳＮＲを向上することができる。

本発明の実施形態に係る逐次比較型ＡＤ変換器の構成を示すブロック図である。 図１の逐次比較型ＡＤ変換器の第１の動作例を示す図である。 図１の逐次比較型ＡＤ変換器の第１の動作例にてセトリング誤差が発生した場合を示す図である。 図１の逐次比較型ＡＤ変換器の第２の動作例を示す図である。 図１の逐次比較型ＡＤ変換器の第２の動作例にてセトリング誤差が発生した場合を示す図である。 ノイズ分布が１σ＝０．３ＬＳＢである場合にて、（ａ）はアナログ入力に対する比較器の平均出力を示す図であり、（ｂ）は４回のノイズ平均化により出力解像度を向上させた入出力特性を示す図である。 ノイズ分布が１σ＝０．６ＬＳＢである場合にて、（ａ）はアナログ入力に対する比較器の平均出力を示す図であり、（ｂ）は４回のノイズ平均化により出力解像度を向上させた入出力特性を示す図である。 図７（ｂ）のような段差のある特性を補正することにより図６（ｂ）の特性を実現できることを示す図である。

以下、図面に従って本発明の実施形態について説明する。なお、図中、同一の構成要素については同一の符号を付している。

図１は、本実施形態に係る８ビット逐次比較型ＡＤ変換器の構成図である。図１の逐次比較型ＡＤ変換器は、アナログ入力電圧ＶＩＮをサンプリングするスイッチ１と、容量ＤＡＣ２及び冗長容量ＤＡＣ６と、ＤＡＣ出力電圧ＶＤＡＣと参照電圧ＶＲＥＦとを比較する比較器３と、比較結果に基づき次ビットの比較対象電圧を生成するためにＤＡＣデジタル入力信号ｐ１，ｐ２，ｐ３，ｐ４，ｐ５，ｐ６，ｐ７，ｐ８及び冗長ＤＡＣデジタル入力信号ｐ１ｒ，ｐ２ｒ，…ｐ８ｒを制御する逐次比較制御部７と、比較結果を多ビットに変換し、かつ各冗長容量ＤＡＣ制御で得られた比較結果を平均化するデコード部８とを有する。容量ＤＡＣ２は、バイナリ比率（１２８Ｃ，６４Ｃ，３２Ｃ，１６Ｃ，８Ｃ，４Ｃ，２Ｃ，１Ｃ、ここで、Ｃは単位容量値）で容量値が重み付けされた容量アレイを構成する８個の容量ｃ１，ｃ２，ｃ３，ｃ４，ｃ５，ｃ６，ｃ７，ｃ８と、これらの容量をＤＡＣデジタル入力信号ｐ１〜ｐ８に応じてＨ／Ｌ参照電圧ＶＨ，ＶＬのいずれかに選択的に接続するスイッチとから構成される。冗長容量ＤＡＣ６は、各々容量値１Ｃの８個の冗長容量ｃ１ｒ，ｃ２ｒ，…，ｃ８ｒと、これらの冗長容量を冗長ＤＡＣデジタル入力信号ｐ１ｒ〜ｐ８ｒに応じてＨ／Ｌ参照電圧ＶＨ，ＶＬのいずれかに選択的に接続するスイッチとから構成される。ＤＡＣデジタル入力信号ｐ１〜ｐ８と冗長ＤＡＣデジタル入力信号ｐ１ｒ〜ｐ８ｒとは、ＤＡＣ制御信号を構成する。

容量アレイを構成する各容量ｃ１〜ｃ８の一端と、各冗長容量ｃ１ｒ〜ｃ８ｒの一端とは、比較器３の一方の入力に結合された共通ノードに接続されている。なお、冗長容量ＤＡＣ６における冗長容量の数は８に限定されない。また、冗長容量の容量値は１Ｃに限定されない。１Ｃ以外の容量値を用いる場合は、容量値の重みに相当する係数を乗じた値に対して平均化を実行すればよい。また、アナログ入力電圧ＶＩＮを容量ＤＡＣ２中のスイッチで選択する構成も可能である。容量アレイを構成する各容量ｃ１〜ｃ８の重み付けは、バイナリ比率でなくてもよい。簡単のためシングルエンド入力の逐次比較型ＡＤ変換器を示しているが、差動入力であっても構わない。

以下、本実施形態に係る逐次比較型ＡＤ変換器の動作について説明する。

〔第１の動作：ＤＡＣを動作させながら平均化〕
まず、クロックφｓのタイミングでスイッチ１を導通状態にしてアナログ入力電圧ＶＩＮをサンプリングする。このとき、（ｐ１，ｐ２，ｐ３，ｐ４，ｐ５，ｐ６，ｐ７，ｐ８）＝（１，０，０，０，０，０，０，０）及び（ｐ１ｒ，ｐ２ｒ，ｐ３ｒ，ｐ４ｒ，ｐ５ｒ，ｐ６ｒ，ｐ７ｒ，ｐ８ｒ）＝（０，０，０，０，０，０，０，０）の初期値が与えられている。以降は、通常の逐次比較動作と同じ動作を、ｐ１からｐ８に続けてｐ１ｒからｐ８ｒまで行う。

図２に、ｐ５からｐ８ｒまでを動作させたときの容量ＤＡＣ２及び冗長容量ＤＡＣ６の出力電圧ＶＤＡＣの動きと比較器出力とを示す。ノイズのない環境においては、ｐ１ｒからｐ８ｒまで動作させても、比較器出力は、（０，１，０，１，０，１，０，１）のトグルパターンしか出力しない。しかし、ノイズが存在すると、比較器３は、（０，１，０，１，１，１，０，１）というようにノイズの影響でトグルパターンを破り、平均化した際により高い解像度でアナログ入力電圧ＶＩＮの値を求めることができる。しかし、ｐ１ｒからｐ８ｒまでを動作させて得た比較器出力を全て平均化する手法は、容量ＤＡＣ２のＬＳＢ（Least Significant Bit）であるｐ８を動作させた時のＤＡＣ出力電圧ＶＤＡＣの値が、ノイズの正規分布内に存在しているときのみ、効果が有効である。

つまり、図３のようにセトリング誤差等が発生し、ｐ８を動作させた時のＤＡＣ出力電圧ＶＤＡＣの値がノイズの正規分布内に存在しないときは、平均化の効果が薄れてしまう。これは、ＤＡＣ出力電圧ＶＤＡＣの値がノイズの正規分布外にあるときは、冗長容量を動かしても、アナログ入力電圧ＶＩＮに近づき、セトリング誤差のリカバリを行うが、ノイズ分布の平均化にはならないからである。そこで、デコード部８により、ｐ１ｒからｐ８ｒまでを動作させて得た比較器出力のコードパターンから、セトリング誤差のリカバリに使うコードと平均化に使うコードとを切り分ける。図３の例では、比較器出力は（１，１，０，１，０，１，０，１）であるが、最初に連続する（１，１）のパターンではセトリング誤差のリカバリを行っており、その後のパターンはノイズにより発生している。つまり、最初に（０，１）又は（１，０）のパターンが現れるまではセトリング誤差のリカバリに、その後は平均化にそれぞれ使用すればよいことが分かる。

デコード処理としては、セトリング誤差のリカバリコードはＬＳＢの重みを付して足し合わせ、平均化用のコードは次の手順で求める。すなわち、平均化回数がＭ回のとき、平均化用の比較器出力をＣｒｏ［１］〜Ｃｒｏ［Ｍ］とすると、平均値Ｄａｖｅは、例えば数式［１．１］〜［１．３］で導くことができる。

上記の処理を行うことで、セトリング誤差のリカバリと平均化とによりＳＮＲを向上することができる。

〔第２の動作：ＤＡＣを静止させて平均化〕
前述の容量ＤＡＣ２を動作させながら平均化する手法の場合と同様に、ｐ１からｐ８までを制御し、続けてｐ１ｒからｐ８ｒへと制御していく。このとき、比較器３から順に出力されるコードをデコード部８で読み取り、（０，１）又は（１，０）のパターンが現れると、逐次比較制御部７を制御し、以降のＤＡＣ制御信号を固定する。

図４の例においては、ｐ１ｒ及びｐ２ｒを動作させて得たＤＡＣ出力電圧ＶＤＡＣに対して、比較器３は（０，１）の判定を行っているため、ｐ３ｒ以降の動作を止める。その結果、ＤＡＣ出力電圧ＶＤＡＣは一定の値をとり続けることになり、比較器３は一定のＤＡＣ出力電圧ＶＤＡＣとアナログ入力電圧ＶＩＮとの比較を行い続けることになる。ノイズがない環境においては、この場合、比較器３は常に“１”を出力し続けることになる。しかし、実際にノイズがある環境下においては、ノイズにより“０”が出力されることもあり、それら“１”、“０”の平均値をとることにより、より高い解像度でアナログ入力電圧ＶＩＮの値を求めることができる。

また、ＤＡＣを動作させながら平均化する手法の場合と同様に、図５のように、外乱ノイズやセトリング誤差によってＬＳＢの判定がノイズ分布の外になる場合でも、コードパターンを見ることで、リカバリと平均化とを区別することができる。図５の例においては、ｐ１ｒ及びｐ２ｒの動作は、ＤＡＣ出力電圧ＶＤＡＣがノイズ分布内に入るためにリカバリ動作をしており、それらは、比較器出力の（１，１）という連続パターンを読むことで分かる。以降は、平均化パターンであり、平均値Ｄａｖｅは、数式［２］で求めることができる。

ここで、Ｍは平均化回数であり、Ｃｒｏ［１］〜Ｃｒｏ［Ｍ］は平均化時の比較器出力である。

さて、平均化を行う際、より正確な平均値を求めるためには、ノイズが１ＬＳＢ内を一様分布していることが理想である。しかし、実際のノイズは正規分布であるため、上記の平均化手法では、正確に平均値を求めることができないことがある。１ＬＳＢ内を一様分布するノイズに最も近い正規分布ノイズは、１σ＝０．３ＬＳＢのノイズである。

図６（ａ）及び図６（ｂ）に、ノイズ分布が１σ＝０．３ＬＳＢである場合にて、アナログ入力に対する比較器の平均出力と、４回のノイズ平均化により出力解像度を向上させた入出力特性とを示す。図７（ａ）及び図７（ｂ）は、ノイズ分布が１σ＝０．６ＬＳＢである場合の同様の図である。図６（ａ）及び図６（ｂ）に示すように、１σ＝０．３ＬＳＢのノイズを平均化すると１ＬＳＢ以内の解像度を線形に補間することができる。しかし、図７（ａ）及び図７（ｂ）に示すように、１σ＝０．６ＬＳＢのノイズでは、１ＬＳＢ以内の解像度が線形に補間されず、段差が生じる。

そこで、実際の比較器３のノイズ分布を予め測定し、図８に示すように、１σ＝０．３ＬＳＢのノイズ分布の時と同じような特性となるように、実際の平均化コードを補正する係数αを求める。すなわち、平均化を行う際に、係数αを用いて、数式［３］のように補正後の平均値Ｄａｖｅ＿ｃａｌを求めることで、１ＬＳＢ内を線形に補間できる特性が得られる。

なお、補正演算の方法は、上記の数式［３］に限定されない。平均化時のそれぞれのコードに対して補正値をテーブル化しておくことでも、上記の補正は可能である。

以上のように、ＤＡＣを静止させて平均化する際に、平均化コードに上記補正演算を行うことで、より高い効果でＳＮＲを向上することができる。

本発明の技術によって比較時のノイズを低減した後、オーバーサンプリング技術を適用して、複数回サンプリングした結果を平均化し、あるいはフィルタで主要帯域を抜き出すことで、サンプリング時のノイズと比較時のノイズとの双方を抑えることができる。

本発明に係る逐次比較型ＡＤ変換器は、低電力のアナログ回路を用いつつ高精度なＡＤ変換が可能であるため、映像信号処理装置、無線装置等に有用である。

１ サンプリングスイッチ
２ 容量ＤＡＣ
３ 比較器
６ 冗長容量ＤＡＣ
７ 逐次比較制御部
８ デコード部

Claims (9)

1. アナログ入力電圧をデジタル値に変換する逐次比較型ＡＤ変換器であって、
   容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が共通ノードに接続され、入力された第１のデジタル信号に応じて、第１及び第２の電圧を含む複数の電圧のうちのいずれかに他端が選択的に接続されるように構成された容量ＤＡＣと、
   複数の容量素子を有し、各容量素子の一端が前記共通ノードに接続され、入力された第２のデジタル信号に応じて、前記第１及び第２の電圧を含む複数の電圧のうちのいずれかに他端が選択的に接続されるように構成された冗長容量ＤＡＣと、
   前記アナログ入力電圧、前記容量ＤＡＣ及び前記冗長容量ＤＡＣによって生成された電圧が入力される比較器と、
   前記比較器の比較結果をもとに、通常動作時には前記第１のデジタル信号を生成し、冗長動作時には前記第２のデジタル信号を生成する逐次比較制御部と、
   前記冗長動作時に、前記比較器の出力コードを読み取り、特定パターンの前後のコードに対して異なる演算を行うデコード部とを備えたことを特徴とする逐次比較型ＡＤ変換器。
2. 請求項１記載の逐次比較型ＡＤ変換器において、
   前記冗長容量ＤＡＣの各容量素子の容量値は、単位容量値であることを特徴とする逐次比較型ＡＤ変換器。
3. 請求項１記載の逐次比較型ＡＤ変換器において、
   前記特定パターンは“０，１”又は“１，０”のコードパターンであることを特徴とする逐次比較型ＡＤ変換器。
4. 請求項１記載の逐次比較型ＡＤ変換器において、
   前記デコード部は、前記特定パターンの前のコードに対しては、動作させた前記冗長容量ＤＡＣの容量値に相当する重みを付して加算し、前記特定パターンの後のコードに対しては、平均化演算を行うことを特徴とする逐次比較型ＡＤ変換器。
5. アナログ入力電圧をデジタル値に変換する逐次比較型ＡＤ変換器であって、
   容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が共通ノードに接続され、入力された第１のデジタル信号に応じて、第１及び第２の電圧を含む複数の電圧のうちのいずれかに他端が選択的に接続されるように構成された容量ＤＡＣと、
   複数の容量素子を有し、各容量素子の一端が前記共通ノードに接続され、入力された第２のデジタル信号に応じて、前記第１及び第２の電圧を含む複数の電圧のうちのいずれかに他端が選択的に接続されるように構成された冗長容量ＤＡＣと、
   前記アナログ入力電圧、前記容量ＤＡＣ及び前記冗長容量ＤＡＣによって生成された電圧が入力される比較器と、
   前記比較器の比較結果をもとに、通常動作時には前記第１のデジタル信号を生成し、冗長動作時には前記第２のデジタル信号を生成する逐次比較制御部と、
   前記冗長動作時に、前記比較器の出力コードを読み取り、特定パターンの出現後、前記逐次比較制御部を制御して前記第２のデジタル信号を静止させた状態で前記比較器の出力コードを取得し、前記特定パターンの前後のコードに対して異なる演算を行うデコード部とを備えたことを特徴とする逐次比較型ＡＤ変換器。
6. 請求項５記載の逐次比較型ＡＤ変換器において、
   前記冗長容量ＤＡＣの各容量素子の容量値は、単位容量値であることを特徴とする逐次比較型ＡＤ変換器。
7. 請求項５記載の逐次比較型ＡＤ変換器において、
   前記特定パターンは“０，１”又は“１，０”のコードパターンであることを特徴とする逐次比較型ＡＤ変換器。
8. 請求項５記載の逐次比較型ＡＤ変換器において、
   前記デコード部は、前記特定パターンの前のコードに対しては、動作させた前記冗長容量ＤＡＣの容量値に相当する重みを付して加算し、前記特定パターンの後のコードに対しては、平均化演算を行うことを特徴とする逐次比較型ＡＤ変換器。
9. 請求項５記載の逐次比較型ＡＤ変換器において、
   前記デコード部は、前記比較器のノイズ分布を予め測定し、前記比較器の出力コードが１ＬＳＢ内を線形に分布するような補正係数を求め、前記第２のデジタル信号を静止させた状態で取得した前記比較器の出力コードに対して前記補正係数を用いて補正することを特徴とする逐次比較型ＡＤ変換器。

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