KR20150027582A - 연속 접근 방식 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법 - Google Patents

연속 접근 방식 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법 Download PDF

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Abstract

비교기 옵셋 보상 기능을 갖는 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법이 개시된다. 아날로그-디지털 변환기는 디지털-아날로그 변환 회로, 비교기, 비교기 옵셋 검출 회로 및 신호처리 회로를 포함할 수 있다. 디지털-아날로그 변환 회로는 비교기 옵셋 보상 신호에 응답하여 변화되는 기준전압 신호를 발생하고, 아날로그 입력신호를 샘플/홀드하고, 디지털 출력 데이터에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호를 발생한다. 비교기는 클럭신호에 응답하여 홀드 전압신호를 기준 전압신호와 비교하여 비교 출력 전압신호를 발생한다. 비교기 옵셋 검출 회로는 비교 출력 전압신호에 기초하여 비교기 옵셋 보상 신호를 발생한다. 신호처리 회로는 비교 출력 전압신호에 기초하여 연속 접근(successive approximation)을 수행하여 디지털 출력 데이터를 발생한다. 따라서, 아날로그-디지털 변환기는 비교기의 옵셋이 감소하고 전력 소모가 적다.

Description

연속 접근 방식 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법{SUCCESSIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER AND METHOD OF ANALOG TO DIGITAL CONVERSION}
본 발명은 아날로그-디지털 변환기에 관한 것으로, 특히 연속 접근 방식으로 아날로그-디지털 변환을 수행하는 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법에 관한 것이다.
아날로그-디지털 변환기(ADC)는 아날로그 신호의 각 신호 레벨들을 나타내는 디지털 코드들의 시퀀스를 발생하는 데 사용된다.
최근에는 반복적으로 디지털-아날로그 변환을 수행하여 데이터를 비교하고 디지털 코드의 비트들을 결정하는 연속 접근 방식이 사용되고 있다.
본 발명의 목적은 전력 소모를 많이 하지 않고 비교기 옵셋을 감소시킬 수 있는 연속 접근 방식으로 아날로그-디지털 변환을 수행하는 아날로그-디지털 변환기를 제공하는 것이다.
본 발명의 다른 목적은 전력 소모를 많이 하지 않고 비교기 옵셋을 감소시킬 수 있는 연속 접근 방식으로 아날로그-디지털 변환을 수행하는 아날로그-디지털 변환 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 아날로그-디지털 변환기는 디지털-아날로그 변환 회로, 비교기, 비교기 옵셋 검출 회로 및 신호처리 회로를 포함할 수 있다.
디지털-아날로그 변환 회로는 비교기 옵셋 보상 신호에 응답하여 변화되는 기준전압 신호를 발생하고, 아날로그 입력신호를 샘플 홀드(sample and hold)하고, 디지털 출력 데이터에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생한다. 비교기는 클럭신호에 응답하여 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 비교 출력 전압신호를 발생한다. 비교기 옵셋 검출 회로는 상기 비교 출력 전압신호에 기초하여 상기 비교기 옵셋 보상 신호를 발생한다. 신호처리 회로는 상기 비교 출력 전압신호에 기초하여 연속 접근(successive approximation)을 수행하여 상기 디지털 출력 데이터를 발생한다.
본 발명의 하나의 실시예에 의하면, 비교기 옵셋 보상 모드에서 비교기 옵셋에 대한 아날로그-디지털 변환을 수행하고 상기 비교기 옵셋 보상 신호를 발생하며, 아날로그-디지털 변환 모드에서, 상기 비교기 옵셋 보상 신호에 응답하여 상기 기준전압 신호의 크기를 조절할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비교기 옵셋 검출 회로는 상기 비교기 옵셋 보상 모드에서 1 개의 아날로그-디지털 변환 사이클 동안 상기 비교기 옵셋 보상 신호의 1 비트를 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비교기 옵셋 검출 회로는 상기 비교기 옵셋 보상 모드에서, n(n은 2 이상의 자연수) 개의 아날로그-디지털 변환 사이클 동안 상기 비교기 옵셋 보상 신호의 n 개의 비트를 발생한 후, 상기 비교기 옵셋 보상 신호를 상기 디지털-아날로그 변환 회로에 제공하고 상기 기준전압 신호의 크기를 조절할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 디지털-아날로그 변환 회로는 입력 샘플링 커패시터 어레이 및 기준 커패시터 어레이를 포함할 수 있다.
입력 샘플링 커패시터 어레이는 입력 샘플링 모드에서 상기 아날로그 입력신호를 샘플 홀드(sample and hold)하고, 아날로그-디지털 변환 모드에서 상기 디지털 출력 데이터에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생할 수 있다. 기준 커패시터 어레이는 비교기 옵셋 보상 모드에서 비교기 옵셋에 대한 아날로그-디지털 변환을 수행하고 상기 비교기 옵셋 보상 신호를 발생하며, 상기 아날로그-디지털 변환 모드에서, 상기 비교기 옵셋 보상 신호에 응답하여 상기 기준전압 신호의 크기를 조절한다.
본 발명의 하나의 실시예에 의하면, 상기 입력 샘플링 커패시터 어레이는 스위치 회로, 복수의 커패시터, 제 1 커패시터 및 제 1 스위치를 포함할 수 있다.
스위치 회로는 상기 디지털 출력 데이터의 비트들에 응답하여 입력신호, 제 1 기준 전압 및 제 2 기준 전압 중에서 하나를 선택하는 복수의 스위치를 포함한다. 복수의 커패시터는 상기 홀드 전압신호가 출력되는 제 1 라인과 상기 스위치들 각각의 사이에 연결된다. 제 1 커패시터는 상기 제 1 라인과 상기 제 2 기준 전압 사이에 연결되고, 제 1 스위치는 공통 모드 전압과 상기 제 1 라인 사이에 연결된다.
본 발명의 하나의 실시예에 의하면, 상기 기준 커패시터 어레이는 스위치 회로, 복수의 커패시터, 제 1 커패시터 및 제 1 스위치를 포함할 수 있다.
스위치 회로는 상기 비교기 옵셋 보상 신호의 비트들에 응답하여 접지 전압, 제 1 기준 전압 및 제 2 기준 전압 중에서 하나를 선택하는 복수의 스위치를 포함한다. 복수의 커패시터는 상기 기준 전압신호가 출력되는 제 2 라인과 상기 스위치들 각각의 사이에 연결된다. 제 1 커패시터는 상기 제 2 라인과 상기 제 2 기준전압 사이에 연결된다. 제 1 스위치는 공통 모드 전압과 상기 제 2 라인 사이에 연결된다.
본 발명의 하나의 실시예에 의하면, 상기 비교기는 제 1 비교기 및 제 2 비교기를 포함할 수 있다.
제 1 비교기는 제 1 클럭신호에 응답하여 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 제 1 비교 출력 전압신호를 발생한다. 제 2 비교기는 상기 제 1 클럭신호와 반대의 위상을 갖는 제 2 클럭신호에 응답하여 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 제 2 비교 출력 전압신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 비교기 옵셋 검출 회로는 쉬프트 레지스터(shift register) 및 레지스터(register)를 포함할 수 있다.
쉬프트 레지스터는 상기 클럭신호에 응답하여 상기 비교 출력 전압신호를 1 비트씩 이동(shift)시킨다. 레지스터는 상기 쉬프트 레지스터의 출력의 비트들을 일시적으로 저장하고, 상기 쉬프트 레지스터의 출력의 비트들에 기초하여 상기 비교기 옵셋 보상 신호를 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 비교기 옵셋 검출 회로는 쉬프트 레지스터(shift register), 레지스터 및 평균 회로를 포함할 수 있다.
쉬프트 레지스터는 상기 클럭신호에 응답하여 상기 비교 출력 전압신호를 1 비트씩 이동(shift)시킨다. 레지스터는 상기 쉬프트 레지스터의 출력의 비트들을 일시적으로 저장한다. 평균 회로는 상기 쉬프트 레지스터의 출력의 비트들 각각에 대해 평균 값을 구하고, 상기 평균 값들에 기초하여 상기 비교기 옵셋 보상 신호를 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 비교기 옵셋 검출 회로는 쉬프트 레지스터(shift register), 레지스터 및 이동 평균 회로를 포함할 수 있다.
쉬프트 레지스터는 상기 클럭신호에 응답하여 상기 비교 출력 전압신호를 1 비트씩 이동(shift)시킨다. 레지스터는 상기 쉬프트 레지스터의 출력의 비트들을 일시적으로 저장한다. 이동 평균 회로는 상기 쉬프트 레지스터의 출력의 비트들 각각에 대해 이동 평균 값을 구하고, 상기 이동 평균 값들에 기초하여 상기 비교기 옵셋 보상 신호를 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 아날로그-디지털 변환기는 상기 디지털 출력 데이터를 저장하고, 상기 신호처리 회로에 의해 데이터가 확정되면, 상기 디지털 출력 데이터를 출력 데이터(DOUT)로서 출력하는 출력 레지스터를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 아날로그-디지털 변환기는 상기 클럭신호와 변환 개시 신호에 기초하여 변환 제어신호를 발생하고 상기 변환 제어신호를 상기 신호처리 회로에 제공하는 타이밍 회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 디지털-아날로그 변환 회로는 이진 가중 커패시터(binary weighted capacitor) 형의 디지털-아날로그 변환 회로일 수 있다.
본 발명의 하나의 실시형태에 따른 아날로그-디지털 변환 방법은 비교기 옵셋 보상 모드에서, 비교기 옵셋에 대해 아날로그-디지털 변환을 수행하여 비교기 옵셋 보상 신호를 발생하는 단계; 입력 샘플링 모드에서, 아날로그 입력신호를 샘플/홀드(sample and hold)하는 단계; 아날로그-디지털 변환 모드에서, 상기 비교기 옵셋 보상 신호에 응답하여 변화하는 기준 전압신호를 발생하는 단계; 상기 아날로그-디지털 변환 모드에서 디지털 출력 데이터에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생하는 단계; 클럭신호에 응답하여 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 비교 출력 전압신호를 발생하는 단계; 및 상기 비교 출력 전압신호에 기초하여 연속 접근(successive approximation)을 수행하여 상기 디지털 출력 데이터를 발생하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비교기 옵셋 보상 신호를 발생하는 단계는 상기 비교기 옵셋 보상 모드에서, n(n은 2 이상의 자연수) 개의 아날로그-디지털 변환 사이클 동안 상기 비교기 옵셋 보상 신호의 n 개의 비트를 발생하는 단계; 및 상기 비교기 옵셋 보상 신호를 디지털-아날로그 변환 회로에 제공하여 상기 기준전압 신호의 크기를 조절하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 아날로그-디지털 변환기는 비교기 옵셋 보상 모드에서 비교기의 출력신호에 기초하여 비교기 옵셋 보상 신호를 발생하고, 비교기 옵셋 보상 신호를 디지털-아날로그 변환 회로의 기준 커패시터 어레이에 제공한다. 아날로그-디지털 변환 모드에서 비교기 옵셋 보상 신호에 응답하여 기준전압 신호의 크기가 조절된다. 따라서, 본 발명의 실시예들에 따른 아날로그-디지털 변환기는 프리 앰프를 사용하지 않고 비교기의 옵셋을 보상할 수 있으므로, 초 저전력 아날로그-디지털 변환에 사용 가능하다.
도 1은 본 발명의 하나의 실시예에 따른 아날로그-디지털 변환기를 나타내는 블록도이다.
도 2는 도 1의 아날로그-디지털 변환기에 포함된 디지털-아날로그 변환 회로(DAC)의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 아날로그-디지털 변환기에 포함된 비교기의 하나의 예를 나타내는 회로도이다.
도 4는 도 1의 아날로그-디지털 변환기에 포함된 신호처리 회로의 하나의 예를 나타내는 회로도이다.
도 5는 도 1의 아날로그-디지털 변환기에 포함된 비교기 옵셋 검출 회로의 하나의 예를 나타내는 회로도이다.
도 6은 도 1에 도시된 아날로그-디지털 변환기의 동작 모드의 하나의 예를 나타내는 타이밍도이다.
도 7은 도 1의 아날로그-디지털 변환기에 포함된 비교기 옵셋 검출 회로의 다른 하나의 예를 나타내는 회로도이다.
도 8은 도 1의 아날로그-디지털 변환기에 포함된 비교기 옵셋 검출 회로의 또 다른 하나의 예를 나타내는 회로도이다.
도 9는 본 발명의 다른 하나의 실시예에 따른 아날로그-디지털 변환기를 나타내는 블록도이다.
도 10은 본 발명의 또 다른 하나의 실시예에 따른 아날로그-디지털 변환기를 나타내는 블록도이다.
도 11은 본 발명의 또 다른 하나의 실시예에 따른 아날로그-디지털 변환기를 나타내는 블록도이다.
도 12는 도 1의 아날로그-디지털 변환기에 포함된 비교기의 하나의 예를 나타내는 회로도이다.
도 13은 도 12의 비교기의 동작을 설명하기 위한 타이밍도이다.
도 14는 본 발명의 실시예들에 따른 아날로그-디지털 변환기를 포함하는 반도체 장치의 하나의 예를 나타내는 블록도이다.
도 15는 본 발명의 하나의 실시예에 따른 아날로그-디지털 변환 방법을 나타내는 흐름도이다.
도 16은 도 15의 아날로그-디지털 변환 방법에서 비교기 옵셋 보상 신호를 발생하는 단계의 하나의 예를 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 아날로그-디지털 변환기(100)를 나타내는 블록도이다.
도 1을 참조하면, 아날로그-디지털 변환기(100)는 디지털-아날로그 변환 회로(110), 비교기 (120), 신호처리 회로(130) 및 비교기 옵셋 검출 회로(140)를 포함할 수 있다.
디지털-아날로그 변환 회로(110)는 비교기 옵셋 보상 신호(COMP_OFF)에 응답하여 변화되는 기준전압 신호(VREF)를 발생하고, 아날로그 입력신호(VIN)를 샘플 홀드(sample and hold)하고, 디지털 출력 데이터(SAR)에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생한다. 도 1에서, 디지털 출력 데이터(SAR)는 DOUT과 동일한 신호이다. 비교기(120)는 클럭신호(CLK)에 응답하여 홀드 전압신호(VHOLD)를 기준 전압신호(VREF)와 비교하여 비교 출력 전압신호(COMPO)를 발생한다. 비교기 옵셋 검출 회로(140)는 비교 출력 전압신호(COMPO)에 기초하여 비교기 옵셋 보상 신호(COMP_OFF)를 발생한다. 신호처리 회로(130)는 비교 출력 전압신호(COMPO)에 기초하여 연속 접근(successive approximation)을 수행하여 디지털 출력 데이터(SAR)를 발생한다.
도 1에는 10 비트의 디지털 출력 데이터(SAR<0:9>)를 갖는 아날로그-디지털 변환기(100)가 하나의 예로서 도시되어 있다.
도 1에 도시된 아날로그-디지털 변환기(100)는 변환을 위해 연속 접근 방법(successive approximation technique)을 사용한다. 연속 접근 방법의 원리는 다음과 같다. 아날로그 신호의 샘플링된 값을 나타내는 디지털 코드의 각 비트는 최상위 비트(MSB)로부터 시작해서 하나의 반복 과정(single iteration)을 통해 결정된다. 최상위 비트(MSB)는 특별한 논리 값(예를 들면, 1)으로 두고, 다음 비트는 다른 논리 값(예를 들면, 0)으로 둔다. 결과 숫자는 디지털-아날로그 변환 회로(DAC)를 사용하여 중간(intermediate) 아날로그 신호로 변환된다. 아날로그 신호의 샘플링된 값이 중간 아날로그 신호보다 낮은 전압 레벨을 가지면, 디지털 코드의 최상위 비트(MSB)는 "0"으로 결정된다. 반대로, 아날로그 신호의 샘플링된 값이 중간 아날로그 신호보다 높은 전압 레벨을 가지면, 디지털 코드의 최상위 비트(MSB)는 "1"로 결정된다. 다음 최상위 비트(next significant bit)는 "1"로 설정되고, 그 다음 비트는 "0"으로 설정될 수 있다. 이런 식으로 결정된 숫자는 새로운 중간 아날로그 신호로 사용된다. 새로운 중간 아날로그 신호는 대응하는 디지털 코드의 다음 비트(next significant bit)를 결정하기 위해 아날로그 신호의 샘플링된 값과 비교된다. 디지털 코드의 모든 비트가 결정될 때까지 이러한 접근이 계속된다.
아날로그-디지털 변환기(100)는 비교기 옵셋 보상 모드에서 비교기 옵셋 보상 신호(COMP_OFF)에 응답하여 기준전압 신호(VREF)의 크기를 조절함으로써 비교기(120)의 옵셋을 보상할 수 있다. 비교기 옵셋 검출 회로(140)는 비교기 옵셋 보상 모드에서 1 개의 아날로그-디지털 변환 사이클 동안 비교기 옵셋 보상 신호(COMP_OFF)의 1 비트를 발생할 수 있다. 비교기 옵셋 검출 회로(140)는 비교기 옵셋 보상 모드에서, m(m은 2 이상의 자연수) 개의 아날로그-디지털 변환 사이클 동안 비교기 옵셋 보상 신호(COMP_OFF)의 m 개의 비트를 발생한 후, 비교기 옵셋 보상 신호(COMP_OFF)를 디지털-아날로그 변환 회로(110)에 제공하고 기준전압 신호(VREF)의 크기를 조절할 수 있다.
디지털-아날로그 변환 회로(110)는 입력 샘플링 커패시터 어레이(150) 및 기준 커패시터 어레이(160)를 포함할 수 있다.
입력 샘플링 커패시터 어레이(150)는 입력 샘플링 모드에서 아날로그 입력신호(VIN)를 샘플/홀드(sample and hold)하고, 아날로그-디지털 변환 모드에서 디지털 출력 데이터(SAR)에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생할 수 있다. 기준 커패시터 어레이(160)는 비교기 옵셋 보상 모드에서 비교기 옵셋에 대한 아날로그-디지털 변환을 수행하고 비교기 옵셋 보상 신호(COMP_OFF)를 발생하며, 상기 아날로그-디지털 변환 모드에서, 비교기 옵셋 보상 신호(COMP_OFF)에 응답하여 기준전압 신호(VREF)의 크기를 조절한다.
도 2는 도 1의 아날로그-디지털 변환기에 포함된 디지털-아날로그 변환 회로(110)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 디지털-아날로그 변환 회로(110)는 입력 샘플링 커패시터 어레이(150) 및 기준 커패시터 어레이(160)를 포함할 수 있다. 기준 커패시터 어레이(160)는 입력 샘플링 커패시터 어레이(150)와 동일한 회로 구성을 가질 수 있다.
입력 샘플링 커패시터 어레이(150)는 스위치 회로(151), 복수의 커패시터(C0~C(N-1)), 제 1 커패시터(CD) 및 제 1 스위치(SW1)를 포함할 수 있다.
스위치 회로(151)는 디지털 출력 데이터(SAR)의 비트들에 응답하여 아날로그 입력신호(VIN), 제 1 기준 전압(VRH) 및 제 2 기준 전압(VRL) 중에서 하나를 선택하는 복수의 스위치를 포함한다. 복수의 커패시터(C0~C(N-1))는 홀드 전압신호(VHOLD)가 출력되는 제 1 라인과 상기 스위치들 각각의 사이에 연결된다. 제 1 커패시터(CD)는 상기 제 1 라인과 제 2 기준 전압(VRL) 사이에 연결되고, 제 1 스위치(SW1)는 공통 모드 전압(VCM)과 상기 제 1 라인 사이에 연결된다.
기준 커패시터 어레이(160)는 스위치 회로(161), 복수의 커패시터(C0_R~C(N-1)_R), 제 2 커패시터(CD_R) 및 제 2 스위치(SW2)를 포함할 수 있다.
스위치 회로(161)는 비교기 옵셋 보상 신호(COMP_OFF)의 비트들에 응답하여 접지 전압(VSS), 제 1 기준 전압(VRH) 및 제 2 기준 전압(VRL) 중에서 하나를 선택하는 복수의 스위치를 포함한다. 복수의 커패시터(C0_R~C(N-1)_R)는 홀드 기준전압 신호(VREF)가 출력되는 제 2 라인과 상기 스위치들 각각의 사이에 연결된다. 제 2 커패시터(CD_R)는 상기 제 2 라인과 제 2 기준 전압(VRL) 사이에 연결되고, 제 2 스위치(SW2)는 공통 모드 전압(VCM)과 상기 제 2 라인 사이에 연결된다.
도 2의 디지털-아날로그 변환 회로(110)는 이진 가중 커패시터(binary weighted capacitor) 형의 디지털-아날로그 변환 회로이다. 제 1 기준전압(VRH)은 전원전압(VDD)의 전압 레벨을 가질 수 있고, 제 2 기준전압(VRL)은 접지전압의 전압 레벨을 가질 수 있다. 아날로그 입력신호(VIN)가 입력될 때 스위치 제어신호(SW1)가 인에이블되고 제 1 커패시터(CD)는 제 3 기준전압(VCM)에 연결된다. 공통 모드 전압(VCM)은 전원전압(VDD)의 1/2의 전압 레벨을 가질 수 있다. 도 2에 도시된 바와 같이, 커패시터들(C0~C(N-1))은 그 크기가 2의 배수로 증가한다. 디지털 출력 데이터(SAR<0:9>)의 값에 따라 홀드 전압신호(VHOLD)의 레벨이 바뀐다. 즉, 도 2의 디지털-아날로그 변환 회로(110)는 디지털 신호를 아날로그 신호로 변환하는 기능을 한다.
도 2에는 의 디지털-아날로그 변환 회로(110)는 이진 가중 커패시터(binary weighted capacitor) 형의 디지털-아날로그 변환 회로가 도시되어 있지만, 아날로그-디지털 변환기(100)는 사다리 커패시터(ladder capacitor) 형 디지털-아날로그 변환 회로 또는 스플릿 커패시터(split capacitor) 형 디지털-아날로그 변환 회로를 포함할 수도 있다.
도 3은 도 1의 아날로그-디지털 변환기에 포함된 비교기(120)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 비교기(120)는 클럭신호(CLK)에 응답하여 홀드 전압신호(VHOLD)를 기준 전압신호(VREF)와 비교하여 비교 출력 전압신호(COMPO)를 발생한다.
도 4는 도 1의 아날로그-디지털 변환기에 포함된 신호처리 회로(130)의 하나의 예를 나타내는 회로도이다.
도 4를 참조하면, 신호처리 회로(130)는 디멀티플렉서(demultiplexer)(131) 및 SR 래치들(132, 133, 134)을 포함할 수 있다.
디멀티플렉서(131)는 선택신호(SEL)에 응답하여 비교 출력 전압신호(COMPO)를 디멀티플렉싱한다. SR 래치들(132, 133, 134) 각각은 변환 제어신호(CON<0:9>)의 비트들 각각에 응답하여 디멀티플렉서(131)의 출력신호들(MSB, MSB-1, …, LSB) 중 하나를 래치하고 출력한다.
디지털 출력 데이터(SAR<0:9>)를 발생하기 위해 도 6과 같이 디멀티플렉서와SR 래치들로 구성된 신호처리 회로(130)를 사용하면, 종래의 D형 플립플롭(flip-flop)들로 구성된 신호처리 회로를 사용한 경우보다 클럭 타이밍도 간단하고 회로 구성이 간단하다. 따라서, 신호처리 회로(130)를 구비한 아날로그-디지털 변환기는 동작 속도가 빠르고 클럭신호를 발생하는 클럭 발생기의 회로 구조가 간단하다.
SR 래치들(132, 133, 134)의 출력들은 입력 샘플링 기간 동안 000, .. 0으로 리셋되어 입력 샘플링이 가능한 상태가 된다. SR 래치들(132, 133, 134)은 비교기(120)가 동작을 하기 직전에 초기화되어 1000..0으로 설정되고 이 값이 디지털-아날로그 변환 회로(110)에 전달된다. 비교기(120)는 입력신호와 기준전압과의 차이가 양인지 음인지를 결정한다. 비교 동작이 시작되어 비교기(120)가 최상위 비트(MSB)에 해당하는 신호를 비교할 때 디멀티플렉서는 비교기(120)의 출력을 MSB에 대응하는 SR 래치로 연결하여 MSB 비교 결과를 SR 래치에 저장한다. 이와 동시에 두 번째 MSB에 대응하는 SR 래치가 "1"로 다음 동작을 위해 초기화되고, SR 래치 값은 D100..0으로 정해진다. 여기서 D는 MSB 결정 결과를 나타낸다. 이 동작이 반복되면서 최하위 비트(LSB)까지 출력된다.
도 5는 도 1의 아날로그-디지털 변환기에 포함된 비교기 옵셋 검출 회로(140)의 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 비교기 옵셋 검출 회로(140)는 쉬프트 레지스터(shift register)(142) 및 레지스터(register)(144)를 포함할 수 있다. 쉬프트 레지스터(142)는 복수의 D형 플립플롭(flip-flop)으로 구성될 수 있으며, 클럭신호(CLK)에 응답하여 비교 출력 전압신호(COMPO)를 1 비트씩 이동(shift)시킨다. 레지스터(144)는 쉬프트 레지스터(142)의 출력의 비트들을 일시적으로 저장하고, 쉬프트 레지스터(142)의 출력의 비트들에 기초하여 비교기 옵셋 보상 신호(COMP_OFF)를 출력한다.
도 6은 도 1에 도시된 아날로그-디지털 변환기(100)의 동작 모드의 하나의 예를 나타내는 타이밍도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 아날로그-디지털 변환기(100)는 비교기 옵셋 보상 모드, 입력 샘플링 모드, 및 아날로그-디지털 변환 모드를 가질 수 있다. 아날로그-디지털 변환기(100)는 아날로그-디지털 변환을 통해 1 비트의 비교기 옵셋을 변환하고, 입력 샘플링 모드에서 아날로그 입력신호(VIN)를 샘플링하고, 아날로그-디지털 변환 모드에서 아날로그-디지털 변환을 통해 아날로그 입력신호에 대한 n(n은 2 이상의 자연수) 비트의 데이터가 발생된다. 하나의 실시예에 의하면, n은 10일 수 있다.
도 7은 도 1의 아날로그-디지털 변환기에 포함된 비교기 옵셋 검출 회로(140)의 다른 하나의 예를 나타내는 회로도이다.
도 7을 참조하면, 비교기 옵셋 검출 회로(140a)는 쉬프트 레지스터(shift register)(142), 레지스터(register)(144) 및 평균 회로(146)를 포함할 수 있다.. 쉬프트 레지스터(142)는 복수의 D형 플립플롭(flip-flop)으로 구성될 수 있으며, 클럭신호(CLK)에 응답하여 비교 출력 전압신호(COMPO)를 1 비트씩 이동(shift)시킨다. 레지스터(144)는 쉬프트 레지스터(142)의 출력의 비트들을 일시적으로 저장한다. 평균 회로(146)는 쉬프트 레지스터(142)의 출력의 비트들 각각에 대해 평균 값을 구하고, 상기 평균 값들에 기초하여 비교기 옵셋 보상 신호(COMP_OFF)를 출력한다.
도 8은 도 1의 아날로그-디지털 변환기(100)에 포함된 비교기 옵셋 검출 회로(140)의 또 다른 하나의 예를 나타내는 회로도이다.
도 8을 참조하면, 비교기 옵셋 검출 회로(140b)는 쉬프트 레지스터(142), 레지스터(144) 및 이동 평균 회로(148)를 포함할 수 있다.. 쉬프트 레지스터(142)는 복수의 D형 플립플롭으로 구성될 수 있으며, 클럭신호(CLK)에 응답하여 비교 출력 전압신호(COMPO)를 1 비트씩 이동(shift)시킨다. 레지스터(144)는 쉬프트 레지스터(142)의 출력의 비트들을 일시적으로 저장한다. 이동 평균 회로(148)는 쉬프트 레지스터(142)의 출력의 비트들 각각에 대해 이동 평균 값을 구하고, 상기 이동 평균 값들에 기초하여 비교기 옵셋 보상 신호(COMP_OFF)를 출력한다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 실시예들에 따른 아날로그-디지털 변환기의 동작에 대해 설명한다.
본 발명의 실시예들에 따른 아날로그-디지털 변환기는 비교기 옵셋 보상 모드, 입력 샘플링 모드, 및 아날로그-디지털 변환 모드를 가질 수 있다.
비교기 옵셋 보상 모드에서, 도 2를 참고하면, 입력 샘플링 커패시터 어레이(150)의 스위치 회로(151)는 디지털 출력 데이터(SAR)의 비트들에 응답하여 복수의 커패시터(C0~C(N-1))를 제 1 기준 전압(VRH) 또는 제 2 기준 전압(VRL)에 연결한다. 기준 커패시터 어레이(160)의 스위치 회로(161)는 비교기 옵셋 보상 신호(COMP_OFF)의 비트들에 응답하여 복수의 커패시터(C0_R~C(N-1)_R)를 제 1 기준 전압(VRH) 또는 제 2 기준 전압(VRL)에 연결한다. 상기한 바와 같이, 도 2에 도시된 디지털-아날로그 변환 회로(110)는 입력 샘플링 커패시터 어레이(150)의 커패시터들(C0~C(N-1))의 커패시턴스 값이 2의 배수로 증가한다. 또한, 기준 커패시터 어레이(160)의 커패시터들(C0_R~C(N-1)_R)의 커패시턴스 값도 2의 배수로 증가한다. 따라서, 도 2의 디지털-아날로그 변환 회로(110)는 이진 가중 커패시터(binary weighted capacitor) 형의 디지털-아날로그 변환 회로이다. 비교기 옵셋 보상 모드에서, 1 비트의 비교기 옵셋이 아날로그-디지털 변환될 수 있다.
도 7을 참고하면, 비교기 옵셋을 아날로그-디지털 변환하는 비교기 옵셋 보상 모드는 입력 샘플링 모드 또는 아날로그-디지털 변환 모드에 비해 짧은 시간을 갖는다. 아날로그 입력신호(VIN)에 대하여 n 비트 아날로그-디지털 변환을 할 때마다 비교기 옵셋은 1 비트만 아날로그-디지털 변환될 수 있다. 예를 들어, 10 비트의 아날로그-디지털 변환기의 경우, 아날로그-디지털 변환기가 아날로그 입력신호(VIN)에 대하여 10회의 아날로그-디지털 변환할 때마다, 10 비트의 비교기 옵셋에 대한 아날로그-디지털 변환 값을 얻을 수 있다. 비교기 옵셋 검출 회로(140)는 비교기 옵셋에 대한 10 비트의 데이터, 즉 10 비트의 비교기 옵셋 보상 신호(COMP_OFF)가 얻어진 후에, 비교기 옵셋 보상 신호(COMP_OFF)를 디지털-아날로그 변환 회로(110)의 기준 커패시터 어레이(160)에 제공한다.
입력 샘플링 모드에서, 도 2를 참고하면, 입력 샘플링 커패시터 어레이(150)의 스위치 회로(151)의 스위치들은 복수의 커패시터(C0~C(N-1))를 아날로그 입력신호(VIN)에 연결한다. 제 1 스위치(SW1)가 턴온되고, 홀드 전압신호(VHOLD)가 출력되는 제 1 라인에 공통 모드 전압(VCM)이 공급된다. 따라서, 입력 샘플링 모드에서, 아날로그 입력신호(VIN)가 샘플링된다. 입력 샘플링 모드에서, 기준 커패시터 어레이(160)의 커패시터들(C0_R~C(N-1)_R)은 스위치 회로(161)에 의해 접지 전압(VSS)에 연결된다.
아날로그-디지털 변환 모드에서, 기준 커패시터 어레이(160)의 스위치 회로(161)는 비교기 옵셋 보상 모드 동안 비교기 옵셋이 보상된 비교기 옵셋 보상 신호(COMP_OFF)에 응답하여 커패시터들(C0_R~C(N-1)_R)을 제 1 기준 전압(VRH) 또는 제 2 기준 전압(VRL)에 연결한다. 따라서, 아날로그-디지털 변환 모드에서, 기준 커패시터 어레이(160)에 의해 기준전압 신호(VREF)의 크기가 조절된다. 또한, 아날로그-디지털 변환 모드에서, 입력 샘플링 커패시터 어레이(150)의 스위치 회로(151)는 디지털 출력 데이터(SAR)의 비트들에 응답하여 복수의 커패시터(C0~C(N-1))를 제 1 기준 전압(VRH) 또는 제 2 기준 전압(VRL)에 연결한다. 따라서, 아날로그-디지털 변환 모드에서, 아날로그-디지털 변환기(100)는 연속 접근(successive approximation)을 수행한다.
상기와 같이, 본 발명의 실시예들에 따른 아날로그-디지털 변환기는 비교기 옵셋 보상 모드에서 비교기의 출력신호에 기초하여 비교기 옵셋 보상 신호를 발생하고, 비교기 옵셋 보상 신호를 디지털-아날로그 변환 회로의 기준 커패시터 어레이에 제공한다. 아날로그-디지털 변환 모드에서 비교기 옵셋 보상 신호에 응답하여 기준전압 신호의 크기가 조절된다. 따라서, 본 발명의 실시예들에 따른 아날로그-디지털 변환기는 프리 앰프를 사용하지 않고 비교기의 옵셋을 보상할 수 있으므로, 초 저전력 아날로그-디지털 변환에 사용 가능하다.
도 9는 본 발명의 다른 하나의 실시예에 따른 아날로그-디지털 변환기(200)를 나타내는 블록도이다.
도 9를 참조하면, 아날로그-디지털 변환기(200)는 디지털-아날로그 변환 회로(110), 비교기 (120), 신호처리 회로(130), 비교기 옵셋 검출 회로(140) 및 출력 레지스터(170)를 포함할 수 있다.
도 9의 아날로그-디지털 변환기(200)는 도 1의 아날로그-디지털 변환기(100)에 디지털 출력 데이터(SAR)를 저장하고, 신호처리 회로(130)에 의해 데이터가 확정되면, 디지털 출력 데이터(SAR)를 출력 데이터(DOUT)로서 출력하는 출력 레지스터(170)를 더 포함할 수 있다.
도 9의 아날로그-디지털 변환기(200)는 도 1의 아날로그-디지털 변환기(100)와 유사하게 동작한다.
도 10은 본 발명의 또 다른 하나의 실시예에 따른 아날로그-디지털 변환기(300)를 나타내는 블록도이다.
도 10을 참조하면, 아날로그-디지털 변환기(300)는 도 1의 아날로그-디지털 변환기(100)에 출력 레지스터(170) 및 타이밍 회로(180)를 더 포함할 수 있다. 출력 레지스터(170)는 디지털 출력 데이터(SAR)를 저장하고, 신호처리 회로(130)에 의해 데이터가 확정되면, 디지털 출력 데이터(SAR)를 출력 데이터(DOUT)로서 출력한다. 타이밍 회로(180)은 클럭신호(CLK)와 변환 개시 신호(ST)에 기초하여 변환 제어신호(CON<0:9>)를 발생하고, 변환 제어신호(CON<0:9>)를 신호처리 회로(130)에 제공한다.
도 10의 아날로그-디지털 변환기(300)는 도 1의 아날로그-디지털 변환기(100)와 유사하게 동작한다.
도 11은 본 발명의 또 다른 하나의 실시예에 따른 아날로그-디지털 변환기(400)를 나타내는 블록도이다.
도 11을 참조하면, 아날로그-디지털 변환기(400)는 디지털-아날로그 변환 회로(110), 비교기 (120), 신호처리 회로(130), 비교기 옵셋 검출 회로(140), 출력 레지스터(170) 및 타이밍 회로(180)를 포함할 수 있다.
디지털-아날로그 변환 회로(110)는 비교기 옵셋 보상 신호(COMP_OFF)에 응답하여 변화되는 기준전압 신호(VREF)를 발생하고, 아날로그 입력신호(VIN)를 샘플 홀드(sample and hold)하고, 디지털 출력 데이터(SAR)에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생한다. 비교기(120a)는 클럭신호(CLK)의 상승 에지(edge)와 하강 에지에 응답하여 홀드 전압신호(VHOLD)를 기준 전압신호(VREF)와 비교하여 비교 출력 전압신호(COMPO)를 발생한다. 비교기(120a)는 클럭신호(CLK) 및 반전 클럭신호(CLKB)에 응답하여 동작한다. 비교기 옵셋 검출 회로(140)는 비교 출력 전압신호(COMPO)에 기초하여 비교기 옵셋 보상 신호(COMP_OFF)를 발생한다. 신호처리 회로(130)는 비교 출력 전압신호(COMPO)에 기초하여 연속 접근(successive approximation)을 수행하여 디지털 출력 데이터(SAR)를 발생한다. 출력 레지스터(170)는 디지털 출력 데이터(SAR)를 저장하고, 신호처리 회로(130)에 의해 데이터가 확정되면, 디지털 출력 데이터(SAR)를 출력 데이터(DOUT)로서 출력한다. 타이밍 회로(180)은 클럭신호(CLK)와 변환 개시 신호(ST)에 기초하여 변환 제어신호(CON<0:9>)를 발생하고, 변환 제어신호(CON<0:9>)를 신호처리 회로(130)에 제공한다.
도 12는 도 11의 아날로그-디지털 변환기에 포함된 비교기(120a)의 하나의 예를 나타내는 회로도이고, 도 13은 도 12의 비교기(120a)의 동작을 설명하기 위한 타이밍도이다.
도 12를 참조하면, 비교기(120a)는 제 1 비교기(121) 및 제 2 비교기(123)를 포함할 수 있다.
제 1 비교기(121)는 클럭신호(CLK)에 응답하여 홀드 전압신호(VHOLD)를 기준 전압신호(VREF)와 비교하여 제 1 비교 출력 전압신호(COMPO_R)를 발생한다. 제 2 비교기(123)는 클럭신호(CLK)와 반대의 위상을 갖는 클럭신호(CLKB)에 응답하여 홀드 전압신호(VHOLD)를 기준 전압신호(VREF)와 비교하여 제 2 비교 출력 전압신호(COMPO_F)를 발생한다.
도 13를 참조하면, 제 1 비교 출력 전압신호(COMPO_R)는 클럭신호(CLK)의 상승 에지(rising edge)에서 인에이블되고, 제 2 비교 출력 전압신호(COMPO_F)는 클럭신호(CLKB)의 상승 에지(rising edge)에서 인에이블된다. 따라서, 비교기(120a)는 클럭신호(CLK)의 상승 에지와 하강 에지에서 동작하여 비교 출력 전압신호들(COMPO_R, COMPO_F)를 발생한다.
비교기(120a)의 비교 출력 전압신호(COMPO)는 제 1 비교 출력 전압신호(COMPO_R)의 펄스 열(COUT1, COUT3, COUT5, COUT7)와 제 2 비교 출력 전압신호(COMPO_F)의 펄스 열(COUT2, COUT4, COUT6, COUT8)를 교번적으로 더한 신호이다.
도 12에 도시된 바와 같은 2 개의 비교기(121, 123)를 갖는 아날로그-디지털 변환기에서는, 도 4의 신호처리 회로(130)는 2 개 필요하다. 이 경우, 2 개의 디멀티플렉서의 출력들은 교대로 출력된다. 비교기를 두 개 갖는 아날로그-디지털 변환기에서는, 두 개의 비교기의 출력이 각각의 디멀티플렉서에 연결되고, 비교기들 각각의 출력이 교대로 순차적으로 출력된다.
도 14는 본 발명의 실시예들에 따른 아날로그-디지털 변환기를 포함하는 반도체 장치의 하나의 예를 나타내는 블록도이다.
도 14를 참조하면, 반도체 장치는 아날로그-디지털 변환기(1100) 및 디지털 신호처리 회로(1200)를 포함한다.
아날로그-디지털 변환기(1100)는 아날로그 입력신호(VIN)를 디지털 신호로 변환하여 제 1 디지털 출력 데이터(DOUT1)를 발생한다. 디지털 신호처리 회로(1200)는 디지털 출력신호(DOUT1)에 대해 디지털 신호처리를 수행하고 제 2 디지털 출력 데이터(DOUT2)를 발생한다. 아날로그-디지털 변환기(1100)는 본 발명의 실시예들에 따른 아날로그-디지털 변환기들 중 하나일 수 있다.
아날로그-디지털 변환기(1100)는 아날로그-디지털 변환기는 디지털-아날로그 변환 회로, 비교기, 비교기 옵셋 검출 회로 및 신호처리 회로를 포함할 수 있다. 디지털-아날로그 변환 회로는 비교기 옵셋 보상 신호에 응답하여 변화되는 기준전압 신호를 발생하고, 아날로그 입력신호를 샘플 홀드(sample and hold)하고, 디지털 출력 데이터에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생한다. 비교기는 클럭신호에 응답하여 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 비교 출력 전압신호를 발생한다. 비교기 옵셋 검출 회로는 상기 비교 출력 전압신호에 기초하여 상기 비교기 옵셋 보상 신호를 발생한다. 신호처리 회로는 상기 비교 출력 전압신호에 기초하여 연속 접근(successive approximation)을 수행하여 상기 디지털 출력 데이터를 발생한다.
도 15는 본 발명의 하나의 실시예에 따른 아날로그-디지털 변환 방법을 나타내는 흐름도이다.
도 15를 참조하면, 본 발명의 하나의 실시예에 따른 아날로그-디지털 변환 방법은 다음의 동작들을 포함할 수 있다.
1) 비교기 옵셋 보상 모드에서, 비교기 옵셋에 대해 아날로그-디지털 변환을 수행하여 비교기 옵셋 보상 신호를 발생한다 (S1).
2) 입력 샘플링 모드에서, 아날로그 입력신호를 샘플/홀드(sample and hold)한다 (S2).
3) 아날로그-디지털 변환 모드에서, 상기 비교기 옵셋 보상 신호에 응답하여 변화하는 기준 전압신호를 발생한다 (S3).
4) 상기 아날로그-디지털 변환 모드에서 디지털 출력 데이터에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생한다 (S4).
5) 클럭신호에 응답하여 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 비교 출력 전압신호를 발생한다 (S5).
6) 상기 비교 출력 전압신호에 기초하여 연속 접근(successive approximation)을 수행하여 상기 디지털 출력 데이터를 발생한다 (S6).
도 16은 도 15의 아날로그-디지털 변환 방법에서 비교기 옵셋 보상 신호를 발생하는 단계의 하나의 예를 나타내는 흐름도이다.
도 16을 참조하면, 본 발명의 하나의 실시예에 따른 아날로그-디지털 변환 방법의 비교기 옵셋 보상 신호를 발생하는 동작은 다음의 동작들을 포함할 수 있다.
1) 상기 비교기 옵셋 보상 모드에서, n(n은 2 이상의 자연수) 개의 아날로그-디지털 변환 사이클 동안 상기 비교기 옵셋 보상 신호의 n 개의 비트를 발생한다 (S11).
2) 상기 비교기 옵셋 보상 신호를 디지털-아날로그 변환 회로에 제공하여 상기 기준전압 신호의 크기를 조절한다 (S12).
본 발명의 실시예들에 따른 아날로그-디지털 변환 방법들은 동기식 아날로그-디지털 변환기뿐만 아니라 비동기식 아날로그-디지털 변환기에도 적용이 가능하다.
본 발명은 아날로그-디지털 변환기 및 이를 포함하는 반도체 장치에 적용이 가능하며, 특히 연속 접근(successive approximation) 방법을 사용하여 아날로그-디지털 변환을 하는 아날로그-디지털 변환기에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400; 아날로그-디지털 변환기
110: 디지털-아날로그 변환 회로
120: 비교기 130: 신호처리 회로
140: 비교기 옵셋 검출 회로
150: 입력 샘플링 커패시터 어레이
160: 기준 커패시터 어레이 170: 출력 레지스터
180: 타이밍 회로

Claims (10)

  1. 비교기 옵셋 보상 신호에 응답하여 변화되는 기준전압 신호를 발생하고, 아날로그 입력신호를 샘플 홀드(sample and hold)하고, 디지털 출력 데이터에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생하는 디지털-아날로그 변환 회로;
    클럭신호에 응답하여 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 비교 출력 전압신호를 발생하는 비교기;
    상기 비교 출력 전압신호에 기초하여 상기 비교기 옵셋 보상 신호를 발생하는 비교기 옵셋 검출 회로; 및
    상기 비교 출력 전압신호에 기초하여 연속 접근(successive approximation)을 수행하여 상기 디지털 출력 데이터를 발생하는 신호처리 회로를 포함하는 아날로그-디지털 변환기.
  2. 제 1 항에 있어서, 상기 아날로그-디지털 변환기는
    비교기 옵셋 보상 모드에서 비교기 옵셋에 대한 아날로그-디지털 변환을 수행하고 상기 비교기 옵셋 보상 신호를 발생하며, 아날로그-디지털 변환 모드에서, 상기 비교기 옵셋 보상 신호에 응답하여 상기 기준전압 신호의 크기를 조절하는 것을 특징으로 하는 아날로그-디지털 변환기.
  3. 제 1 항에 있어서, 상기 디지털-아날로그 변환 회로는
    입력 샘플링 모드에서 상기 아날로그 입력신호를 샘플 홀드(sample and hold)하고, 아날로그-디지털 변환 모드에서 상기 디지털 출력 데이터에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생하는 입력 샘플링 커패시터 어레이; 및
    비교기 옵셋 보상 모드에서 비교기 옵셋에 대한 아날로그-디지털 변환을 수행하고 상기 비교기 옵셋 보상 신호를 발생하며, 상기 아날로그-디지털 변환 모드에서, 상기 비교기 옵셋 보상 신호에 응답하여 상기 기준전압 신호의 크기를 조절하는 기준 커패시터 어레이를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  4. 제 3 항에 있어서, 상기 입력 샘플링 커패시터 어레이는
    상기 디지털 출력 데이터의 비트들에 응답하여 입력신호, 제 1 기준 전압 및 제 2 기준 전압 중에서 하나를 선택하는 복수의 스위치를 포함하는 스위치 회로;
    상기 홀드 전압신호가 출력되는 제 1 라인과 상기 스위치들 각각의 사이에 연결되는 복수의 커패시터;
    상기 제 1 라인과 상기 제 2 기준 전압 사이에 연결된 제 1 커패시터; 및
    공통 모드 전압과 상기 제 1 라인 사이에 연결된 제 1 스위치를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  5. 제 3 항에 있어서, 상기 기준 커패시터 어레이는
    상기 비교기 옵셋 보상 신호의 비트들에 응답하여 접지 전압, 제 1 기준 전압 및 제 2 기준 전압 중에서 하나를 선택하는 복수의 스위치를 포함하는 스위치 회로;
    상기 기준 전압신호가 출력되는 제 2 라인과 상기 스위치들 각각의 사이에 연결되는 복수의 커패시터;
    상기 제 2 라인과 상기 제 2 기준전압 사이에 연결된 제 1 커패시터; 및
    공통 모드 전압과 상기 제 2 라인 사이에 연결된 제 1 스위치를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  6. 제 1 항에 있어서, 상기 비교기는
    제 1 클럭신호에 응답하여 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 제 1 비교 출력 전압신호를 발생하는 제 1 비교기; 및
    상기 제 1 클럭신호와 반대의 위상을 갖는 제 2 클럭신호에 응답하여 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 제 2 비교 출력 전압신호를 발생하는 제 2 비교기를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  7. 제 1 항에 있어서, 상기 비교기 옵셋 검출 회로는
    상기 클럭신호에 응답하여 상기 비교 출력 전압신호를 1 비트씩 이동(shift)시키는 쉬프트 레지스터; 및
    상기 쉬프트 레지스터의 출력의 비트들을 일시적으로 저장하고, 상기 쉬프트 레지스터의 출력의 비트들에 기초하여 상기 비교기 옵셋 보상 신호를 출력하는 레지스터(register)를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  8. 제 1 항에 있어서, 상기 비교기 옵셋 검출 회로는
    상기 클럭신호에 응답하여 상기 비교 출력 전압신호를 1 비트씩 이동(shift)시키는 쉬프트 레지스터;
    상기 쉬프트 레지스터의 출력의 비트들을 잠시 저장하는 레지스터; 및
    상기 쉬프트 레지스터의 출력의 비트들 각각에 대해 평균 값을 구하고, 상기 평균 값들에 기초하여 상기 비교기 옵셋 보상 신호를 출력하는 평균 회로를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  9. 제 1 항에 있어서, 상기 비교기 옵셋 검출 회로는
    상기 클럭신호에 응답하여 상기 비교 출력 전압신호를 1 비트씩 이동(shift)시키는 쉬프트 레지스터;
    상기 쉬프트 레지스터의 출력의 비트들을 잠시 저장하는 레지스터; 및
    상기 쉬프트 레지스터의 출력의 비트들 각각에 대해 이동 평균 값을 구하고, 상기 이동 평균 값들에 기초하여 상기 비교기 옵셋 보상 신호를 출력하는 이동 평균 회로를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  10. 비교기 옵셋 보상 모드에서, 비교기 옵셋에 대해 아날로그-디지털 변환을 수행하여 비교기 옵셋 보상 신호를 발생하는 단계;
    입력 샘플링 모드에서, 아날로그 입력신호를 샘플/홀드하는 단계;
    아날로그-디지털 변환 모드에서, 상기 비교기 옵셋 보상 신호에 응답하여 변화하는 기준 전압신호를 발생하는 단계;
    상기 아날로그-디지털 변환 모드에서 디지털 출력 데이터에 대해 디지털-아날로그 변환을 수행하여 홀드 전압신호(VHOLD)를 발생하는 단계;
    클럭신호에 응답하여 상기 홀드 전압신호를 상기 기준 전압신호와 비교하여 비교 출력 전압신호를 발생하는 단계; 및
    상기 비교 출력 전압신호에 기초하여 연속 접근(successive approximation)을 수행하여 상기 디지털 출력 데이터를 발생하는 단계를 포함하는 아날로그-디지털 변환 방법.
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