JP2002026731A - 逐次比較型ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 従来の逐次比較型Ａ／Ｄコンバータでは、各
変換サイクルから得られる変換結果が１ビットであり、
誤変換に対してのエラー補正をすることができないの
で、高精度化が困難であるという課題があった。 【解決手段】 逐次比較型Ａ／Ｄコンバータにおいて、
複数のコンパレータから構成され、アナログ入力電圧と
デジタル−アナログ変換器４から出力される複数の比較
電圧とを比較して少なくとも２ビットの変換結果を出力
するコンパレータ６と、コンパレータ６から出力される
変換結果に基づいてエラー補正を実施して最終的な変換
結果を変換結果出力端子２に出力する制御回路７とを備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、逐次比較変換方
式のアナログ−デジタル変換器（以下、逐次比較型Ａ／
Ｄコンバータと称する）に関するものである。なお、逐
次比較型Ａ／Ｄコンバータとは、バイナリコードで１ｂ
ｉｔずつ確定させながらアナログ−デジタル変換を実施
する方式を採用したＡ／Ｄコンバータのことをいう。

【０００２】

【従来の技術】従来からサーボ制御等の機械系制御のア
ナログ−デジタル変換器の１つとして、逐次比較型Ａ／
Ｄコンバータが用いられている。図１２は、従来の４ビ
ット出力の逐次比較型Ａ／Ｄコンバータの構成を示す図
である。図１２において、１０１はアナログ入力端子、
１０２は変換結果出力端子、１０３はサンプル・アンド
・ホールド（以下、Ｓ／Ｈと称する）、１０４はデジタ
ル−アナログ変換器（以下、ＤＡＣと称する）、１０５
はラダー抵抗（以下、ＳＡＲと称する）、１０６は１ｂ
ｉｔコンパレータ、１０７はラッチ機能を備えた制御回
路である。なお、１ｂｉｔコンパレータ１０６の“１ｂ
ｉｔ”とは、１回の変換サイクルで１ビットの変換結果
を制御回路１０７に出力することを意味するものとして
付記されているものである。

【０００３】次に、各構成要素に係る動作について説明
する。入力部がアナログ入力端子１０１に接続されると
ともに出力部が１ｂｉｔコンパレータ１０６に接続され
ているＳ／Ｈ１０３は、アナログ入力端子１０１から入
力されたアナログ入力電圧について１ｂｉｔコンパレー
タ１０６において比較動作が実施されている間において
当該アナログ入力電圧を保持する。ＳＡＲ１０５は、外
部から印加される基準電圧、または内部で発生された基
準電圧（ともに図示せず）を１６段階（２^４＝１６）に
分割する抵抗群から構成されて、ＤＡＣ１０４へ比較電
圧を出力する。ＤＡＣ１０４は、制御回路１０７から伝
送される制御信号に応じて、ＳＡＲ１０５が生成した比
較電圧またはＳＡＲ１０５が生成した比較電圧を基に生
成した比較電圧を１ｂｉｔコンパレータ１０６へ出力す
る。１ｂｉｔコンパレータ１０６は、Ｓ／Ｈ１０３によ
り保持されたアナログ入力電圧とＤＡＣ１０４から供給
される比較電圧とを比較して、比較結果に基づくデジタ
ル化された変換結果を制御回路１０７に出力する。この
場合、１ｂｉｔコンパレータ１０６は、比較電圧とアナ
ログ入力電圧とを比較して、アナログ入力電圧の方が高
ければ変換結果として“１”を出力し、アナログ入力電
圧の方が低ければ変換結果として“０”を出力するもの
とする。制御回路１０７は、１ｂｉｔコンパレータ１０
６から出力される１ビットの変換結果をラッチするとと
もに、当該変換結果に基づいて次の比較電圧を決定して
当該比較電圧を設定するようにＤＡＣ１０４へ制御信号
を出力する。また、すべての変換工程が終了すると、制
御回路１０７は、４ビットの変換結果を基にした最終変
換結果を変換結果出力端子１０２へ出力する。

【０００４】図１３は、従来の４ビット出力の逐次比較
型Ａ／Ｄコンバータの動作シーケンス例を示す図であ
る。符号１０８で表される縦軸目盛りは１６段階に分割
された比較電圧、符号１０９で表される点線はアナログ
入力電圧、符号１１０で表される実線は１ｂｉｔコンパ
レータ１０６においてアナログ入力電圧と比較される比
較電圧、符号１１１で表されるバイナリ値は１ｂｉｔコ
ンパレータ１０６から出力される各変換サイクル毎の変
換結果、符号１１２で表される両方向矢印は変換サイク
ルを示している。

【０００５】次に、比較動作シーケンスについて説明す
る。第１に、３ビット目の変換サイクルでは、ＳＡＲ１
０５およびＤＡＣ１０４によりアナログ入力電圧のデジ
タル変換に係る電圧上限値として与えられる基準電圧の
半分である比較電圧８を比較電圧として設定して、１ｂ
ｉｔコンパレータ１０６により当該比較電圧８とアナロ
グ入力電圧とを比較する。アナログ入力電圧のほうが比
較電圧８より高いので、１ｂｉｔコンパレータ１０６は
“１”を変換結果として出力する。制御回路１０７は、
３ビット目の変換結果をラッチするとともに、当該変換
結果に基づいて次の比較電圧設定用の制御信号を出力す
る。３ビット目の変換結果が“１”であれば制御信号に
より比較電圧１２を設定し、３ビット目の変換結果が
“０”であれば制御信号により比較電圧４を設定する。
この場合、１ｂｉｔコンパレータ１０６から出力される
変換結果は“１”であるので、次の比較電圧としては比
較電圧１２を設定する。

【０００６】次に、２ビット目の変換サイクルでは、Ｓ
ＡＲ１０５およびＤＡＣ１０４により比較電圧１２を比
較電圧として設定して、１ｂｉｔコンパレータ１０６に
より当該比較電圧１２とアナログ入力電圧とを比較す
る。アナログ入力電圧のほうが比較電圧１２より高いの
で、１ｂｉｔコンパレータ１０６は“１”を変換結果と
して出力する。制御回路１０７は、２ビット目の変換結
果をラッチするとともに、当該変換結果に基づいて次の
比較電圧設定用の制御信号を出力する。すなわち、ラッ
チされている３ビット目の変換結果および２ビット目の
変換結果を基にして、１ビット目の変換サイクルで用い
る比較電圧を設定するための制御信号をＤＡＣ１０４へ
出力する。３ビット目の変換結果が“１”であることを
前提として、２ビット目の変換結果が“１”であれば制
御信号により比較電圧１４を設定し、２ビット目の変換
結果が“０”であれば制御信号により比較電圧１０を設
定する。この場合、１ｂｉｔコンパレータ１０６から出
力される２ビット目の変換結果は“１”であるので、次
の比較電圧としては比較電圧１４を設定する。

【０００７】次に、１ビット目の変換サイクルでは、Ｓ
ＡＲ１０５およびＤＡＣ１０４により比較電圧１４を比
較電圧として設定して、１ｂｉｔコンパレータ１０６に
より当該比較電圧１４とアナログ入力電圧とを比較す
る。アナログ入力電圧のほうが比較電圧１４より低いの
で、１ｂｉｔコンパレータ１０６は“０”を変換結果と
して出力する。制御回路１０７は、１ビット目の変換結
果をラッチするとともに、当該変換結果に基づいて次の
比較電圧設定用の制御信号を出力する。すなわち、ラッ
チされている３ビット目の変換結果、２ビット目の変換
結果および１ビット目の変換結果を基にして、０ビット
目の変換サイクルで用いる比較電圧を設定するための制
御信号をＤＡＣ１０４へ出力する。３ビット目の変換結
果が“１”であり２ビット目の変換結果が“１”である
ことを前提として、１ビット目の変換結果が“１”であ
れば制御信号により比較電圧１５を設定し、１ビット目
の変換結果が“０”であれば制御信号により比較電圧１
３を設定する。この場合、１ｂｉｔコンパレータ１０６
から出力される１ビット目の変換結果は“０”であるの
で、次の比較電圧としては比較電圧１３を設定する。

【０００８】最後に、０ビット目の変換サイクルでは、
ＳＡＲ１０５およびＤＡＣ１０４により比較電圧１３を
比較電圧として設定して、１ｂｉｔコンパレータ１０６
により当該比較電圧１３とアナログ入力電圧とを比較す
る。アナログ入力電圧のほうが比較電圧１３より低いの
で、１ｂｉｔコンパレータ１０６は“０”を変換結果と
して出力する。制御回路１０７は、０ビット目の変換結
果をラッチして、すべての変換工程を終了する。変換結
果の読み出しについては、外部から制御信号を与えて、
変換結果出力端子１０２から４ビットの最終変換結果を
出力する。

【０００９】

【発明が解決しようとする課題】従来の逐次比較型Ａ／
Ｄコンバータは以上のように構成されているので、各変
換サイクルから得られる変換結果が１ビットであり、各
変換結果についてはエラー検出されることなくそのまま
最終変換結果として出力されてしまうので、クロストー
ク、電源ノイズ等によって生起する誤変換に対してのエ
ラー補正をすることができないので、高精度化に十分に
対応することができないという課題があった。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、誤変換に対するエラー補正が可能
な高精度の逐次比較型Ａ／Ｄコンバータを得ることを目
的とする。

【００１１】

【課題を解決するための手段】この発明に係る逐次比較
型Ａ／Ｄコンバータは、アナログ入力端子と、変換結果
出力端子と、アナログ入力端子に接続されてアナログ入
力端子から入力されるアナログ入力電圧を一時的に保持
する電圧保持手段と、１または複数の比較電圧を生成す
る比較電圧生成手段と、比較電圧生成手段に接続されて
制御信号に応じて１または複数の比較電圧を出力する比
較電圧出力手段と、１または複数のコンパレータから構
成されてアナログ入力端子から入力されるアナログ入力
電圧と比較電圧出力手段から出力される１または複数の
比較電圧とを比較して各変換サイクル毎に少なくとも２
ビットの変換結果を出力可能な比較手段と、比較手段か
ら出力される変換結果に基づいてエラー補正を実施して
最終的な変換結果を変換結果出力端子に出力する制御手
段とを備えるようにしたものである。

【００１２】この発明に係る逐次比較型Ａ／Ｄコンバー
タは、比較電圧出力手段からそれぞれ出力される第１の
比較電圧、第１の比較電圧より低い第２の比較電圧およ
び第２の比較電圧より低い第３の比較電圧とアナログ入
力端子から入力されるアナログ入力電圧とを比較して、
アナログ入力電圧が第１の比較電圧より高い場合には変
換結果として“１１”を出力し、アナログ入力電圧が第
１の比較電圧より低く第２の比較電圧より高い場合には
変換結果として“１０”を出力し、アナログ入力電圧が
第２の比較電圧より低く第３の比較電圧より高い場合に
は変換結果として“０１”を出力し、アナログ入力電圧
が第３の比較電圧より低い場合には変換結果として“０
０”を出力するとともに、第１の比較電圧のみが入力さ
れた際に、アナログ入力電圧が第１の比較電圧より高い
場合には変換結果として“１”を出力し、アナログ入力
電圧が第１の比較電圧より低い場合には変換結果として
“０”を出力する比較手段と、アナログ入力電圧をｎビ
ットのデジタル値に変換する際に、２^ｎ段階に分割され
た比較電圧の範囲において、第１変換サイクルでは第１
の比較電圧として１・２^ｎ−２レベルの比較電圧を設定
し、第２の比較電圧として２・２^ｎ−２レベルの比較電
圧を設定し、第３の比較電圧として３・２^{ｎ −２}レベル
の比較電圧を設定し、第２変換サイクルから第ｎ−１変
換サイクルまでの第ｉ変換サイクル（ｉ＝２〜ｎ−１）
では、前回の変換サイクルの変換結果が“１１”または
“１０”の場合には第２の比較電圧として前回の第１の
比較電圧を設定するとともに前回の変換サイクルの変換
結果が“０１”または“００”の場合には第２の比較電
圧として前回の第３の比較電圧を設定し、第１の比較電
圧として第２の比較電圧のレベルに２^{ｎ−ｉ−１}を加え
たレベルの比較電圧を設定し、第３の比較電圧として第
２の比較電圧のレベルから２^{ｎ−ｉ−１}を減じたレベル
の比較電圧を設定し、最終の第ｎ変換サイクルでは、前
回の変換サイクルの変換結果が“１１”または“１０”
の場合には第１の比較電圧として前回の第１の比較電圧
を設定するとともに前回の変換サイクルの変換結果が
“０１”または“００”の場合には第１の比較電圧とし
て前回の第３の比較電圧を設定するように比較電圧出力
手段に制御信号を出力する制御手段とを備えるようにし
たものである。

【００１３】この発明に係る逐次比較型Ａ／Ｄコンバー
タは、比較電圧出力手段からそれぞれ出力される第１の
比較電圧および第１の比較電圧より低い第２の比較電圧
とアナログ入力端子から入力されるアナログ入力電圧と
を比較して、アナログ入力電圧が第１の比較電圧より高
い場合には変換結果として“１０”を出力し、アナログ
入力電圧が第１の比較電圧より低く第２の比較電圧より
高い場合には変換結果として“０１”を出力し、アナロ
グ入力電圧が第２の比較電圧より低い場合には変換結果
として“００”を出力するとともに、第１の比較電圧の
みが入力された際に、アナログ入力電圧が第１の比較電
圧より高い場合には変換結果として“１”を出力し、ア
ナログ入力電圧が第１の比較電圧より低い場合には変換
結果として“０”を出力する比較手段と、アナログ入力
電圧をｎビットのデジタル値に変換する際に、２^ｎ段階
に分割された比較電圧の範囲において、第１変換サイク
ルでは第１の比較電圧として１・２^ｎ−２レベルの比較
電圧を設定するとともに第２の比較電圧として３・２
^ｎ−２レベルの比較電圧を設定し、第２変換サイクルか
ら第ｎ−１変換サイクルまでの第ｉ変換サイクル（ｉ＝
２〜ｎ−１）では、前回の変換サイクルの変換結果が
“１０”の場合には第１の比較電圧として前回の第１の
比較電圧のレベルに２^{ｎ−ｉ−１}を加えたレベルの比較
電圧を設定するとともに第２の比較電圧として前回の第
１の比較電圧のレベルから２^{ｎ−ｉ−１}を減じたレベル
の比較電圧を設定し、前回の変換サイクルの変換結果が
“０１”の場合には第１の比較電圧として前回の第１の
比較電圧のレベルから２^{ｎ−ｉ−１}を減じたレベルの比
較電圧を設定するとともに第２の比較電圧として前回の
第２の比較電圧のレベルに２^{ｎ−ｉ−１}を加えたレベル
の比較電圧を設定し、前回の変換サイクルの変換結果が
“００”の場合には第１の比較電圧として前回の第２の
比較電圧のレベルに２^{ｎ−ｉ−１}を加えたレベルの比較
電圧を設定するとともに第２の比較電圧として前回の第
２の比較電圧のレベルから２^{ｎ−ｉ−１}を減じたレベル
の比較電圧を設定し、最終の第ｎ変換サイクルでは前回
の変換サイクルの変換結果が“１０”の場合には第１の
比較電圧として前回の第１の比較電圧を設定し、前回の
変換サイクルの変換結果が“０１”の場合には第１の比
較電圧として前回の第１の比較電圧のレベルから１を減
じたレベルの比較電圧を設定し、前回の変換サイクルの
変換結果が“００”の場合には第１の比較電圧として前
回の第２の比較電圧を設定するように比較電圧出力手段
に制御信号を出力する制御手段とを備えるようにしたも
のである。

【００１４】この発明に係る逐次比較型Ａ／Ｄコンバー
タは、比較手段が１つのコンパレータから構成されるよ
うにしたものである。

【００１５】この発明に係る逐次比較型Ａ／Ｄコンバー
タは、比較手段が１つのコンパレータから構成されるよ
うにしたものである。

【００１６】この発明に係る逐次比較型Ａ／Ｄコンバー
タは、アナログ入力電圧をｎビットのデジタル値に変換
するに際して、第１変換サイクルから第ｎ−２変換サイ
クルまでの第ｉ変換サイクル（ｉ＝１〜ｎ−２）につい
て、当該第ｉ変換サイクルから得られた変換結果に係る
下位ビットと、当該第ｉ変換サイクルの次の変換サイク
ルから得られた変換結果に係る上位ビットとを比較し
て、対応する２つのビットが異なる場合には第ｉ変換サ
イクルおよび第ｉ変換サイクルの次の変換サイクルによ
る変換工程を少なくとも１回再実施するとともに、第ｎ
−１変換サイクルから得られた変換結果に係る下位ビッ
トと第ｎ変換サイクルから得られた変換結果に係るビッ
トとを比較して、対応する２つのビットが異なる場合に
は第ｎ−１変換サイクルおよび第ｎ変換サイクルによる
変換工程を少なくとも１回再実施する再変換手段を備え
るようにしたものである。

【００１７】この発明に係る逐次比較型Ａ／Ｄコンバー
タは、アナログ入力電圧に対する最終的な変換結果とし
て与えられるデジタル値に基づいて当該デジタル値に対
応する基準比較電圧を求めるとともに該基準比較電圧を
基準とする所定の電圧範囲を設定して、比較手段を用い
ての電圧範囲内に含まれる比較電圧とアナログ入力電圧
とに係る変換結果に基づいて、最終的な変換結果が妥当
であるか否かを判断する変換結果確認手段を備えるよう
にしたものである。

【００１８】この発明に係る逐次比較型Ａ／Ｄコンバー
タは、変換結果確認手段により、アナログ入力電圧と比
較される所定の電圧範囲内の比較電圧の設定順位につい
て、基準比較電圧以上の比較電圧について低い順から設
定し、基準比較電圧以上の比較電圧の設定後に基準比較
電圧より低い電圧について高い順に設定するようにした
ものである。

【００１９】この発明に係る逐次比較型Ａ／Ｄコンバー
タは、変換結果確認手段により、アナログ入力電圧と比
較される所定の電圧範囲内の比較電圧の設定順位につい
て、基準比較電圧を最初に設定し、基準比較電圧設定後
には基準比較電圧より高い側および基準比較電圧より低
い側の比較電圧を交互に基準比較電圧から近い順に設定
するようにしたものである。

【００２０】この発明に係る逐次比較型Ａ／Ｄコンバー
タは、変換結果確認手段により、アナログ入力電圧と比
較される所定の電圧範囲内の比較電圧の設定順位につい
て、バイナリサーチ的に設定するようにしたものであ
る。

【００２１】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
逐次比較型Ａ／Ｄコンバータの構成を示す図である。図
１において、１はアナログ入力端子、２は変換結果出力
端子、３はサンプル・アンド・ホールド（以下、Ｓ／Ｈ
と称する）（電圧保持手段）、４はデジタル−アナログ
変換器（以下、ＤＡＣと称する）（比較電圧出力手
段）、５はラダー抵抗（以下、ＳＡＲと称する）（比較
電圧生成手段）、６は３つのコンパレータを有して構成
される２ｂｉｔコンパレータ（比較手段）、７はラッチ
およびエラー補正機能を備えた制御回路（制御手段）で
ある。なお、２ｂｉｔコンパレータ６の“２ｂｉｔ”と
は、１回の変換サイクルで“００”、“０１”、“１
０”、“１１”の４つからなる２ｂｉｔ分の識別情報と
して与えられる変換結果を制御回路７に出力することを
意味するものとして付記されているものである。

【００２２】次に、各構成要素に係る動作について説明
する。入力部がアナログ入力端子１に接続されるととも
に出力部が２ｂｉｔコンパレータ６に接続されているＳ
／Ｈ３は、アナログ入力端子１から入力されたアナログ
入力電圧について２ｂｉｔコンパレータ６において比較
動作が実施されている間において当該アナログ入力電圧
を保持する。ＳＡＲ５は、外部から印加される基準電
圧、または内部で発生された基準電圧（ともに図示せ
ず）を１６段階（２ ^４＝１６）に分割する抵抗群から構
成されて、ＤＡＣ４へ比較電圧を出力する。ＤＡＣ４
は、制御回路７から伝送される制御信号に応じて、ＳＡ
Ｒ５が生成した比較電圧またはＳＡＲ５が生成した比較
電圧を基に生成した比較電圧を２ｂｉｔコンパレータ６
へ出力する。２ｂｉｔコンパレータ６は、Ｓ／Ｈ３によ
り保持されたアナログ入力電圧とＤＡＣ４から供給され
る３つの比較電圧とを比較して、比較結果に基づくデジ
タル化された２ビットの変換結果を制御回路７に出力す
る。この場合、２ｂｉｔコンパレータ６は、３つの比較
電圧とアナログ入力電圧とを比較して、アナログ入力電
圧が３つの比較電圧のなかで一番高い比較電圧より高け
れば変換結果として“１１ｂ”を出力し、一番高い比較
電圧より低く中間の比較電圧より高ければ変換結果とし
て“１０ｂ”を出力し、中間の比較電圧より低く３つの
比較電圧のなかで一番低い比較電圧より高ければ変換結
果として“０１ｂ”を出力し、一番低い比較電圧より低
ければ変換結果として“００ｂ”を出力する。制御回路
７は、２ｂｉｔコンパレータ６から出力される２ビット
の変換結果をラッチするとともに、当該変換結果に基づ
いて次の変換サイクルで使用される３つの比較電圧を決
定して当該３つの比較電圧を設定するようにＤＡＣ４へ
制御信号を出力する。また、制御回路７は、２ビットの
変換結果のなかの冗長ビットを利用してエラー補正を実
施する。エラー補正については、後に詳細に説明する。
さらに、すべての変換工程が終了すると、制御回路７
は、各変換サイクル毎の変換結果を基にした最終変換結
果を変換結果出力端子２へ出力する。

【００２３】図２は、この発明の実施の形態１による逐
次比較型Ａ／Ｄコンバータの動作シーケンス例を示す図
である。符号８で表される縦軸目盛りは基準電圧を１６
段階に分割して設定された比較電圧、符号９で表される
点線はアナログ入力電圧、符号１０で表される実線は２
ｂｉｔコンパレータ６においてアナログ入力電圧と比較
される一番高い比較電圧（以下、比較電圧Ａと称する）
（第１の比較電圧）、符号１１で表される実線は２ｂｉ
ｔコンパレータ６においてアナログ入力電圧と比較され
る中間の比較電圧（以下、比較電圧Ｂと称する）（第２
の比較電圧）、符号１２で表される実線は２ｂｉｔコン
パレータ６においてアナログ入力電圧と比較される一番
低い比較電圧（以下、比較電圧Ｃと称する）（第３の比
較電圧）、符号１３で表される２ビットのバイナリ値は
２ｂｉｔコンパレータ６から出力される各変換サイクル
毎の変換結果、符号１４で表される両方向矢印は変換サ
イクルを示している。

【００２４】次に、動作シーケンスについて説明する。
最初に、アナログ入力電圧をｎビットのデジタル値に変
換する一般的な場合についての比較電圧設定アルゴリズ
ムを以下に説明する。まず、第１変換サイクルでは、２
^ｎ段階に分割されている比較電圧の範囲について、比較
電圧Ａとして比較電圧１・２^ｎ−２、比較電圧Ｂとして
比較電圧２・２^ｎ−２、比較電圧Ｃとして比較電圧３・
２^ｎ−２を設定する。

【００２５】次に、第２変換サイクルから第ｎ−１変換
サイクルまでの第ｉ変換サイクル（ｉ＝２〜ｎ−１）で
は、前回の変換サイクルの変換結果が“１１”または
“１０”の場合には比較電圧Ｂとして前回の比較電圧Ａ
を設定するとともに前回の変換サイクルの変換結果が
“１０”または“００”の場合には比較電圧Ｂとして前
回の比較電圧Ｃを設定し、比較電圧Ａとして比較電圧Ｂ
のレベルに２^{ｎ−ｉ−１}を加えたレベルの比較電圧を設
定し、比較電圧Ｃとして比較電圧Ｂのレベルから２
^{ｎ−ｉ−１}を減じたレベルの比較電圧を設定する。な
お、“レベル”という用語は、２^ｎ段階に分けられた個
々の段階を単位として表現する電圧の大きさとして与え
られるものとする。

【００２６】次に、最後の変換サイクルでは、前回の変
換サイクルの変換結果が“１１”または“１０”の場合
には、比較電圧（第１の比較電圧）として前回の変換サ
イクルにおける比較電圧Ａを設定する。また、前回の変
換サイクルの変換結果が“０１”または“００”の場合
には、比較電圧（第１の比較電圧）として前回の変換サ
イクルにおける比較電圧Ｃを設定する。

【００２７】上記のように、比較電圧設定アルゴリズム
を規定することにより、前回の変換サイクルから得られ
る２ビットの変換結果に係る下位ビットと、今回の変換
サイクルから得られる２ビットの変換結果に係る上位ビ
ット（最終変換サイクルについては変換結果に係るビッ
ト）とは誤変換のない限り同一となる。すなわち、前回
の変換サイクルの変換結果に係る下位ビットと今回の変
換サイクルの変換結果に係る上位ビットとを比較するこ
とで、エラー検出が可能となる。

【００２８】次に、上記比較電圧設定アルゴリズムに係
る理解を容易とするように、この実施の形態１による４
ビット出力の逐次比較型Ａ／Ｄコンバータにおいて用い
られる４ビットデータ出力用の比較電圧設定アルゴリズ
ムについて説明する。なお、各変換サイクル毎の比較電
圧を区別するために、ｉビット目の変換サイクルにおけ
る比較電圧をそれぞれＡｉ，Ｂｉ，Ｃｉのように表記す
るものとする。第１に、３ビット目の変換サイクルで
は、比較電圧Ａ３として比較電圧１２、比較電圧Ｂ３と
して比較電圧８、比較電圧Ｃ３として比較電圧４を設定
する。

【００２９】第２に、２ビット目の変換サイクルでは、
３ビット目の変換サイクルの変換結果が“１１”，“１
０”の場合には、比較電圧Ｂ２として比較電圧Ａ３（＝
比較電圧１２）、比較電圧Ａ２として比較電圧（Ｂ２＋
２）（＝比較電圧１４）、比較電圧Ｃ２として比較電圧
（Ｂ２−２）（＝比較電圧１０）を設定する。また、３
ビット目の変換サイクルの変換結果が“０１”，“０
０”の場合には、比較電圧Ｂ２として比較電圧Ｃ３（＝
比較電圧４）、比較電圧Ａ２として比較電圧（Ｂ２＋
２）（＝比較電圧６）、比較電圧Ｃ２として比較電圧
（Ｂ２−２）（＝比較電圧２）を設定する。

【００３０】第３に、１ビット目の変換サイクルでは、
２ビット目の変換サイクルの変換結果が“１１”，“１
０”の場合には、比較電圧Ｂ１として比較電圧Ａ２、比
較電圧Ａ１として比較電圧（Ｂ１＋１）、比較電圧Ｃ１
として比較電圧（Ｂ１−１）を設定する。また、変換結
果が“０１”，“００”の場合には、比較電圧Ｂ１とし
て比較電圧Ｃ２、比較電圧Ａ１として比較電圧（Ｂ１＋
１）、比較電圧Ｃ１として比較電圧（Ｂ１−１）を設定
する。

【００３１】第４に、０ビット目の変換サイクルでは、
１ビット目の変換サイクルの変換結果が“１１”，“１
０”の場合には、比較電圧として比較電圧Ａ１を設定す
る。また、１ビット目の変換サイクルの変換結果が“０
１”，“００”の場合には、比較電圧として比較電圧Ｃ
１を設定する。

【００３２】次に、図２に示された例を基にして、具体
的な比較動作シーケンスについて説明する。第１に、３
ビット目の変換サイクルでは、比較電圧Ａ３として比較
電圧１２、比較電圧Ｂ３として比較電圧８、比較電圧Ｃ
３として比較電圧４を設定するように制御信号をＤＡＣ
４へ出力して、２ｂｉｔコンパレータ６によりこれら３
つの比較電圧とアナログ入力電圧とを比較する。この場
合、アナログ入力電圧が比較電圧Ａ３、比較電圧Ｂ３お
よび比較電圧Ｃ３より高いので、２ｂｉｔコンパレータ
６は“１１ｂ”を変換結果として出力する。制御回路７
は、３ビット目の変換結果をラッチするとともに、当該
変換結果に基づいて２ビット目の変換サイクルにおいて
用いられる比較電圧Ａ２として比較電圧１４、比較電圧
Ｂ２として比較電圧１２、比較電圧Ｃ２として比較電圧
１０を設定するように制御信号をＤＡＣ４へ出力する。

【００３３】第２に、２ビット目の変換サイクルでは、
２ｂｉｔコンパレータ６により上記の３つの比較電圧と
アナログ入力電圧とを比較する。この場合、アナログ入
力電圧が比較電圧Ａ２より低く比較電圧Ｂ２および比較
電圧Ｃ２より高いので、２ｂｉｔコンパレータ６は“１
０ｂ”を変換結果として出力する。制御回路７は、２ビ
ット目の変換結果をラッチするとともに、当該変換結果
に基づいて１ビット目の変換サイクルにおいて用いられ
る比較電圧Ａ１として比較電圧１５、比較電圧Ｂとして
比較電圧１４、比較電圧Ｃとして比較電圧１３を設定す
るように制御信号をＤＡＣ４へ出力する。

【００３４】第３に、１ビット目の変換サイクルでは、
２ｂｉｔコンパレータ６により上記の３つの比較電圧と
アナログ入力電圧とを比較する。この場合、アナログ入
力電圧が比較電圧Ａ１、比較電圧Ｂ１および比較電圧Ｃ
１より低いので、２ｂｉｔコンパレータ６は“００ｂ”
を変換結果として出力する。制御回路７は、１ビット目
の変換結果をラッチするとともに、当該変換結果に基づ
いて０ビット目の変換サイクルにおいて用いられる比較
電圧とし比較電圧１３を設定するように制御信号をＤＡ
Ｃ４へ出力する。

【００３５】第４に、０ビット目の変換サイクルでは、
２ｂｉｔコンパレータ６を構成するコンパレータのなか
の１つのコンパレータを用いて、比較電圧１３とアナロ
グ入力電圧とを比較する。この場合、アナログ入力電圧
が比較電圧１３より低いので、２ｂｉｔコンパレータ６
は“０ｂ”を変換結果として出力する。制御回路７は、
０ビット目の変換結果をラッチしてすべての変換工程を
終了するとともに、各変換サイクル毎に得られた変換結
果を基にしてエラー補正を兼ねた最終変換結果の生成を
実施する。

【００３６】この最終変換結果の生成に関しては、アナ
ログ入力電圧をｎビットのデジタル値に変換するに際し
て、第ｉ変換サイクル（ｉ＝１〜ｎ−２）から得られた
２ビットの変換結果について当該変換結果をｎ−ｉ−１
ビット左へシフトするとともに、全ての変換サイクルで
得られたシフト後の変換結果の論理積（ＡＮＤ）をとる
ことで実施される。図２に示される例においては、３ビ
ット目の変換サイクルから得られた変換結果を２ビット
左へシフトするとともに２ビット目の変換サイクルから
得られた変換結果を１ビット左へシフトした後に、全て
の変換サイクルから得られた変換結果の論理積をとるこ
とで最終変換結果が生成される。

【００３７】また、エラー補正については、２ビット目
のデータのエラー補正は、３ビット目の変換サイクルで
得られた変換結果の下位ビットと２ビット目の変換サイ
クルで得られた変換結果の上位ビットとの論理積をとる
ことにより実施される。１ビット目のデータのエラー補
正は、２ビット目の変換サイクルで得られた変換結果の
下位ビットと１ビット目の変換サイクルで得られた変換
結果の上位ビットとの論理積をとることにより実施され
る。０ビット目のデータのエラー補正は、１ビット目の
変換サイクルで得られた変換結果の下位ビットと０ビッ
ト目の変換サイクルで得られた変換結果のビットとの論
理積をとることにより実施される。このような論理積を
とることに基づくエラー補正は、クロストーク、ノイ
ズ、コンパレータのオフセット差、比較電圧の歪み等の
エラー要因により、“０”と判定されるべき変換結果が
“１”と判定されるような誤変換が生じた際のエラー補
正に有効である。そして、エラー補正された最終変換結
果の読み出しについては、外部から制御信号を与えて、
変換結果出力端子２から４ビットの最終変換結果を出力
する。

【００３８】なお、この発明の実施の形態１では、エラ
ー補正として対応するビット間の論理積をとる構成とし
たが、エラー補正として対応するビット間の論理和（Ｏ
Ｒ）をとる構成とすることも可能である。このような論
理和をとることに基づくエラー補正は、クロストーク、
ノイズ等のエラー要因により、“１”と判定されるべき
変換結果が“０”と判定されるような誤変換が生じた際
のエラー補正に有効である。

【００３９】また、この発明の実施の形態１による逐次
比較型Ａ／Ｄコンバータについては、４ビットのデジタ
ル出力を想定して比較電圧を１６段階に分割した例を用
いて説明したが、４ビット未満または５ビット以上のデ
ジタル値を出力するＡ／Ｄコンバータに対しても実施の
形態１によるＡ／Ｄコンバータを適用することが可能で
ある。この場合にも、既に述べた一般的な比較電圧設定
アルゴリズムが適用される。

【００４０】以上のように、この実施の形態１によれ
ば、比較電圧Ａ、比較電圧Ｂおよび比較電圧Ｃとアナロ
グ入力電圧とを比較して、比較結果に基づいて“１
１”、“１０”、“０１”または“００”を変換結果と
して出力する２ｂｉｔコンパレータ６と、前回の変換結
果に基づいて適宜次回の比較電圧Ａ、比較電圧Ｂおよび
比較電圧Ｃを設定するように制御信号を出力する制御回
路７とを備えるように構成したので、前回の変換サイク
ルによる２ビットの変換結果の下位ビットと今回の変換
サイクルによる２ビットの変換結果の上位ビットとを同
一にすることができて、これら対応するビットを比較す
ることによりエラー検出を実施することができるという
効果を奏する。また、ビット数ｎのデジタル値を出力す
る逐次比較型Ａ／Ｄコンバータにおいて第ｊ変換サイク
ル（ｊ＝１〜ｎ−２）から得られる２ビットの変換結果
について当該変換結果をｎ−ｊ−１ビット左へシフトす
るとともに、全ての変換サイクルで得られたシフト後の
変換結果の論理積または論理和をとることで、最終変換
結果の生成をエラー補正を兼ねて実施することが可能と
なり、高精度の逐次比較型Ａ／Ｄコンバータを得ること
ができるという効果を奏する。

【００４１】実施の形態２．図３は、この発明の実施の
形態２による逐次比較型Ａ／Ｄコンバータの構成を示す
図である。図３において、図１と同一符号は同一または
相当部分を示すのでその説明を省略する。２１は２つの
コンパレータを有して構成される１．５ｂｉｔコンパレ
ータ（比較手段）、２２はラッチおよびエラー補正機能
を備えた制御回路（制御手段）である。なお、１．５ｂ
ｉｔコンパレータ２１の“１．５ｂｉｔ”とは、１回の
変換サイクルで“００”、“０１”、“１０”の３つか
らなる１．５ｂｉｔ分の識別情報として与えられる変換
結果を制御回路２２に出力することを意味するものとし
て付記されているものである。

【００４２】次に、各構成要素に係る動作について説明
する。入力部がアナログ入力端子１に接続されるととも
に出力部が１．５ｂｉｔコンパレータ２１に接続されて
いるＳ／Ｈ３は、アナログ入力端子１から入力されたア
ナログ入力電圧について１．５ｂｉｔコンパレータ２１
において比較動作が実施されている間において当該アナ
ログ入力電圧を保持する。ＳＡＲ５は、外部から印加さ
れる基準電圧、または内部で発生された基準電圧（とも
に図示せず）を１６段階（２^４＝１６）に分割する抵抗
群から構成されて、ＤＡＣ４へ比較電圧を出力する。Ｄ
ＡＣ４は、制御回路２２から伝送される制御信号に応じ
て、ＳＡＲ５が生成した比較電圧またはＳＡＲ５が生成
した比較電圧を基に生成した比較電圧を１．５ｂｉｔコ
ンパレータ２１へ出力する。１．５ｂｉｔコンパレータ
２１は、Ｓ／Ｈ３により保持されたアナログ入力電圧と
ＤＡＣ４から供給される２つの比較電圧とを比較して、
比較結果に基づくデジタル化された２ビットの変換結果
を制御回路２２に出力する。この場合、１．５ｂｉｔコ
ンパレータ２１は、２つの比較電圧とアナログ入力電圧
とを比較して、アナログ入力電圧が２つの比較電圧のう
ち高い方の比較電圧より高ければ変換結果として“１０
ｂ”を出力し、高い方の比較電圧より低く低い方の比較
電圧より高ければ変換結果として“０１ｂ”を出力し、
低い方の比較電圧より低ければ変換結果として“００
ｂ”を出力する。制御回路２２は、１．５ｂｉｔコンパ
レータ２１から出力される２ビットの変換結果をラッチ
するとともに、当該変換結果に基づいて次の変換サイク
ルで使用される２つの比較電圧を決定して当該２つの比
較電圧を設定するようにＤＡＣ４へ制御信号を出力す
る。また、制御回路２２は、各変換サイクル毎に得られ
る２ビットの変換結果を用いてエラー補正を兼ねた最終
変換結果の生成を実施する。このエラー補正を兼ねた最
終変換結果の生成については、後に詳細に説明する。

【００４３】図４は、この発明の実施の形態２による逐
次比較型Ａ／Ｄコンバータの動作シーケンス例を示す図
である。図４において、図２と同一符号は同一または相
当部分を示すのでその説明を省略する。符号２３で表さ
れる実線は１．５ｂｉｔコンパレータ２１においてアナ
ログ入力電圧と比較される高い方の比較電圧（以下、比
較電圧Ｄと称する）（第１の比較電圧）、符号２４で表
される実線は１．５ｂｉｔコンパレータ２１においてア
ナログ入力電圧と比較される低い方の比較電圧（以下、
比較電圧Ｅと称する）（第２の比較電圧）、符号２５で
表される２ビットのバイナリ値は１．５ｂｉｔコンパレ
ータ２１から出力される各変換サイクル毎の変換結果で
ある。

【００４４】次に、動作シーケンスについて説明する。
最初に、アナログ入力電圧をｎビットのデジタル値に変
換する一般的な場合についての比較電圧設定アルゴリズ
ムを以下に説明する。まず、第１変換サイクルでは、２
^ｎ段階に分割されている比較電圧の範囲について、比較
電圧Ｄとして比較電圧１・２^ｎ−２、比較電圧Ｅとして
比較電圧３・２^ｎ−２を設定する。

【００４５】次に、第２変換サイクルから第ｎ−１変換
サイクルまでの第ｉ変換サイクル（ｉ＝２〜ｎ−１）に
ついては、前回の変換サイクルの変換結果が“１０”の
場合には、比較電圧Ｄとして前回の比較電圧Ｄのレベル
に２^{ｎ−ｉ−１}を加えたレベルの比較電圧を設定し、比
較電圧Ｅとして前回の比較電圧Ｄのレベルから２^{ｎ−
ｉ−１}を減じたレベルの比較電圧を設定する。また、前
回の変換サイクルの変換結果が“０１”の場合には、比
較電圧Ｄとして前回の比較電圧Ｄのレベルから２
^{ｎ−ｉ−１}を減じたレベルの比較電圧を設定し、比較電
圧Ｅとして前回の比較電圧Ｅのレベルに２^{ｎ−ｉ−１}を
加えたレベルの比較電圧を設定する。さらに、前回の変
換サイクルの変換結果が“００”の場合には、比較電圧
Ｄとして前回の比較電圧Ｅのレベルに２^{ｎ−ｉ−１}を加
えたレベルの比較電圧を設定し、比較電圧Ｅとして前回
の比較電圧Ｅのレベルから２^{ｎ−ｉ−１}を減じたレベル
の比較電圧を設定する。

【００４６】次に、最後の変換サイクルについては、前
回の変換サイクルの変換結果が“１０”の場合には、比
較電圧（第１の比較電圧）として前回の比較電圧Ｄを設
定する。また、前回の変換サイクルの変換結果が“０
１”の場合には、比較電圧（第１の比較電圧）として前
回の比較電圧Ｄのレベルから１を減じたレベルの比較電
圧を設定する。さらに、前回の変換サイクルの変換結果
が“００”の場合には、比較電圧（第１の比較電圧）と
して前回の比較電圧Ｅを設定する。

【００４７】上記のように、比較電圧設定アルゴリズム
を規定することにより、ビット数ｎのデジタル値を出力
する逐次比較型Ａ／Ｄコンバータにおいて、第ｉ変換サ
イクル（ｉ＝１〜ｎ−２）から得られる２ビットの変換
結果については当該変換結果をｎ−ｉ−１ビット左へシ
フトして、全ての変換サイクルで得られたシフト後の変
換結果を加算することにより、エラー補正を兼ねた最終
変換結果の生成が可能となる。

【００４８】次に、上記比較電圧設定アルゴリズムに係
る理解を容易とするように、この実施の形態２による４
ビット出力の逐次比較型Ａ／Ｄコンバータにおいて用い
られる４ビットデータ出力用の比較電圧設定アルゴリズ
ムについて説明する。なお、各変換サイクル毎の比較電
圧を区別するために、ｉビット目の変換サイクルにおけ
る比較電圧をそれぞれＤｉ，Ｅｉのように表記するもの
とする。第１に、３ビット目の変換サイクルでは比較電
圧Ｄ３として比較電圧１２、比較電圧Ｅ３として比較電
圧４を設定する。

【００４９】第２に、２ビット目の変換サイクルでは、
３ビット目の変換サイクルの変換結果が“１０”の場合
には、比較電圧Ｄ２として比較電圧（Ｄ３＋２）（＝比
較電圧１４）、比較電圧Ｅ２として比較電圧（Ｄ３−
２）（＝比較電圧１０）を設定する。また、３ビット目
の変換サイクルの変換結果が“０１”の場合には、比較
電圧Ｄ２として比較電圧（Ｄ３−２）（＝比較電圧１
０）、比較電圧Ｅ２として比較電圧（Ｅ３＋２）（＝比
較電圧６）を設定する。さらに、３ビット目の変換サイ
クルの変換結果が“００”の場合には、比較電圧Ｄ２と
して比較電圧（Ｅ３＋２）（＝比較電圧６）、比較電圧
Ｅ２として比較電圧（Ｅ３−２）（＝比較電圧２）を設
定する。

【００５０】第３に、１ビット目の変換サイクルでは、
２ビット目の変換サイクルの変換結果が“１０”の場合
には、比較電圧Ｄ１として比較電圧（Ｄ２＋１）、比較
電圧Ｅ１として比較電圧（Ｄ２−１）を設定する。ま
た、２ビット目の変換サイクルの変換結果が“０１”の
場合には、比較電圧Ｄ１として比較電圧（Ｄ２−１）、
比較電圧Ｅ１として比較電圧（Ｅ２＋１）を設定する。
さらに、２ビット目の変換サイクルの変換結果が“０
０”の場合には、比較電圧Ｄ１として比較電圧（Ｅ２＋
１）、比較電圧Ｅ１として比較電圧（Ｅ２−１）を設定
する。

【００５１】第４に、０ビット目の変換サイクルでは、
１ビット目の変換サイクルの変換結果が“１０”の場合
には、比較電圧として比較電圧Ｄ１を設定する。また、
１ビット目の変換サイクルの変換結果が“０１”の場合
には、比較電圧として比較電圧（Ｄ１−１）を設定す
る。さらに、１ビット目の変換サイクルの変換結果が
“００”の場合には、比較電圧として比較電圧Ｅ１を設
定する。

【００５２】次に、図４に示された例を基にして、具体
的な比較動作シーケンスについて説明する。第１に、３
ビット目の変換サイクルでは、比較電圧Ｄ３として比較
電圧１２、比較電圧Ｅ３として比較電圧４を設定して、
１．５ｂｉｔコンパレータ２１によりこれら２つの比較
電圧とアナログ入力電圧とを比較する。この場合、アナ
ログ入力電圧が比較電圧Ｄ３および比較電圧Ｅ３より高
いので、１．５ｂｉｔコンパレータ２１は“１０ｂ”を
変換結果として出力する。制御回路２２は、３ビット目
の変換結果をラッチするとともに、当該変換結果に基づ
いて２ビット目の変換サイクルにおいて用いられる比較
電圧Ｄ２として比較電圧１４、比較電圧Ｅ２として比較
電圧１０を設定するように制御信号をＤＡＣ４へ出力す
る。

【００５３】第２に、２ビット目の変換サイクルでは、
１．５ｂｉｔコンパレータ２１により上記の２つの比較
電圧とアナログ入力電圧とを比較する。この場合、アナ
ログ入力電圧が比較電圧Ｄ２より低く比較電圧Ｅ２より
高いので、１．５ｂｉｔコンパレータ２１は“０１ｂ”
を変換結果として出力する。制御回路２２は、２ビット
目の変換結果をラッチするとともに、当該変換結果に基
づいて１ビット目の変換サイクルにおいて用いられる比
較電圧Ｄ１として比較電圧１３、比較電圧Ｅ１として比
較電圧１１を設定するように制御信号をＤＡＣ４へ出力
する。

【００５４】第３に、１ビット目の変換サイクルでは、
１．５ｂｉｔコンパレータ２１により上記の２つの比較
電圧とアナログ入力電圧とを比較する。この場合、アナ
ログ入力電圧が比較電圧Ｄ１より低く比較電圧Ｅ１より
高いので、１．５ｂｉｔコンパレータ２１は“０１ｂ”
を変換結果として出力する。制御回路２２は、１ビット
目の変換サイクルの変換結果をラッチするとともに、当
該変換結果に基づいて０ビット目の変換サイクルにおい
て用いられる比較電圧として比較電圧１２を設定するよ
うに制御信号をＤＡＣ４へ出力する。

【００５５】第４に、０ビット目の変換サイクルでは、
１．５ｂｉｔコンパレータ２１を構成するコンパレータ
のなかの１つのコンパレータを用いて、比較電圧１２と
アナログ入力電圧とを比較する。この場合、アナログ入
力電圧が比較電圧１２より高いので、１．５ｂｉｔコン
パレータ２１は“１ｂ”を変換結果として出力する。制
御回路２２は、０ビット目の変換結果をラッチしてすべ
ての変換工程を終了するとともに、各変換サイクル毎に
得られた変換結果を基にしてエラー補正を兼ねた最終変
換結果の生成を実施する。

【００５６】このエラー補正を兼ねた最終変換結果の生
成については、３ビット目の変換サイクルの変換結果を
２ビット左へシフトし、２ビット目の変換サイクルの変
換結果を１ビット左へシフトして、全ての変換サイクル
で得られたシフト後の変換結果を加算することにより、
最終変換結果である“１１００ｂ”を得る。

【００５７】次に、変換過程において誤変換が発生して
いる場合についてのエラー補正例を説明する。図５は、
この発明の実施の形態２による逐次比較型Ａ／Ｄコンバ
ータの正常動作時の動作シーケンス例を示す図である。
また、図６はこの発明の実施の形態２による逐次比較型
Ａ／Ｄコンバータの誤変換を含む際の動作シーケンス例
を示す図である。図５および図６において、図４と同一
符号は同一または相当部分を示すのでその説明を省略す
る。なお、図５および図６に示される動作シーケンスを
区別するために、図５に示される動作シーケンスを動作
シーケンスＡとし、図６に示される動作シーケンスを動
作シーケンスＢとする。

【００５８】３ビット目の変換サイクルについては、動
作シーケンスＡおよび動作シーケンスＢともに、変換結
果として“０１ｂ”を出力する。次に、２ビット目の変
換サイクルについては、動作シーケンスＡでは正常変換
が実施されて変換結果として“０１ｂ”を出力し、動作
シーケンスＢではアナログ入力電圧と比較電圧Ｄ２との
大小比較の誤りから誤変換が生じて変換結果として“１
０ｂ”を出力する。

【００５９】次に、１ビット目の変換サイクルについて
は、動作シーケンスＡでは、比較電圧Ｄ１として比較電
圧９を設定するとともに比較電圧Ｅ１として比較電圧７
を設定して、変換結果として“１０ｂ”を出力する。ま
た、動作シーケンスＢでは、比較電圧Ｄ１として比較電
圧１１を設定するとともに比較電圧Ｅ１として比較電圧
９を設定して、変換結果として“０１ｂ”を出力する。
次に、０ビット目の変換サイクルについては、動作シー
ケンスＡでは比較電圧として比較電圧９を設定して変換
結果として“１ｂ”を出力する。また、動作シーケンス
Ｂでは、比較電圧として比較電圧１０を設定して変換結
果として“０ｂ”を出力する。

【００６０】動作シーケンスＡおよび動作シーケンスＢ
について、それぞれ変換結果を適宜シフトして加算する
ことによる最終変換結果を求めてみると、動作シーケン
スＡの最終変換結果は“１００１ｂ”となり、動作シー
ケンスＢの最終変換結果は“１００１ｂ”となる。すな
わち、誤変換があっても、最終変換結果生成の過程にお
いてエラー補正が実施されている。また、このエラー補
正は、“０”が“１”に誤変換される場合だけでなく、
“１”が“０”に誤変換される場合にも有効であるため
に、エラー補正に係る柔軟性が向上する。

【００６１】以上のように、この実施の形態２によれ
ば、比較電圧Ｄおよび比較電圧Ｅとアナログ入力電圧と
を比較して、比較結果に基づいて“１０”、“０１”ま
たは“００”を変換結果として出力する１．５ｂｉｔコ
ンパレータ２１と、前回の比較結果に基づいて適宜次回
の比較電圧Ｄおよび比較電圧Ｅを設定するように制御信
号を出力する制御回路２２とを備えるように構成したの
で、ビット数ｎのデジタル値を出力する逐次比較型Ａ／
Ｄコンバータにおいて第ｊ変換サイクル（ｊ＝１〜ｎ−
２）から得られる２ビットの変換結果については当該変
換結果をｎ−ｊ−１ビット左へシフトするとともに、全
ての変換サイクルで得られたシフト後の変換結果を加算
することにより、最終変換結果の生成をエラー補正を兼
ねて実施することが可能になり、高精度の逐次比較型Ａ
／Ｄコンバータを得ることができるという効果を奏す
る。また、実施の形態１と比較すると、コンパレータ数
が減った分だけ消費電流が小さくなるという効果を奏す
る。

【００６２】実施の形態３．この発明の実施の形態３に
よる逐次比較型Ａ／Ｄコンバータは、基本的には図１に
示される実施の形態１による逐次比較型Ａ／Ｄコンバー
タと同じ構成を有して、２ｂｉｔコンパレータ６を１つ
のコンパレータで構成する点で実施の形態１と相違す
る。すなわち、図２に示される各変換サイクルにおける
アナログ入力電圧と各比較電圧との３回の比較動作を３
つのコンパレータで実施するのではなく、１つのコンパ
レータで実施することを特徴とする。

【００６３】一般的に複数のコンパレータを用いると、
各コンパレータ間でオフセットが異なるために生じる変
換誤差により、高精度化が困難となる場合がある。この
ようなコンパレータ間のオフセットの差異は、製造過程
におけるプロセスのバラツキに起因するトランジスタ特
性のバラツキを原因として生じる。トランジスタのしき
い値に係るバラツキについては、以下の式で表すことが
できる。 σＶｔｈ＝Ａ・（Ｗ・Ｌ）^１／２ ここで、Ａはプロセスに基づいて決定される係数、Ｗは
トランジスタ幅、Ｌはトランジスタのチャネル長であ
る。

【００６４】実施の形態１による逐次比較型Ａ／Ｄコン
バータでは、１回の変換サイクルで使用されるコンパレ
ータは３つであった。このために、トランジスタ間のし
きい値に係るバラツキに起因して変換誤差が生じて、高
精度の変換を実施することが困難となる。これに対し
て、実施の形態３による逐次比較型Ａ／Ｄコンバータで
は、３つのコンパレータを使用するのではなく１つのコ
ンパレータで各変換サイクル毎に３回の比較を実施する
ことにより、すべての変換を同一コンパレータで実施す
ることができて、トランジスタ特性に係るバラツキに起
因する変換誤差を除去することができる。なお、動作シ
ーケンスについては、実施の形態１と同様であるので、
その説明を省略する。

【００６５】以上のように、この実施の形態３によれ
ば、実施の形態１によるのと同等の効果が得られるとと
もに、２ｂｉｔコンパレータ６を１つのコンパレータか
ら構成するようにしたので、すべての変換を同一コンパ
レータで実施することができるから、トランジスタ特性
に係るバラツキに起因する変換誤差を除去して、アナロ
グ−デジタル変換の高精度化を実現することができると
いう効果を奏する。

【００６６】実施の形態４．この発明の実施の形態４に
よる逐次比較型Ａ／Ｄコンバータは、基本的には図３に
示される実施の形態２による逐次比較型Ａ／Ｄコンバー
タと同じ構成を有して、１．５ｂｉｔコンパレータ２１
を１つのコンパレータで構成する点で実施の形態２と相
違する。すなわち、図４に示される各変換サイクルにお
けるアナログ入力電圧と各比較電圧との２回の比較動作
を２つのコンパレータで実施するのではなく、１つのコ
ンパレータで実施することを特徴とする。なお、１つの
コンパレータを使用することによる変換誤差の除去につ
いては実施の形態３と同様であり、また動作シーケンス
については実施の形態２と同様であるので、これらにつ
いての説明を省略する。

【００６７】以上のように、この実施の形態４によれ
ば、実施の形態２によるのと同等の効果が得られるとと
もに、１．５ｂｉｔコンパレータ２１を１つのコンパレ
ータから構成するようにしたので、すべての変換を同一
コンパレータで実施することができるから、トランジス
タ特性に係るバラツキに起因する変換誤差を除去して、
アナログ−デジタル変換の高精度化を実現することがで
きるという効果を奏する。

【００６８】実施の形態５．この発明の実施の形態５に
よる逐次比較型Ａ／Ｄコンバータは、基本的には図１に
示される実施の形態１による逐次比較型Ａ／Ｄコンバー
タと同じ構成を有して、エラー検出に係り同一となるこ
とが予定されている２つのビットが異なる場合、すなわ
ち１つの変換サイクルから得られる変換結果に係る下位
ビットと、当該変換サイクルの次の変換サイクルから得
られる変換結果に係る上位ビットとが異なる場合に、関
連するこれら２つの変換サイクルについて少なくとも一
度変換工程を再実施する点で実施の形態１と相違する。
なお、このようなエラー検出に基づいた再変換工程は、
制御回路７（制御手段）内に設けられるのが好適である
再変換処理部（再変換手段）で実施される。

【００６９】図７は、この発明の実施の形態５による逐
次比較型Ａ／Ｄコンバータによる再変換工程を示すフロ
ーチャートである。アナログ入力電圧をｎビットのデジ
タル値に変換するに際して、すべての変換サイクルにお
いて変換結果が得られると、第１に、検索対象変換サイ
クルｉとして第１変換サイクルを設定、すなわちｉ＝１
とする（ステップＳＴ１）。次に、検索対象変換サイク
ルｉについてｉ＝ｎであるか否かを判定する（ステップ
ＳＴ２）。ｉ＝ｎでない場合には、検索対象変換サイク
ルｉから得られた変換結果に係る下位ビットと、当該変
換サイクルｉの次の変換サイクルｉ＋１から得られた変
換結果に係る上位ビット（最終変換サイクルの場合に
は、変換結果に係るビット）とが同一であるか否かを判
定する（ステップＳＴ３）。対応するビットが同一であ
る場合には、検索対象変換サイクルｉについて変数ｉを
１増分して（ステップＳＴ４）、処理をステップＳＴ２
に復帰する。また、ステップＳＴ３において対応するビ
ットが異なる場合には、検索対象変換サイクルｉと次の
変換サイクルｉ＋１について再変換を実施する（ステッ
プＳＴ５）。そして、再変換後に、検索変換対象サイク
ルｉから得られた変換結果に係る下位ビットと、当該変
換サイクルの次の変換サイクルｉ＋１から得られた変換
結果に係る上位ビットとが同一であるか否かを判定する
（ステップＳＴ６）。対応するビットが同一である場合
には、検索対象変換サイクルｉについて変数ｉを１増分
して（ステップＳＴ４）、処理をステップＳＴ２に復帰
する。また、ステップＳＴ６において対応するビットが
異なる場合には、検索対象変換サイクルｉと次の変換サ
イクルｉ＋１について再々変換を実施する（ステップＳ
Ｔ７）。再々変換を実施した後には、検索対象変換サイ
クルｉについて変数ｉを１増分して（ステップＳＴ
４）、処理をステップＳＴ２に復帰する。また、ステッ
プＳＴ２においてｉ＝ｎの場合には、実施の形態１と同
様に各変換サイクル毎に得られた変換結果を基にしてエ
ラー補正を兼ねて最終変換結果を生成する（ステップＳ
Ｔ８）。

【００７０】なお、再々変換を実施しても、検索対象変
換サイクルｉから得られた変換結果に係る下位ビット
と、次の変換サイクルｉ＋１から得られた変換結果に係
る上位ビットとが異なっている場合には、さらに変換を
実施することはしない。この場合、ステップＳＴ８にお
いて、実施の形態１と同様に変換結果の論理積をとるこ
と等によりエラー補正を実施することになる。また、こ
の実施の形態５では、すべての変換サイクルについての
変換結果が得られた後にエラー検出を実施する構成とし
ているが、各変換サイクルによる変換結果が得られる毎
にエラー検出を実施する構成とすることも可能である。
さらに、再変換回数の上限は再々変換までの２とした
が、再変換回数の上限を１とすること並びに再変換回数
の上限を３以上とすることが可能である。

【００７１】以上のように、この実施の形態５によれ
ば、実施の形態１によるのと同等の効果が得られるとと
もに、エラー検出を実施して誤変換が生じた可能性のあ
る変換サイクルについて少なくとも１回変換工程を再実
施する再変換処理部を備えるように構成したので、誤変
換を訂正することが可能となり、逐次比較型Ａ／Ｄコン
バータの高精度化を実現することができるという効果を
奏する。

【００７２】実施の形態６．この発明の実施の形態６に
よる逐次比較型Ａ／Ｄコンバータは、基本的には図１に
示される実施の形態１による逐次比較型Ａ／Ｄコンバー
タまたは図３に示される実施の形態２による逐次比較型
Ａ／Ｄコンバータと同じ構成を有して、最終変換結果生
成後に当該最終変換結果が妥当であるか否かを確認する
点で実施の形態１または実施の形態２と相違する。な
お、このような最終変換結果の確認工程は、制御回路７
または制御回路２２（制御手段）内に設けられるのが好
適である変換結果確認処理部（変換結果確認手段）で実
施される。

【００７３】この変換結果確認工程に係る基本的な処理
アルゴリズムを示すと次のようになる。第１に、最終変
換結果に基づいて当該最終変換結果に相当する比較電圧
（以下、基準比較電圧と称する）を求める。例えば、最
終変換結果が“１０００ｂ”である場合には、基準比較
電圧として比較電圧８を設定する。第２に、２ｂｉｔコ
ンパレータ６または１．５ｂｉｔコンパレータ２１内の
１つのコンパレータを用いて、基準比較電圧を基準にし
た所定の電圧範囲に含まれる各比較電圧とアナログ入力
電圧とを逐次比較していく。第３に、基準比較電圧を用
いた比較結果が“１”で基準比較電圧より１レベル大き
な比較電圧を用いた比較結果が“０”の場合には最終変
換結果が妥当であると判断し、それ以外の場合には最終
変換結果が妥当ではないと判断する。

【００７４】図８は、この発明の実施の形態６による逐
次比較型Ａ／Ｄコンバータによる変換結果確認工程を示
す図である。図８に示されるように、検索対象の電圧範
囲として基準比較電圧を中心として前後に４ＬＳＢの範
囲が設定される。これにより、基準比較電圧が比較電圧
８である場合に当該電圧範囲に含まれる比較電圧４から
比較電圧１２までの比較電圧がコンパレータによりアナ
ログ入力電圧と比較される。なお、この実施の形態で
は、アナログ入力電圧と比較される比較電圧の設定順位
については、比較電圧４から比較電圧１２までの比較電
圧を低い順に設定するものとする。

【００７５】基準比較電圧が比較電圧８である場合に、
図８の確認結果出力例Ａに示されるように、比較電圧８
までを用いた変換結果が“１”であり、かつ比較電圧９
より高い比較電圧を用いた変換結果が“０”である場合
には、最終変換結果が妥当であると判断する。また、図
８の確認結果出力例Ｂに示されるように、上記以外の比
較結果が得られた場合には、最終変換結果が妥当ではな
いと判断して、当該判断結果を外部に出力して変換中に
誤変換が生じたことを指摘したり、再変換を実施したり
する。

【００７６】なお、上記の実施の形態では、検索対象の
電圧範囲を基準比較電圧を中心とする前後に４ＬＳＢの
範囲としたが、他の大きさの範囲を設定することも勿論
可能である。また、基準比較電圧が大きい際に検索対象
の電圧範囲が比較電圧１５より大きなレベルに達する場
合、または基準比較電圧が小さい際に検索対象の電圧範
囲が比較電圧０より小さなレベルに達する場合には，そ
れぞれ電圧範囲の上限を比較電圧１５および下限を比較
電圧０として処理するように制御するものとする。ま
た、上記の実施の形態では、電圧範囲内のすべての比較
電圧についての変換工程が終了した後に最終変換結果の
妥当性を判断するように構成しているが、変換結果の
“０”と“１”との境界が判断できる変換結果が得られ
た時点で変換工程を終了するように構成することも可能
である。さらに、上記の実施の形態では、アナログ入力
電圧と比較される比較電圧の設定順位については、電圧
範囲内の比較電圧を低い順に設定する構成としたが、電
圧範囲内の比較電圧を高い順に設定する構成とすること
も可能である。

【００７７】以上のように、この実施の形態６によれ
ば、アナログ入力電圧に対する最終的な変換結果として
与えられるデジタル値に基づいて当該デジタル値に対応
する基準比較電圧を求めるとともに、基準比較電圧を基
準とする所定の電圧範囲を設定して、当該電圧範囲内に
含まれる比較電圧とアナログ入力電圧とに係る２ｂｉｔ
コンパレータ６または１．５ｂｉｔコンパレータ２１を
用いた変換結果に基づいて、最終的な変換結果が妥当で
あるか否かを判断する変換結果確認処理部を備えるよう
に構成したので、誤変換の検出確率を高めることができ
て、逐次比較型Ａ／Ｄコンバータの高精度化を実現する
ことができるという効果を奏する。

【００７８】実施の形態７．この発明の実施の形態７に
よる逐次比較型Ａ／Ｄコンバータは、基本的には実施の
形態６による逐次比較型Ａ／Ｄコンバータと同じ構成を
有して、アナログ入力電圧と比較される所定の電圧範囲
内の比較電圧の設定順位について、基準比較電圧以上の
比較電圧について低い順から設定し、基準比較電圧以上
の比較電圧設定後に基準比較電圧より低い電圧について
高い順に設定する点で実施の形態６と相違する。

【００７９】図９は、この発明の実施の形態７による逐
次比較型Ａ／Ｄコンバータによる変換結果確認工程にお
ける比較電圧設定順位を示す図である。基準比較電圧を
比較電圧８とした場合に、実施の形態６と同様に基準比
較電圧を中心として前後に４ＬＳＢの範囲を電圧範囲と
して設定する。そして、２ｂｉｔコンパレータ６または
１．５ｂｉｔコンパレータ２１においてアナログ入力電
圧と比較される比較電圧として、比較電圧８から比較電
圧１２を低い順に設定し、その後に比較電圧７から比較
電圧４を高い順に設定する。上記のように比較電圧の設
定順位を規定することで、コンパレータによる変換結果
の“０”と“１”との境界の検出までの比較電圧設定回
数を低減することが期待できて、変換結果確認工程の高
速化を図ることができる。

【００８０】以上のように、この実施の形態７によれ
ば、変換結果確認処理部が、アナログ入力電圧と比較さ
れる所定の電圧範囲内の比較電圧の設定順位について、
基準比較電圧以上の比較電圧について低い順から設定
し、基準比較電圧以上の比較電圧の設定後に基準比較電
圧より低い電圧について高い順に設定するように構成し
たので、コンパレータによる変換結果の“０”と“１”
との境界の検出までの比較電圧設定回数を低減すること
が期待できて、変換結果確認工程の高速化を図ることが
できるという効果を奏する。

【００８１】実施の形態８．この発明の実施の形態８に
よる逐次比較型Ａ／Ｄコンバータは、基本的には実施の
形態６による逐次比較型Ａ／Ｄコンバータと同じ構成を
有して、アナログ入力電圧と比較される所定の電圧範囲
内の比較電圧の設定順位について、基準比較電圧を最初
に設定し、基準比較電圧設定後には基準比較電圧より高
い側および基準比較電圧より低い側の比較電圧を交互に
基準比較電圧から近い順に設定する点で実施の形態６と
相違する。

【００８２】図１０は、この発明の実施の形態８による
逐次比較型Ａ／Ｄコンバータによる変換結果確認工程に
おける比較電圧設定順位を示す図である。基準比較電圧
を比較電圧８とした場合に、実施の形態６と同様に基準
比較電圧を中心として前後に４ＬＳＢの範囲を電圧範囲
として設定する。そして、２ｂｉｔコンパレータ６また
は１．５ｂｉｔコンパレータ２１においてアナログ入力
電圧と比較される比較電圧として、基準比較電圧である
比較電圧８を最初に設定し、比較電圧８の設定後には基
準比較電圧より１レベル高い比較電圧９、基準比較電圧
より１レベル低い比較電圧７、基準比較電圧より２レベ
ル高い比較電圧１０、基準比較電圧より２レベル低い比
較電圧６という順序で順次比較電圧を設定する。上記の
ように比較電圧の設定順位を規定することで、コンパレ
ータによる変換結果の“０”と“１”との境界の検出ま
での比較電圧設定回数を低減することが期待できて、変
換結果確認工程の高速化を図ることができる。

【００８３】以上のように、この実施の形態８によれ
ば、変換結果確認処理部が、アナログ入力電圧と比較さ
れる所定の電圧範囲内の比較電圧の設定順位について、
基準比較電圧を最初に設定し、基準比較電圧設定後には
基準比較電圧より高い側および基準比較電圧より低い側
の比較電圧を交互に基準比較電圧から近い順に設定する
ように構成したので、コンパレータによる変換結果の
“０”と“１”との境界の検出までの比較電圧設定回数
を低減することが期待できて、変換結果確認工程の高速
化を図ることができるという効果を奏する。

【００８４】実施の形態９．この発明の実施の形態９に
よる逐次比較型Ａ／Ｄコンバータは、基本的には実施の
形態６による逐次比較型Ａ／Ｄコンバータと同じ構成を
有して、アナログ入力電圧と比較される所定の電圧範囲
内の比較電圧の設定順位について、バイナリサーチ的に
設定する点で実施の形態６と相違する。

【００８５】図１１は、この発明の実施の形態９による
逐次比較型Ａ／Ｄコンバータによる変換結果確認工程に
おける比較電圧設定順位を示す図である。基準比較電圧
を比較電圧８とした場合に、実施の形態６と同様に基準
比較電圧を中心として前後に４ＬＳＢの範囲を電圧範囲
として設定する。そして、２ｂｉｔコンパレータ６また
は１．５ｂｉｔコンパレータ２１においてアナログ入力
電圧と比較される比較電圧をバイナリサーチ的に逐次設
定する。すなわち、最初に基準比較電圧である比較電圧
８を設定し、次に最初の変換結果が“１”であれば比較
電圧として比較電圧１２を設定し、次に比較電圧１０、
最後に比較電圧９を設定する。また、最初の変換結果が
“０”であれば比較電圧として比較電圧４を設定し、次
に比較電圧６、最後に比較電圧７を設定する。上記のよ
うに比較電圧の設定順位を規定することで、コンパレー
タによる変換結果の“０”と“１”との境界の検出まで
の比較電圧設定回数を４回に固定できるために、変換結
果確認工程を一定時間で実施することができる。

【００８６】以上のように、この実施の形態９によれ
ば、変換結果確認処理部が、アナログ入力電圧と比較さ
れる所定の電圧範囲内の比較電圧の設定順位について、
バイナリサーチ的に設定するように構成したので、コン
パレータによる変換結果の“０”と“１”との境界の検
出までの比較電圧設定回数を固定できるために、変換結
果確認工程を一定時間で実施することができるという効
果を奏する。

【００８７】

【発明の効果】以上のように、この発明によれば、１ま
たは複数のコンパレータから構成されてアナログ入力端
子から入力されるアナログ入力電圧と比較電圧出力手段
から出力される１または複数の比較電圧とを比較して各
変換サイクル毎に少なくとも２ビットの変換結果を出力
可能な比較手段と、比較手段から出力される変換結果に
基づいてエラー補正を実施して最終的な変換結果を変換
結果出力端子に出力する制御手段とを備えるように構成
したので、変換結果に係る冗長部分に基づいて誤変換に
対するエラー補正が可能となり、高精度の逐次比較型Ａ
／Ｄコンバータを得ることができるという効果を奏す
る。

【００８８】この発明によれば、比較電圧出力手段から
それぞれ出力される第１の比較電圧、第２の比較電圧お
よび第３の比較電圧とアナログ入力端子から入力される
アナログ入力電圧とを比較して、比較結果に応じて“１
１”、“１０”、“０１”、“００”の４つの変換結果
を出力する比較手段と、アナログ入力電圧をｎビットの
デジタル値に変換する際に、２^ｎ段階に分割された比較
電圧の範囲において、第１変換サイクルでは第１、第
２、第３の比較電圧としてそれぞれ１・２^ｎ−２、２・
２^ｎ−２、３・２^ｎ−２レベルの比較電圧を設定し、第
２変換サイクルから第ｎ−１変換サイクルまでの第ｉ変
換サイクル（ｉ＝２〜ｎ−１）では、前回の変換サイク
ルの変換結果が“１１”または“１０”の場合には第２
の比較電圧として前回の第１の比較電圧を設定するとと
もに前回の変換サイクルの変換結果が“０１”または
“００”の場合には第２の比較電圧として前回の第３の
比較電圧を設定し、第１の比較電圧として第２の比較電
圧のレベルに２^{ｎ−ｉ−１}を加えたレベルの比較電圧を
設定し、第３の比較電圧として第２の比較電圧のレベル
から２^{ｎ−ｉ−１}を減じたレベルの比較電圧を設定し、
最終の第ｎ変換サイクルでは、前回の変換サイクルの変
換結果が“１１”または“１０”の場合には第１の比較
電圧として前回の第１の比較電圧を設定するとともに前
回の変換サイクルの変換結果が“０１”または“００”
の場合には第１の比較電圧として前回の第３の比較電圧
を設定するように比較電圧出力手段に制御信号を出力す
る制御手段とを備えるように構成したので、前回の変換
サイクルによる２ビットの変換結果の下位ビットと今回
の変換サイクルによる２ビットの変換結果の上位ビット
とを同一にすることができて、これら対応するビットを
比較することによりエラー検出を実施することができる
という効果を奏する。また、第ｊ変換サイクル（ｊ＝１
〜ｎ−２）から得られる２ビットの変換結果について当
該変換結果をｎ−ｊ−１ビット左へシフトするととも
に、全ての変換サイクルで得られたシフト後の変換結果
の論理積または論理和をとることで、最終変換結果の生
成をエラー補正を兼ねて実施することが可能となり、高
精度の逐次比較型Ａ／Ｄコンバータを得ることができる
という効果を奏する。

【００８９】この発明によれば、比較電圧出力手段から
それぞれ出力される第１の比較電圧および第２の比較電
圧とアナログ入力端子から入力されるアナログ入力電圧
とを比較して、比較結果に応じて“１０”、“０１”、
“００”の３つの変換結果を出力する比較手段と、アナ
ログ入力電圧をｎビットのデジタル値に変換する際に、
２^ｎ段階に分割された比較電圧の範囲において、第１変
換サイクルでは第１、第２の比較電圧としてそれぞれ１
・２^ｎ−２、３・２^ｎ−２レベルの比較電圧を設定し、
第２変換サイクルから第ｎ−１変換サイクルまでの第ｉ
変換サイクル（ｉ＝２〜ｎ−１）では、前回の変換サイ
クルの変換結果が“１０”の場合には第１の比較電圧と
して前回の第１の比較電圧のレベルに２^{ｎ−ｉ−１}を加
えたレベルの比較電圧を設定するとともに第２の比較電
圧として前回の第１の比較電圧のレベルから２
^{ｎ−ｉ−１}を減じたレベルの比較電圧を設定し、前回の
変換サイクルの変換結果が“０１”の場合には第１の比
較電圧として前回の第１の比較電圧のレベルから２
^{ｎ−ｉ−１}を減じたレベルの比較電圧を設定するととも
に第２の比較電圧として前回の第２の比較電圧のレベル
に２^{ｎ−ｉ−１}を加えたレベルの比較電圧を設定し、前
回の変換サイクルの変換結果が“００”の場合には第１
の比較電圧として前回の第２の比較電圧のレベルに２
^{ｎ−ｉ−１}を加えたレベルの比較電圧を設定するととも
に第２の比較電圧として前回の第２の比較電圧のレベル
から２^{ｎ−ｉ−１}を減じたレベルの比較電圧を設定し、
最終の第ｎ変換サイクルでは前回の変換サイクルの変換
結果が“１０”の場合には第１の比較電圧として前回の
第１の比較電圧を設定し、前回の変換サイクルの変換結
果が“０１”の場合には第１の比較電圧として前回の第
１の比較電圧のレベルから１を減じたレベルの比較電圧
を設定し、前回の変換サイクルの変換結果が“００”の
場合には第１の比較電圧として前回の第２の比較電圧を
設定するように比較電圧出力手段に制御信号を出力する
制御手段とを備えるように構成したので、第ｊ変換サイ
クル（ｊ＝１〜ｎ−２）から得られる２ビットの変換結
果については当該変換結果をｎ−ｊ−１ビット左へシフ
トするとともに、全ての変換サイクルで得られたシフト
後の変換結果を加算することにより、最終変換結果の生
成をエラー補正を兼ねて実施することが可能となり、高
精度の逐次比較型Ａ／Ｄコンバータを得ることができる
という効果を奏する。

【００９０】この発明によれば、比較手段が１つのコン
パレータから構成されるようにしたので、すべての変換
を同一コンパレータで実施することができるから、トラ
ンジスタ特性に係るバラツキに起因する変換誤差を除去
して、アナログ−デジタル変換の高精度化を実現するこ
とができるという効果を奏する。

【００９１】この発明によれば、アナログ入力電圧をｎ
ビットのデジタル値に変換するに際して、第１変換サイ
クルから第ｎ−２変換サイクルまでの第ｉ変換サイクル
（ｉ＝１〜ｎ−２）について、当該第ｉ変換サイクルか
ら得られた変換結果に係る下位ビットと、次の第ｉ＋１
変換サイクルから得られた変換結果に係る上位ビットと
を比較して、対応する２つのビットが異なる場合には第
ｉ変換サイクルおよび第ｉ＋１変換サイクルによる変換
工程を少なくとも１回再実施するとともに、第ｎ−１変
換サイクルから得られた変換結果に係る下位ビットと第
ｎ変換サイクルから得られた変換結果に係るビットとを
比較して、対応する２つのビットが異なる場合には第ｎ
−１変換サイクルおよび第ｎ変換サイクルによる変換工
程を少なくとも１回再実施する再変換手段を備えるよう
に構成したので、誤変換を訂正することが可能となり、
逐次比較型Ａ／Ｄコンバータの高精度化を実現すること
ができるという効果を奏する。

【００９２】この発明によれば、アナログ入力電圧に対
する最終的な変換結果として与えられるデジタル値に基
づいて当該デジタル値に対応する基準比較電圧を求める
とともに該基準比較電圧を基準とする所定の電圧範囲を
設定して、比較手段を用いての電圧範囲内に含まれる比
較電圧とアナログ入力電圧とに係る変換結果に基づい
て、最終的な変換結果が妥当であるか否かを判断する変
換結果確認手段を備えるように構成したので、誤変換の
検出確率を高めることができて、逐次比較型Ａ／Ｄコン
バータの高精度化を実現することができるという効果を
奏する。

【００９３】この発明によれば、変換結果確認手段が、
アナログ入力電圧と比較される所定の電圧範囲内の比較
電圧の設定順位について、基準比較電圧以上の比較電圧
について低い順から設定し、基準比較電圧以上の比較電
圧の設定後に基準比較電圧より低い電圧について高い順
に設定するように構成したので、コンパレータによる変
換結果の“０”と“１”との境界の検出までの比較電圧
設定回数を低減することが期待できて、変換結果確認工
程の高速化を図ることができるという効果を奏する。

【００９４】この発明によれば、変換結果確認手段が、
アナログ入力電圧と比較される所定の電圧範囲内の比較
電圧の設定順位について、基準比較電圧を最初に設定
し、基準比較電圧設定後には基準比較電圧より高い側お
よび基準比較電圧より低い側の比較電圧を交互に基準比
較電圧から近い順に設定するように構成したので、コン
パレータによる変換結果の“０”と“１”との境界の検
出までの比較電圧設定回数を低減することが期待でき
て、変換結果確認工程の高速化を図ることができるとい
う効果を奏する。

【００９５】この発明によれば、変換結果確認手段が、
アナログ入力電圧と比較される所定の電圧範囲内の比較
電圧の設定順位について、バイナリサーチ的に設定する
ように構成したので、コンパレータによる変換結果の
“０”と“１”との境界の検出までの比較電圧設定回数
を固定できるために、変換結果確認工程を一定時間で実
施することができるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による逐次比較型Ａ
／Ｄコンバータの構成を示す図である。

【図２】 この発明の実施の形態１による逐次比較型Ａ
／Ｄコンバータの動作シーケンス例を示す図である。

【図３】 この発明の実施の形態２による逐次比較型Ａ
／Ｄコンバータの構成を示す図である。

【図４】 この発明の実施の形態２による逐次比較型Ａ
／Ｄコンバータの動作シーケンス例を示す図である。

【図５】 この発明の実施の形態２による逐次比較型Ａ
／Ｄコンバータの正常動作時の動作シーケンス例を示す
図である。

【図６】 この発明の実施の形態２による逐次比較型Ａ
／Ｄコンバータの誤動作を含む際の動作シーケンス例を
示す図である。

【図７】 この発明の実施の形態５による逐次比較型Ａ
／Ｄコンバータによる再変換工程を示すフローチャート
である。

【図８】 この発明の実施の形態６による逐次比較型Ａ
／Ｄコンバータによる変換結果確認工程を示す図であ
る。

【図９】 この発明の実施の形態７による逐次比較型Ａ
／Ｄコンバータによる変換結果確認工程における比較電
圧設定順位を示す図である。

【図１０】 この発明の実施の形態８による逐次比較型
Ａ／Ｄコンバータによる変換結果確認工程における比較
電圧設定順位を示す図である。

【図１１】 この発明の実施の形態９による逐次比較型
Ａ／Ｄコンバータによる変換結果確認工程における比較
電圧設定順位を示す図である。

【図１２】 従来の４ビット出力の逐次比較型Ａ／Ｄコ
ンバータの構成を示す図である。

【図１３】 従来の４ビット出力の逐次比較型Ａ／Ｄコ
ンバータの動作シーケンス例を示す図である。

【符号の説明】

１ アナログ入力端子、２ 変換結果出力端子、３ サ
ンプル・アンド・ホールド（電圧保持手段）、４ デジ
タル−アナログ変換器（比較電圧出力手段）、５ ラダ
ー抵抗（比較電圧生成手段）、６ ２ｂｉｔコンパレー
タ（比較手段）、７，２２ 制御回路（制御手段）、８
比較電圧、９ アナログ入力電圧、１０ 比較電圧Ａ
（第１の比較電圧）、１１ 比較電圧Ｂ（第２の比較電
圧）、１２ 比較電圧Ｃ（第３の比較電圧）、１３，２
５ 変換結果、１４ 変換サイクル、２１ １．５ｂｉ
ｔコンパレータ（比較手段）、２３ 比較電圧Ｄ（第１
の比較電圧）、２４ 比較電圧Ｅ（第２の比較電圧）。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 アナログ入力端子と、変換結果出力端子
   と、前記アナログ入力端子に接続されて当該アナログ入
   力端子から入力されるアナログ入力電圧を一時的に保持
   する電圧保持手段と、１または複数の比較電圧を生成す
   る比較電圧生成手段と、該比較電圧生成手段に接続され
   て制御信号に応じて１または複数の比較電圧を出力する
   比較電圧出力手段と、１または複数のコンパレータから
   構成されて前記アナログ入力端子から入力されるアナロ
   グ入力電圧と前記比較電圧出力手段から出力される１ま
   たは複数の比較電圧とを比較して各変換サイクル毎に少
   なくとも２ビットの変換結果を出力可能な比較手段と、
   該比較手段から出力される変換結果に基づいてエラー補
   正を実施して最終的な変換結果を前記変換結果出力端子
   に出力する制御手段とを備えることを特徴とする逐次比
   較型Ａ／Ｄコンバータ。
2. 【請求項２】 比較電圧出力手段からそれぞれ出力され
   る第１の比較電圧、該第１の比較電圧より低い第２の比
   較電圧および該第２の比較電圧より低い第３の比較電圧
   とアナログ入力端子から入力されるアナログ入力電圧と
   を比較して、アナログ入力電圧が第１の比較電圧より高
   い場合には変換結果として“１１”を出力し、アナログ
   入力電圧が第１の比較電圧より低く第２の比較電圧より
   高い場合には変換結果として“１０”を出力し、アナロ
   グ入力電圧が第２の比較電圧より低く第３の比較電圧よ
   り高い場合には変換結果として“０１”を出力し、アナ
   ログ入力電圧が第３の比較電圧より低い場合には変換結
   果として“００”を出力するとともに、第１の比較電圧
   のみが入力された際に、アナログ入力電圧が第１の比較
   電圧より高い場合には変換結果として“１”を出力し、
   アナログ入力電圧が第１の比較電圧より低い場合には変
   換結果として“０”を出力する比較手段と、 アナログ入力電圧をｎビットのデジタル値に変換する際
   に、２^ｎ段階に分割された比較電圧の範囲において、第
   １変換サイクルでは第１の比較電圧として１・２^ｎ−２
   レベルの比較電圧を設定し、第２の比較電圧として２・
   ２^ｎ−２レベルの比較電圧を設定し、第３の比較電圧と
   して３・２^ｎ−２レベルの比較電圧を設定し、第２変換
   サイクルから第ｎ−１変換サイクルまでの第ｉ変換サイ
   クル（ｉ＝２〜ｎ−１）では、前回の変換サイクルの変
   換結果が“１１”または“１０”の場合には第２の比較
   電圧として前回の第１の比較電圧を設定するとともに前
   回の変換サイクルの変換結果が“０１”または“００”
   の場合には第２の比較電圧として前回の第３の比較電圧
   を設定し、第１の比較電圧として第２の比較電圧のレベ
   ルに２^{ｎ−ｉ−１}を加えたレベルの比較電圧を設定し、
   第３の比較電圧として第２の比較電圧のレベルから２
   ^{ｎ−ｉ−１}を減じたレベルの比較電圧を設定し、最終の
   第ｎ変換サイクルでは、前回の変換サイクルの変換結果
   が“１１”または“１０”の場合には第１の比較電圧と
   して前回の第１の比較電圧を設定するとともに前回の変
   換サイクルの変換結果が“０１”または“００”の場合
   には第１の比較電圧として前回の第３の比較電圧を設定
   するように比較電圧出力手段に制御信号を出力する制御
   手段とを備えることを特徴とする請求項１記載の逐次比
   較型Ａ／Ｄコンバータ。
3. 【請求項３】 比較電圧出力手段からそれぞれ出力され
   る第１の比較電圧および該第１の比較電圧より低い第２
   の比較電圧とアナログ入力端子から入力されるアナログ
   入力電圧とを比較して、アナログ入力電圧が第１の比較
   電圧より高い場合には変換結果として“１０”を出力
   し、アナログ入力電圧が第１の比較電圧より低く第２の
   比較電圧より高い場合には変換結果として“０１”を出
   力し、アナログ入力電圧が第２の比較電圧より低い場合
   には変換結果として“００”を出力するとともに、第１
   の比較電圧のみが入力された際に、アナログ入力電圧が
   第１の比較電圧より高い場合には変換結果として“１”
   を出力し、アナログ入力電圧が第１の比較電圧より低い
   場合には変換結果として“０”を出力する比較手段と、 アナログ入力電圧をｎビットのデジタル値に変換する際
   に、２^ｎ段階に分割された比較電圧の範囲において、第
   １変換サイクルでは第１の比較電圧として１・２^ｎ−２
   レベルの比較電圧を設定するとともに第２の比較電圧と
   して３・２^{ｎ− ２}レベルの比較電圧を設定し、第２変換
   サイクルから第ｎ−１変換サイクルまでの第ｉ変換サイ
   クル（ｉ＝２〜ｎ−１）では、前回の変換サイクルの変
   換結果が“１０”の場合には第１の比較電圧として前回
   の第１の比較電圧のレベルに２^{ｎ −ｉ−１}を加えたレベ
   ルの比較電圧を設定するとともに第２の比較電圧として
   前回の第１の比較電圧のレベルから２^{ｎ−ｉ−１}を減じ
   たレベルの比較電圧を設定し、前回の変換サイクルの変
   換結果が“０１”の場合には第１の比較電圧として前回
   の第１の比較電圧のレベルから２^{ｎ−ｉ−１}を減じたレ
   ベルの比較電圧を設定するとともに第２の比較電圧とし
   て前回の第２の比較電圧のレベルに２^{ｎ−ｉ −１}を加え
   たレベルの比較電圧を設定し、前回の変換サイクルの変
   換結果が“００”の場合には第１の比較電圧として前回
   の第２の比較電圧のレベルに２^{ｎ−ｉ −１}を加えたレベ
   ルの比較電圧を設定するとともに第２の比較電圧として
   前回の第２の比較電圧のレベルから２^{ｎ−ｉ−１}を減じ
   たレベルの比較電圧を設定し、最終の第ｎ変換サイクル
   では前回の変換サイクルの変換結果が“１０”の場合に
   は第１の比較電圧として前回の第１の比較電圧を設定
   し、前回の変換サイクルの変換結果が“０１”の場合に
   は第１の比較電圧として前回の第１の比較電圧のレベル
   から１を減じたレベルの比較電圧を設定し、前回の変換
   サイクルの変換結果が“００”の場合には第１の比較電
   圧として前回の第２の比較電圧を設定するように比較電
   圧出力手段に制御信号を出力する制御手段とを備えるこ
   とを特徴とする請求項１記載の逐次比較型Ａ／Ｄコンバ
   ータ。
4. 【請求項４】 比較手段が１つのコンパレータから構成
   されることを特徴とする請求項２記載の逐次比較型Ａ／
   Ｄコンバータ。
5. 【請求項５】 比較手段が１つのコンパレータから構成
   されることを特徴とする請求項３記載の逐次比較型Ａ／
   Ｄコンバータ。
6. 【請求項６】 アナログ入力電圧をｎビットのデジタル
   値に変換するに際して、第１変換サイクルから第ｎ−２
   変換サイクルまでの第ｉ変換サイクル（ｉ＝１〜ｎ−
   ２）について、当該第ｉ変換サイクルから得られた変換
   結果に係る下位ビットと、当該第ｉ変換サイクルの次の
   変換サイクルから得られた変換結果に係る上位ビットと
   を比較して、対応する２つのビットが異なる場合には第
   ｉ変換サイクルおよび第ｉ変換サイクルの次の変換サイ
   クルによる変換工程を少なくとも１回再実施するととも
   に、 第ｎ−１変換サイクルから得られた変換結果に係る下位
   ビットと第ｎ変換サイクルから得られた変換結果に係る
   ビットとを比較して、対応する２つのビットが異なる場
   合には第ｎ−１変換サイクルおよび第ｎ変換サイクルに
   よる変換工程を少なくとも１回再実施する再変換手段を
   備えることを特徴とする請求項２記載の逐次比較型Ａ／
   Ｄコンバータ。
7. 【請求項７】 アナログ入力電圧に対する最終的な変換
   結果として与えられるデジタル値に基づいて当該デジタ
   ル値に対応する基準比較電圧を求めるとともに該基準比
   較電圧を基準とする所定の電圧範囲を設定して、比較手
   段を用いての電圧範囲内に含まれる比較電圧とアナログ
   入力電圧とに係る変換結果に基づいて、最終的な変換結
   果が妥当であるか否かを判断する変換結果確認手段を備
   えることを特徴とする請求項１記載の逐次比較型Ａ／Ｄ
   コンバータ。
8. 【請求項８】 変換結果確認手段が、アナログ入力電圧
   と比較される所定の電圧範囲内の比較電圧の設定順位に
   ついて、基準比較電圧以上の比較電圧について低い順か
   ら設定し、基準比較電圧以上の比較電圧の設定後に基準
   比較電圧より低い電圧について高い順に設定することを
   特徴とする請求項７記載の逐次比較型Ａ／Ｄコンバー
   タ。
9. 【請求項９】 変換結果確認手段が、アナログ入力電圧
   と比較される所定の電圧範囲内の比較電圧の設定順位に
   ついて、基準比較電圧を最初に設定し、基準比較電圧設
   定後には基準比較電圧より高い側および基準比較電圧よ
   り低い側の比較電圧を交互に基準比較電圧から近い順に
   設定することを特徴とする請求項７記載の逐次比較型Ａ
   ／Ｄコンバータ。
10. 【請求項１０】 変換結果確認手段が、アナログ入力電
    圧と比較される所定の電圧範囲内の比較電圧の設定順位
    について、バイナリサーチ的に設定することを特徴とす
    る請求項７記載の逐次比較型Ａ／Ｄコンバータ。