JP2011091559A - アナログ−デジタル変換器 - Google Patents

Abstract

【課題】高速動作可能な逐次比較型ＡＤＣの精度の向上。
【解決手段】多ビットデジタル信号D1-D10に応じて異なる複数の参照アナログ信号Vh,Vm,Vlを出力するデジタル−アナログ変換器14Aと、入力アナログ信号を複数の参照アナログ信号と比較する複数の比較器12H,12M,12Lと、複数の参照アナログ信号の少なくとも１つが入力アナログ信号Vinに近づくように、多ビットデジタル信号のビット値を上位から順に変化させ、比較結果に基づいてビット値を上位から順に決定すると共に決定済みの上位のビット値を補正する逐次比較制御回路と、を備えるアナログ−デジタル変換器であって、逐次比較制御回路13Bは、多ビットデジタル信号のビット値を、所定のビットまで複数の比較器の比較結果に基づいて決定すると共に補正を行い、所定のビットより下位のビットは、複数の比較器のうちの１個の比較器の比較結果に基づいて決定する。
【選択図】図１１

Description

本発明は、逐次比較型アナログ−デジタル変換器に関する。

マイクロコンピュータやシステムＬＳＩに搭載するアナログ−デジタル変換器（ＡＤＣ）は、小型化および高精度化の観点から逐次比較型が多く用いられている。

図１は、従来の逐次比較型ＡＤＣの構成例を示すブロック図である。また、図２は、逐次比較型ＡＤＣにおける変換動作を説明する図である。

図１に示すように、従来の逐次比較型ＡＤＣは、比較器１２と、逐次比較制御回路１３と、ＤＡ変換器（デジタル−アナログ変換器）１４と、を備える。入力アナログ信号ＳＡは、例えば、サンプルホールド回路１１で一旦保持され、入力信号Ｖｉｎとして比較器１２に入力される。

図２に示すように、逐次比較型ＡＤＣは、ｎビット（ここでは８ビット）の分解能を備え、フルスケール電圧がＶＦＳであるとする。１ステップ目に、逐次比較制御回路１３は、１ビット目（ｂ１）のビット値が“１”で、２ビット目以降（ｂ２〜ｂｎ）のビット値が“０”であるデジタル信号を出力し、ＤＡ変換器１４はこのデジタル信号に対応した電圧の参照アナログ信号Ｖｒｅｆを発生して出力する。１ステップ目の参照アナログ信号Ｖｒｅｆの電圧は、ＶＦＳ／２である。比較器１２は、入力信号Ｖｉｎの電圧を参照アナログ信号Ｖｒｅｆの電圧と比較し、比較結果を出力する。逐次比較制御回路１３は、比較結果に基づいて、１ビット目（ｂ１）のビット値を決定する。例えば、ＶｉｎがＶｒｅｆより大きければｂ１を“１”に、ＶｉｎがＶｒｅｆより小さければｂ１を“０”に決定する。図２では、ｂ１は“１”である。以下の説明で、比較器が比較すると記載する場合は、電圧を比較することを示し、ＤＡ変換器がデジタル信号に対応した参照アナログ信号を発生する場合は、デジタル信号に対応した電圧の参照アナログ信号を発生することを示すものとする。

２ステップ目に、逐次比較制御回路１３は、ｂ１が１ステップ目に決定した値（ここでは“１”）で、２ビット目（ｂ２）のビット値が“１”で、３ビット目以降（ｂ３〜ｂｎ）のビット値が“０”であるデジタル信号を出力し、ＤＡ変換器１４はこのデジタル信号に対応した参照アナログ信号Ｖｒｅｆを発生して出力する。図２の例では、２ステップ目の参照アナログ信号Ｖｒｅｆは、３ＶＦＳ／４である。比較器１２は、入力信号Ｖｉｎを参照アナログ信号Ｖｒｅｆと比較し、比較結果を出力する。逐次比較制御回路１３は、比較結果に基づいて、２ビット目（ｂ２）のビット値を決定する。例えば、ＶｉｎがＶｒｅｆより大きければｂ２を“１”に、ＶｉｎがＶｒｅｆより小さければｂ２を“０”に決定する。図２では、ｂ２は“１”である。

以下、ＶｒｅｆがＶｉｎに近づくように３ビット目以降のビット値を順次決定し、ｎビット目（ここでは８ビット目）のビット値が決定されると、ＶｒｅｆがＶｉｎにもっとも近づいた状態になるので、デジタル信号をＡＤ変換値として出力する。ここで、決定するＡＤ変換値の最小ビットＬＳＢに対応する電圧幅をＬＳＢで表す場合、Ｖｉｎと決定されるＡＤ変換値の差は±ＬＳＢ／２以内となる。以下の説明で最小ビットに対応する電圧幅をＬＳＢで表す場合がある。

以上説明した参照アナログ信号Ｖｒｅｆを変化させる幅を、前のステップで変化させた幅の１／２に減少させながらＶｒｅｆをＶｉｎに近づけるように変化させるアルゴリズムは、２進変換アルゴリズムと呼ばれる。

近年、逐次比較型ＡＤＣでも高速化が要求されている。図１の逐次比較型ＡＤＣでは、ＤＡ変換器１４の出力する参照アナログ信号Ｖｒｅｆが十分に整定してから比較器１２による比較を行わないと、判定に誤りが生じる恐れがあり、比較器１２の判定が一度誤るとその修正は不可能であり、大きな変換誤差を生じる。そのため、精度を維持するには、ＤＡ変換器１４の出力する参照アナログ信号Ｖｒｅｆが十分に整定するように各ステップの時間を長くする必要があり、高速化が難しかった。

精度維持と高速化の両方を満たすため、本出願人および本願発明者は、特許文献１で、３個の比較器を備えた逐次比較型ＡＤＣを開示している。

図３は、特許文献１に記載された３個の比較器を備えた逐次比較型ＡＤＣの構成を示すブロック図である。また、図４は、図３の逐次比較型ＡＤＣにおける変換動作を説明する図である。

図３に示すように、特許文献１に記載された逐次比較型ＡＤＣは、３個の比較器１２Ｈ、１２Ｍ、１２Ｌと、逐次比較制御回路１３Ａと、ＤＡ変換器（デジタル−アナログ変換器）１４Ａと、を備える。入力アナログ信号ＳＡは、サンプルホールド回路１１で一旦保持され、入力信号Ｖｉｎとして比較器１２に入力される。ＤＡ変換器１４Ａは、異なる３つの参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌを出力する。３個の比較器１２Ｈ、１２Ｍ、１２Ｌは、入力信号Ｖｉｎを参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌとそれぞれ比較する。比較結果は逐次比較制御回路１３Ａに入力される。

図４に示すように、図３の逐次比較型ＡＤＣは、ｎビット（ここでは８ビット）の分解能を備え、フルスケール電圧がＶＦＳであるとする。１ステップ目に、逐次比較制御回路１３Ａは、１ビット目（ｂ１）のビット値が“１”で、２ビット目以降（ｂ２〜ｂｎ）のビット値が“０”であるデジタル信号を出力する。ＤＡ変換器１４Ａは、このデジタル信号に対応した参照アナログ信号Ｖｍと、Ｖｍより高い電圧の参照アナログ信号Ｖｈと、Ｖｍより低い電圧の参照アナログ信号Ｖｌと、を発生して出力する。ＶｈとＶｍの差およびＶｈとＶｌの差は、２ビット目の重みに対応し、ここでは、ＶＦＳ／４であり、Ｖｈ＝３ＶＦＳ／４およびＶｌ＝ＶＦＳ／４である。

比較器１２Ｈ、１２Ｍ、１２Ｌは、入力信号Ｖｉｎを、３つの参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌとそれぞれ比較し、比較結果を逐次比較制御回路１３Ａに出力する。逐次比較制御回路１３Ａは、３つの比較結果に基づいて、１ビット目（ｂ１）および２ビット目（ｂ２）のビット値を決定する。例えば、ＶｉｎがＶｍより大きく、Ｖｈより小さければ、ｂ１を“１”に、ｂ２を“０”にする。

２ステップ目に、逐次比較制御回路１３Ａは、ｂ１およびｂ２が１ステップ目に決定した値（ここでは“１”と“０”）で、３ビット目（ｂ３）のビット値が“１”で、４ビット目以降（ｂ４〜ｂｎ）のビット値が“０”であるデジタル信号を出力する。ＤＡ変換器１４Ａは、このデジタル信号に対応した参照アナログ信号Ｖｍ＝５ＶＦＳ／８と、Ｖｈ＝３ＶＦＳ／４と、Ｖｌ＝ＶＦＳ／２を発生して出力する。比較器１２Ｈ、１２Ｍ、１２Ｌは、入力信号Ｖｉｎを、３つの参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌとそれぞれ比較し、比較結果を逐次比較制御回路１３Ａに出力する。逐次比較制御回路１３Ａは、３つの比較結果に基づいて、３ビット目（ｂ３）のビット値を決定する。例えば、ＶｉｎがＶｍより小さく、Ｖｌより大きければ、ｂ３を“０”にする。

以下、ＶｈとＶｍの差およびＶｍとＶｌの差を狭くしながら、Ｖｈ、Ｖｍ、ＶｌがＶｉｎに近づくように４ビット目以降のビット値を順次決定し、ｎビット目（ここでは８ビット目）のビット値が決定されると、Ｖｉｎにもっとも近いＡＤ変換値が決定される。上記のように、１ステップ目で１ビット目（ｂ１）および２ビット目（ｂ２）のビット値を決定するので、ステップ数は７である。

以上のように、図３の逐次比較型ＡＤＣでは、ｐビット目までを決定し、ｐ＋１ビット目を決定する時には、Ｖｍ（ｐ＋１）＝Ｖｊ（ｐ）＋Ｖ（ｐ＋１）とする。ここで、Ｖｊ（ｐ）は、決定した上位からのビット数ｐに対するＤＡ変換出力であり、Ｖ（ｐ＋１）は上位からｐ＋１番目のビットの重みを持ったＤＡ変換出力である。Ｖｈは、Ｖｍにｐ＋１ビット目の重みを加えたもので、Ｖｈ（ｐ＋１）＝Ｖｍ（ｐ＋１）＋Ｖ（ｐ＋１）である。Ｖｌは、Ｖｍからｐ＋１ビット目の重みを引いたもので、Ｖｌ（ｐ＋１）＝Ｖｍ（ｐ＋１）−Ｖ（ｐ＋１）である。この３つの参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌに対する入力信号の比較を行う。入力信号ＶｉｎがＶｈ、Ｖｍ、Ｖｌのいずれかの間にあると判定された場合、ｐをｐ＋１として上記の手順を繰り返す。

２ステップ目以降、正常であれば、入力信号ＶｉｎはＶｈとＶｍの間またはＶｍとＶｌの間にあるはずであるが、入力信号Ｖｉｎに雑音が重畳された場合や、ＤＡ変換器の整定が不十分な場合、入力信号ＶｉｎがＶｈ以上であるまたはＶｌ以下であると判定されることが起きる。入力信号ＶｉｎがＶｈ以上であると判定された場合には、逐次比較制御回路１３Ａは、Ｖｈ（ｐ）をＶｊ（ｐ）とするように決定済みのビット値を補正し、Ｖｈ（ｐ）（＝Ｖｊ（ｐ））に相当するＤＡ変換値にＶ（ｐ＋１）のＤＡ変換値を加えたＤＡ変換値がＶｍ（ｐ＋１）になるようにデジタル値を発生してＤＡ変換器１４Ａに出力する。すなわち、Ｖｍ（ｐ＋１）＝Ｖｊ（ｐ）＋Ｖ（ｐ＋１）である。同様に、入力信号ＶｉｎがＶｌ以下であると判定された場合には、逐次比較制御回路１３Ａは、Ｖｌ（ｐ）をＶｊ（ｐ）とするように決定済みのビット値を補正し、Ｖｌ（ｐ）（＝Ｖｊ（ｐ））に相当するＤＡ変換値からＶ（ｐ＋１）のＤＡ変換値を加えたＤＡ変換値がＶｍ（ｐ＋１）になるようにデジタル値を発生してＤＡ変換器１４Ａに出力する。すなわち、Ｖｍ（ｐ＋１）＝Ｖｊ（ｐ）−Ｖ（ｐ＋１）である。このようにして、一度決定した上位ビットの値を後のステップで修正することが可能になり、入力信号Ｖｉｎに雑音が重畳された状態や、ＤＡ変換器の整定が不十分な状態でＡＤ変換を行って誤差が生じた場合でも、誤差を後で補正することができる。

図５は、図３の逐次比較型ＡＤＣでの誤差補正を説明する図である。問題になるのは、入力信号Ｖｉｎと参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌの関係であり、参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌが変化する場合も同様である。そこで説明を簡単にするために、ＤＡ変換器１４Ａの出力する３つの参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌは正しく、入力信号Ｖｉｎの電圧が最初の３ステップの間整定せず、徐々に増加する例を説明する。

図５に示すように、１ステップ目では、入力信号Ｖｉｎは増加している途中であり、Ｖｍ（＝ＶＦＳ／２）とＶｌ（＝ＶＦＳ／４）の間であると判定される。逐次比較制御回路１３Ａは、この比較結果に基づいてｂ１＝０、ｂ２＝１と決定し、２ステップ目のデジタル値として、ｂ１＝０、ｂ２＝１、ｂ３＝１、ｂ４〜ｂｎ＝０のデジタル信号を出力する。ＤＡ変換器１４Ａは、このデジタル信号に対応した参照アナログ信号Ｖｍ＝３ＶＦＳ／８と、Ｖｈ＝ＶＦＳ／２と、Ｖｌ＝ＶＦＳ／４を発生して出力する。２ステップ目では入力信号Ｖｉｎはさらに増加し、ＶｉｎはＶｈ（＝ＶＦＳ／２）より大きいと判定される。この比較結果は決定済みのｂ１＝０、ｂ２＝１と矛盾するため、逐次比較制御回路１３Ａは、ｂ１＝１、ｂ２＝０に補正し、さらにｂ３＝０と決定し、２ステップ目のデジタル値として、ｂ１＝１、ｂ２＝０、ｂ３＝０、ｂ４＝１、ｂ５〜ｂｎ＝０のデジタル信号を出力する。ＤＡ変換器１４Ａは、このデジタル信号に対応した参照アナログ信号Ｖｍ＝９ＶＦＳ／１６と、Ｖｈ＝５ＶＦＳ／８と、Ｖｌ＝ＶＦＳ／２を発生して出力する。３ステップ目では入力信号Ｖｉｎの増加は終了して安定し、Ｖｈ（＝５ＶＦＳ／８）とＶｍ（＝９ＶＦＳ／１６）の間と判定される。この比較結果は決定済みのビット値と矛盾しないので、ｂ４＝１と決定する。以下、上記と同様にｂ８まで決定する。

以上特許文献１に記載された３個の比較器を備える逐次比較型アナログ−デジタル変換器について説明したが、比較器の個数は３に限定されず、２または４以上でもよく、比較器の個数により補正可能な各ステップでの誤差の大きさが変化する。

以上説明した特許文献１に記載された逐次比較型ＡＤＣでは、ある比較ステップにおけるＤＡ変換器の設定値を中心の参照アナログ信号Ｖｍとし、それに対して次のステップで判定するビットの重み分を加算または減算して参照アナログ信号ＶｈおよびＶｌを設定する。入力信号が３つの参照アナログ信号に対してどの範囲内にあるかで判定の誤りがあったかどうかを知ることができる。入力信号がＶｈとＶｌの範囲外にある時、前のステップで判定誤りがあったと判断してそれ以前に決定した上位ビットを補正し、Ｖｈ、ＶｍおよびＶｌも正しい範囲に応じて補正する。以下、この処理を順次最下位ビットまで繰り返すことで、上位ビットに対し冗長性の大きい判定が可能で、誤変換を補正することも可能になる。逐次変換型ＡＤＣの冗長性については、例えば、非特許文献１に記載されている。

特開２００８−１２４５７２号公報

小川智彦，小林春夫，高橋洋介，堀田政生，"冗長性をもった逐次比較近似ＡＤ変換アルゴリズム" ，電子情報通信学会 回路とシステム研究会 東京（2007年10月）

上記のように、３つの参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌの電圧レベルは判定ステップが進むごとに間隔が狭くなる。前のステップで生じた判定誤差（変換誤差）を後のステップで補正するには、Ｖｈ＞Ｖｍ＞Ｖｌの関係が必ず維持される必要がある。

図６は、３個の比較器に相対的なオフセット、すなわち比較器１２Ｍのオフセットに対して他の２個の比較器１２Ｈおよび１２Ｌが相対的なオフセットを有する場合の問題を説明する図である。図６において、Ｖｈ、ＶｍおよびＶｌは、オフセット無しの場合の参照アナログ信号を示し、ＶｈｅおよびＶｌｅは、比較器１２Ｈおよび１２Ｌがオフセットを有する場合の相対的な参照アナログ信号を示す。比較器１２Ｈおよび１２Ｌは、相対的な参照アナログ信号ＶｈｅおよびＶｌｅに基づいて比較を行うことになる。図６では、６ステップ目では問題を生じていないが、７ステップ目でＶｍ＜Ｖｌとなっており、７ステップ目の比較結果では６ステップ目で判定誤りを生じたかどうか判定できず、結果として判定を誤ることになる。従って、判定を誤ることのないように、最下位ビットの決定までこの関係を維持するには、３個の比較器のオフセットは相対的に±ＬＳＢ／２以下に抑える必要がある。なお、比較器１２Ｍのオフセットは、ＡＤ変換値のオフセットになるが、これがＡＤ変換値の線形性に影響を与えることはない。しかし、比較器１２Ｈおよび１２Ｌの比較器１２Ｍに対するオフセットは変換誤差となるため、線形誤差の要因となる。

比較器の相対的なオフセットの発生要因は独立なものであるため、相対的なオフセットを小さくするには、各比較器のオフセット自体を小さくしなければならない。しかし、逐次比較型ＡＤＣの精度、すなわちビット数が増加すると、比較器のオフセットを±ＬＳＢ／２以下に抑えるとの要求を満たすのが困難になる。半導体プロセスのバラツキを考慮すると、比較器のオフセットのバラツキを±ＬＳＢ／２である±１ｍＶ以下にするには、オフセットのバラツキを吸収する回路設計が必要となり、消費電力やチップサイズの増大という問題が発生する。

本発明は、高速性および精度の両方を満たす逐次比較型ＡＤＣを実現することを目的とする。

上記問題を解決するため、本発明の逐次比較型アナログ−デジタル変換器は、所定のビットまでの上位ビットの値は、上位から順に複数の比較器の比較結果に基づいて補正しながら決定し、所定のビットより下位ビットの値は、複数の比較器の中の１個の比較器の比較結果に基づいて決定する。

すなわち、本発明の逐次比較型アナログ−デジタル変換器は、多ビットデジタル信号に応じて異なる複数の参照アナログ信号を出力するデジタル−アナログ変換器と、入力アナログ信号を前記複数の参照アナログ信号と比較する複数の比較器と、前記複数の参照アナログ信号の少なくとも１つが前記入力アナログ信号に近づくように、前記多ビットデジタル信号のビット値を上位から順に変化させ、変化させた前記複数の参照アナログ信号に応じた前記複数の比較器の比較結果に基づいて、前記多ビットデジタル信号のビット値を上位から順に決定すると共に決定済みの上位のビット値を補正する逐次比較制御回路と、を備えるアナログ−デジタル変換器であって、前記逐次比較制御回路は、前記多ビットデジタル信号のビット値を、所定のビットまで前記複数の比較器の比較結果に基づいて決定すると共に補正を行い、前記所定のビットより下位のビットは、前記複数の比較器のうちの１個の比較器の比較結果に基づいて決定することを特徴とする。

本発明によれば、所定のビットより下位は、複数の比較器のうちの１個の比較器の比較結果に基づいて決定するので、複数の比較器間の相対的なオフセットの影響を受けず、高精度のＡＤ変換値を決定できる。上記のように、高速化を図るために各ステップの時間を短くした場合ＤＡ変換器の出力が十分に整定しないので複数の比較器を使用して補正を行う。ステップが進んでＤＡ変換器の出力電圧の振幅変化が減少すると、ＤＡ変換器の出力が整定するまでの時間は短くなる。そのため、下位ビットの値を決定するステップでは、ＤＡ変換器の出力の整定に起因する誤差は小さくなる。本発明によれば、ＤＡ変換器の出力が整定するまでの時間が長い上位ビットは、入力信号を複数の比較器で複数の参照アナログ信号と比較することにより補正しながら決定することにより、ＤＡ変換器の出力の整定に起因する誤差を低減して高精度を維持し、ＤＡ変換器の出力が整定するまでの時間が短い下位ビットは、複数の比較器のうちの１個の比較器の比較結果に基づいて決定することにより、複数の比較器間の相対的なオフセットの影響を無くして高精度を維持する。また、下位ビットの決定では、ＤＡ変換器の出力が整定するまでの時間が短いので、ＤＡ変換器の出力の整定に起因する誤差を考慮する必要がなく、１個の比較器の比較結果でも高精度を維持可能である。

上記のように、１個の比較器のオフセットは、ＡＤ変換値のオフセットになるが、これがＡＤ変換値の線形性に影響を与えることはない。そのため、１個の比較器の使用により線形性に問題は生じないが、切り替え前に決定された上位ビットの値は、複数の比較器の比較結果により補正されているので、切り替え前後の線形性は保障されない。そこで、複数の比較器から１個の比較器の使用に切り替える時に、切り替え前後の線形性を保障することが望ましい。

例えば、１０ビットの逐次比較型ＡＤＣで、１〜７ビットを複数（ここでは３個）の比較器の比較結果を使用して補正しながら決定し、残りの８〜１０ビットを１個の比較器の比較結果を使用して決定するとする。最初の２ビットは、１ステップ目で決定されるので、１〜７ビットを決定するのに要するステップ数は６である。８〜１０ビットを決定する場合に、中間の参照アナログ信号Ｖｍとの比較を行う比較器の出力を利用するように切り替えるだけであれば、８〜１０ビットの値は７〜９ステップの３ステップで処理が終了する。この場合、補正を行わないのであれば、７ビット目の値を決定する６番目のステップにおいては、Ｖｈ−Ｖｍ＝Ｖｍ−Ｖｌ＝８ＬＳＢであり、８ビット目の値を決定する７番目のステップのＶｍは、６番目のステップのＶｍから４ＬＳＢだけ増加または減少する。ここで、Ｖｈは３つの参照アナログ信号の高い方であり、Ｖｌは３つの参照アナログ信号の低い方である。

切り替え前後の線形性が保障されない場合、７番目のステップにおいて、Ｖｍと入力信号は８ＬＳＢより離れている可能性があり、その場合には８番目のステップでＶｍを２ＬＳＢだけ変化したのでは、９番目のステップでＶｍと入力信号の差が１ＬＳＢ以下にならないことが起こり、精度が保障できない。

そこで、本発明では、１個の比較器の比較結果のみを使用するように切り替えた最初のステップ後、次のステップでＶｍを変化するビットの重みを大きくすることにより、切り替え時の線形性を保障する。例えば、上記のように、６番目のステップにおいてＶｈ−Ｖｍ＝Ｖｍ−Ｖｌ＝８ＬＳＢであった場合に、７番目のステップのＶｍから８番目のステップのＶｍには８ＬＳＢ変化させる。この場合、ステップ数が９ではＶｍと入力信号の差を１ＬＳＢ以下にするにはステップ数が不足するので、ステップ数を増加する。さらに、切り替え前に複数の比較器の比較結果により補正されて決定された上位ビットの値が変更される場合もあり得る。ここでは、ビットの値を決定するという場合は、一旦決定する場合を含むものとする。

従って、上記のように切り替え時の線形性を保障するには、逐次比較制御回路は、アナログ−デジタル変換器のビット数をｎとし、複数の比較器の比較結果に基づいて決定する所定のビットまでの上位のビット数をｍとし、複数の比較器のうちの１個の比較器の比較結果に基づいてビット値を決定するステップ数をｋとすると、ｋ＞ｎ−ｍであるようにすることが望ましい。

ＡＤＣを使用する場合、所定クロックサイクルでＡＤ変換値が出力されることが重要である。特許文献１に記載された逐次比較型ＡＤＣで、誤差が大きいと判断された時に１個のＡＤＣの比較結果のみを使用するように切り替えることが考えられるが、それではＡＤ変換値が出力されるタイミングが一定しないので、実用上問題がある。本発明であれば、若干ステップ数が増加して速度が若干低下するが、十分に高速性を維持した上で、高精度のＡＤ変換値が得られる。

上記のように、下位ビットを決定するステップ数を増加させる場合、非特許文献１に記載された非２進変換アルゴリズムを適用することも可能である。この場合、下位ビットの決定においても誤差をある程度補正することが可能である。

本発明によれば、高速動作可能な逐次比較型ＡＤＣの精度が向上する。

図１は、従来の逐次比較型ＡＤＣの構成例を示すブロック図である。 図２は、逐次比較型ＡＤＣにおける変換動作を説明する図である。 図３は、３個の比較器を備えた逐次比較型ＡＤＣの構成を示すブロック図である。 図４は、図３の逐次比較型ＡＤＣにおける変換動作を説明する図である。 図５は、図３の逐次比較型ＡＤＣでの誤差補正を説明する図である。 図６は、３個の比較器に相対的なオフセットがある場合の問題を説明する図である。 図７は、本発明の第１実施形態のＡＤＣにおける動作を説明する図である。 図８は、３個の比較器の比較結果を利用する処理から１個の比較器の比較結果を利用する処理に切り替える場合の誤差の発生を説明する図である。 図９は、本発明の第２実施形態の逐次比較型ＡＤＣにおける動作例を説明する図である。 図１０は、本発明の第３実施形態の逐次比較型ＡＤＣで、ステップ６〜１３におけるＶｍの変化例を示す図である。 図１１は、第３実施形態の逐次比較型ＡＤＣの構成を示す図である。 図１２は、第３実施形態の逐次比較型ＡＤＣのＤＡ変換器の構成の一部を示す図である。 図１３は、第３実施形態の逐次比較型ＡＤＣの比較結果判定回路の構成および動作を示す真理値表を示す図である。 図１４は、第３実施形態の逐次比較型ＡＤＣの比較ステップ制御回路を構成するリングカウンタの構成を示す図である。 図１５は、第３実施形態の逐次比較型ＡＤＣの第２レジスタの構成を示す図である。 図１６は、第３実施形態の逐次比較型ＡＤＣの加減算値発生回路の構成と、その周辺部の構成を示す図である。 図１７は、第３実施形態の逐次比較型ＡＤＣの加算減算器の構成を示す図である。 図１８は、第３実施形態の逐次比較型ＡＤＣにおいて、加減算値発生回路を論理回路で実現する変形例の構成を示す図である。

図７は、本発明の第１実施形態の逐次比較型アナログ−デジタル変換器（ＡＤＣ）における動作を説明する図である。第１実施形態の逐次比較型ＡＤＣは、図３に示した逐次比較型ＡＤＣと同様の構成を備え、逐次比較制御回路１３Ａにおける処理動作のみが異なる。

第１実施形態の逐次比較型ＡＤＣは、１０ビットのＡＤＣであり、上位ビット１〜７は、３個の比較器１２Ｈ、１２Ｍ、１２Ｌにより入力信号Ｖｉｎを３つの参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌと比較した結果に基づいて補正しながら決定し、下位８〜１０ビットは、１個の比較器１２Ｍにより入力信号Ｖｉｎを参照アナログ信号Ｖｍと比較した結果に基づいて決定する。最初の２ビットは、１ステップ目で同時に決定するので、全ビットは９ステップで決定され、上位ビット１〜７はステップ１〜６で決定され、下位８〜１０ビットはステップ７〜９で決定される。

図７に示すように、ステップ６では、３個の比較器１２Ｈ、１２Ｍ、１２Ｌにより入力信号Ｖｉｎを３つの参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌと比較し、比較結果に基づいてビット７を決定する。ステップ７では、ステップ６の結果に基づいて、参照アナログ信号Ｖｍを、ビット８の重み分だけ変化させる。図７に示す例では、ステップ６で、入力信号ＶｉｎはＶｈとＶｍの間であると判定されるので、Ｖｍを４ＬＳＢだけ増加させる。もし、ステップ６で入力信号ＶｉｎがＶｍとＶｌの間であると判定された場合には、Ｖｍを４ＬＳＢだけ減少させる。そして、ステップ７では、比較器１２Ｍにより入力信号Ｖｉｎを参照アナログ信号Ｖｍと比較し、比較結果に基づいてビット８を決定する。以下、ステップ８では、ステップ７の比較結果に基づいてＶｍを２ＬＳＢだけ増加または減少させ、比較器１２ＭによるＶｉｎとＶｍの比較結果に基づいてビット９を決定し、ステップ９では、ステップ８の比較結果に基づいてＶｍを１ＬＳＢだけ増加または減少させ、比較器１２ＭによるＶｉｎとＶｍの比較結果に基づいてビット１０を決定する。

第１実施形態の逐次比較型アナログ−デジタルＡＤＣでは、ＤＡ変換器の出力する参照アナログ信号の振幅変化が減少した状態で１個の比較器の比較結果を利用するように切り替えるので、ＤＡ変換器の出力の整定に起因する誤差の影響は小さい。また、第１実施形態の逐次比較型アナログ−デジタルＡＤＣでは、所定のビット（ここではビット８）より下位のビットは、１個の比較器の比較結果に基づいて決定するので、複数の比較器間の相対的なオフセットの影響を受けず、高精度のＡＤ変換値を決定できる。

しかし、切り替え前に決定された上位ビット１〜７の値は、３個の比較器１２Ｈ、１２Ｍ、１２Ｌの比較結果により補正されているので、切り替え前後の線形性は保障されない。図８は、３個の比較器の比較結果を利用する処理から１個の比較器の比較結果を利用する処理に切り替える場合の誤差の発生を説明する図である。

図８に示すように、ステップ６で、入力信号ＶｉｎはＶｍと正しい参照アナログ信号Ｖｈの間であるとする。しかし、Ｖｈがオフセットなどにより実質的にＶｈｅになったと仮定する。この場合、ＶｉｎはＶｈより高く、ステップ５による比較結果に誤りがあったとして補正が行われ、ステップ７のＶｍは、図８に示すように、正しい参照アナログ信号Ｖｈより４ＬＳＢ高いレベルに設定される。言い換えれば、ステップ７でＶｍは、本来Ｖｍが設定されるべきレベルより８ＬＳＢ高いレベルに設定されることになる。この場合、図８に示すように、ステップ７〜９でＶｍを変化させても、ＶｍをＶｉｎに収束させることはできず、変換誤差が生じる。次に説明する第２実施形態では、３個の比較器から１個の比較器の使用に切り替える時に、切り替え前後の線形性をより高精度に保障する。

図９は、本発明の第２実施形態の逐次比較型アナログ−デジタル変換器（ＡＤＣ）における動作例を説明する図である。第２実施形態の逐次比較型ＡＤＣは、図３に示した逐次比較型ＡＤＣと同様の構成を備え、逐次比較制御回路１３Ａにおける処理動作のみが異なる。

第２実施形態の逐次比較型ＡＤＣも、１０ビットのＡＤＣである。第２実施形態の逐次比較型ＡＤＣの処理ステップは、前半ステップ１〜６と、後半ステップ７〜１１に分かれ、いずれも２進変換アルゴリズムが適用される。ステップ１〜５において、３個の比較器１２Ｈ、１２Ｍ、１２Ｌにより入力信号Ｖｉｎを３つの参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌと比較した結果に基づいて補正しながら上位ビット１〜６を決定する。ステップ６で、３個の比較器１２Ｈ、１２Ｍ、１２ＬのＶｉｎと参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌと比較した結果に基づいて補正しながらビット７を一旦決定する。

ステップ７では、ステップ６の３個の比較器１２Ｈ、１２Ｍ、１２Ｌの比較結果に基づいてＶｍを決定する。ステップ７以降は比較器１２Ｍによる比較のみを行うので、ＶｈおよびＶｌは演算しない。比較器１２Ｍは、Ｖｉｎと参照アナログ信号Ｖｍとの比較を行う。

さらに、ステップ８で、ステップ７の比較結果に基づいてＶｍを決定する。ステップ８のＶｍは、ステップ７でＶｍがＶｉｎより大きいと判定された時にはステップ７のＶｍから８ＬＳＢ低く、ステップ７でＶｍがＶｉｎより小さいと判定された時にはステップ７のＶｍから８ＬＳＢ高く設定される。図７に示したように、第１実施形態では、ステップ８のＶｍとステップ７のＶｍの差は２ＬＳＢであるが、第２実施形態では、ステップ８のＶｍとステップ７のＶｍの差は８ＬＳＢである。

以下、ステップ９〜１１で、Ｖｍを４ＬＳＢ、２ＬＳＢ、１ＬＳＢだけ変化（増加または減少）させながら、比較器１２Ｍによる比較を行い、ビット８〜１０を決定する。この時、ステップ６で一旦決定されたビット７が変更される場合もあり得る。

以上のように、第２実施形態では、１０ステップで全ビットが決定されることになり、第１実施形態に比べてステップ数が２増加する。

図９に示す第２実施形態の動作例で、ステップ６において、ＶｉｎがＶｈとＶｍの間またはＶｍとＶｌの間にあると判定された時に、ステップ１１までにＶｍがＶｉｎに対して１ＬＳＢ以内に収束することは明らかである。ステップ６において、ＶｉｎがＶｈより高いと判定された時には、図９に示すようにステップ１１までにＶｍがＶｉｎに対して１ＬＳＢ以内に収束する。さらに、ステップ６において、ＶｉｎがＶｌより低いと判定された時に、ステップ１１までにＶｍがＶｉｎに対して１ＬＳＢ以内に収束することも容易に理解できる。このように、ステップ６でのＶｈまたはＶｌにオフセットがあり、ステップ７でのＶｍが補正により誤って設定され、Ｖｍの線形性に問題が生じた場合でも、ＶｍをＶｉｎに収束させることが可能になり、変換誤差は生じない。

ステップごとにＶｍを変化させるビット重みは、ステップが進むに従って徐々に小さくなるが、第２実施形態では、複数の比較器の比較結果を利用する処理から１個の比較器の比較結果を利用する処理に切り替えた後、比較に使用する１つの参照アナログ信号を変化させるビット重みを一旦大きくしている。ビット重みをどの程度大きくするかは、複数の比較器のオフセットなどを考慮して適宜決定することが望ましい。例えば、図９の例では、ステップ７のＶｍからステップ８のＶｍは、ビット７の重み分、すなわち８ＬＳＢ変化させたが、ビット６の重み分、すなわち１６ＬＳＢ変化させるようにしてもよい。この場合、ＶｍをＶｉｎに収束させるには、ステップ数をさらに１増加させる必要がある。

以上のように、第２実施形態では、切り替え時の線形性を保障するため、ステップ数を増加させる。従って、第２実施形態では、アナログ−デジタル変換器のビット数をｋとし、複数の比較器の比較結果に基づいて決定する前記所定のビットまでの上位のビット数をｍとし、複数の比較器のうちの１個の比較器の比較結果に基づいてビット値を決定するステップ数をｎとすると、ｎ＞ｋ−ｍにすることが望ましい。

第１および第２実施形態では、複数の比較器の比較結果を利用する処理から１個の比較器の比較結果を利用する処理に切り替える時に、ＤＡ変換器１４Ａの出力する参照アナログ信号の振幅変化は十分に減少しており、ＤＡ変換器の出力の整定に起因する誤差の影響は小さいと仮定していた。しかし、ＤＡ変換器の出力の整定に起因する誤差の影響が十分に小さくなる前に１個の比較器の比較結果を利用する処理に切り替えた場合、切り替えた後に判定誤差が発生することが考えられ、その場合にはＶｍをＶｉｎに収束させられないことが起こり得る。次に説明する第３実施形態は、切り替え時および切り替え後にＤＡ変換器の出力の整定に起因する誤差がある程度発生してもＶｍをＶｉｎに収束させることが可能な例である。

まず、本発明の第３実施形態の逐次比較型アナログ−デジタル変換器（ＡＤＣ）における処理アルゴリズムを説明する。

第３実施形態の逐次比較型ＡＤＣでは、３個の比較器の比較結果を利用する処理から１個の比較器の比較結果を利用する処理に切り替えた後、比較器間のオフセットを考慮してＶｍを変化させるビットの重みを大きくすると共に、１個の比較器の比較結果を利用する処理は非２進アルゴリズムを利用する。非２進アルゴリズムについては、非特許文献１に記載されている。

第３実施形態の逐次比較型ＡＤＣも、１０ビットのＡＤＣである。第３実施形態の逐次比較型ＡＤＣの処理ステップは、全部で１３ステップであり、前半ステップ１〜６と、後半ステップ７〜１３に分かれる。

ステップ１では、ＤＡ変換器にＤ１＝１、Ｄ２〜Ｄ１０＝０の多ビットデジタル信号を供給する。この多ビットデジタル信号が、参照アナログ信号Ｖｍに対応し、Ｖｍ＝ＶＦＳ／２が発生される。ＶｈはＶｍをビット２の重み量Ｖｒ（１）＝ＶＦＳ／４だけ増加させた電圧値３ＶＦＳ／４であり、ＶｌはＶｍをビット２の重み量Ｖｒ（１）＝ＶＦＳ／４だけ減少させた電圧値ＶＦＳ／４であり、ＶｈおよびＶｌがＶｍと共に発生される。前述のように、ＶＦＳはフルスケール電圧である。

入力信号Ｖｉｎは、Ｖｈ、Ｖｍ、Ｖｌと３個の比較器でそれぞれ比較される。ＶｉｎとＶｈの比較結果がＣｈで、ＶｉｎとＶｍの比較結果がＣｍで、ＶｉｎとＶｌの比較結果がＣｌである。ステップ１では、Ｃｈ、ＣｍおよびＣｌからＭＳＢ（ビット１）とビット２の値が同時に決定される。すなわち、
０≦Ｖｉｎ≦Ｖｌ（Ｃｈ＝０、Ｃｍ＝０，Ｃｌ＝０）ならば、ビット１，２＝００
Ｖｌ≦Ｖｉｎ≦Ｖｍ（Ｃｈ＝０、Ｃｍ＝０，Ｃｌ＝１）ならば、ビット１，２＝０１
Ｖｍ≦Ｖｉｎ≦Ｖｈ（Ｃｈ＝０、Ｃｍ＝１，Ｃｌ＝１）ならば、ビット１，２＝１０
Ｖｈ≦Ｖｉｎ≦ＶＦＳ（Ｃｈ＝０、Ｃｍ＝０，Ｃｌ＝１）ならば、ビット１，２＝１１
とする。

次に、ステップ２〜６でビット３〜７を決定する。

ステップ２〜６において、ビットｉ＋１を決定するステップｉ（ｉ＝２〜６）では、参照アナログ信号Ｖｍ（ｉ）は、前のステップの比較結果に基づいて次のように決定される。

０≦Ｖｉｎ≦Ｖｌ（Ｃｈ＝０、Ｃｍ＝０，Ｃｌ＝０）ならば、
Ｖｍ（ｉ）＝Ｖｌ（ｉ−１）−Ｖｒ（ｉ＋１）
＝Ｖｍ（ｉ−１）−Ｖｒ（ｉ−１）−Ｖｒ（ｉ＋１）
Ｖｌ≦Ｖｉｎ≦Ｖｍ（Ｃｈ＝０、Ｃｍ＝０，Ｃｌ＝１）ならば、
Ｖｍ（ｉ）＝Ｖｍ（ｉ−１）−Ｖｒ（ｉ＋１）
Ｖｍ≦Ｖｉｎ≦Ｖｈ（Ｃｈ＝０、Ｃｍ＝１，Ｃｌ＝１）ならば、
Ｖｍ（ｉ）＝Ｖｍ（ｉ−１）＋Ｖｒ（ｉ＋１）
Ｖｈ≦Ｖｉｎ≦ＶＦＳ（Ｃｈ＝０、Ｃｍ＝０，Ｃｌ＝１）ならば、
Ｖｍ（ｉ）＝Ｖｈ（ｉ−１）＋Ｖｒ（ｉ＋１）
＝Ｖｍ（ｉ−１）＋Ｖｒ（ｉ−１）＋Ｖｒ（ｉ＋１）
ここで、Ｖｒ（ｉ）は、ビットｉの重みを示し、Ｖｒ（ｉ＋１）＝Ｖｒ（ｉ）／２である。例えば、ビット１〜７の重みは、ＶＦＳ／２、ＶＦＳ／４、ＶＦＳ／８、ＶＦＳ／１６、ＶＦＳ／３２、ＶＦＳ／６４、ＶＦＳ／１２８である。ステップ２ではｉ＝２であり、Ｖｒ（ｉ＋１）＝ＶＦＳ／８である。ステップ２では，ステップ１での比較結果に基づいてＶｈ、ＶｍおよびＶｌが決定され、ステップ３〜６では前のステップ２〜５の比較結果に基づいてＶｈ、ＶｍおよびＶｌが決定される。例えば、ステップ１で、Ｖｍ≦Ｖｉｎ≦Ｖｈ（Ｃｈ＝０、Ｃｍ＝１，Ｃｌ＝１）であれば、ステップ２では，Ｖｍ＝Ｖｍ（ｉ−１）＋Ｖｒ（ｉ＋１）＝ＶＦＳ／２＋ＶＦＳ／８＝５ＶＦＳ／８になる。さらに、
Ｖｈ（ｉ）＝Ｖｍ（ｉ）＋Ｖｒ（ｉ＋１）、
Ｖｌ（ｉ）＝Ｖｍ（ｉ）−Ｖｒ（ｉ＋１）
に設定される。

後半のステップ７〜１３では、Ｖｍとの比較結果Ｃｍのみを用いて判定を行う。この場合のＶｍは次のように決定される。

まずステップ７では、ステップ６での３個の比較器の比較結果に基づいて、ステップ２〜６と同様にＶｍを設定し、比較を行う。

ステップ８〜１３を、ステップｊ（ｊ＝１〜６）で表す。ステップｊで、ステップｊ−１のＶｍ（ｊ−１）に加算または減算する値をｐ（ｊ）とする。ｐ（ｊ）は、あらかじめ定められており、例えばメモリにｊ（ｊ＝１〜６）に応じて記憶されており、ｊを入力することによりｐ（ｊ）を読み出して使用できる。また、ｊに応じてｐ（ｊ）を発生して出力する論理回路を使用することも可能である。ステップｊ−１で、ＶｉｎがＶｍより大きいと判定された時にはｐ（ｊ）をステップｊ−１のＶｍ（ｊ−１）に加算し、ＶｉｎがＶｍより大きいと判定された時にはｐ（ｊ）をステップｊ−１のＶｍ（ｊ−１）から減算する。

図１０は、第３実施形態の逐次比較型ＡＤＣで、ステップ６〜１３におけるＶｍの変化例を示す図である。

図１０の例では、ステップ６で、入力信号ＶｉｎはＶｍと正しい参照アナログ信号Ｖｈの間であるとする。しかし、Ｖｈ、ＶｍおよびＶｌがオフセットなどにより実質的にＶｈｅ、ＶｍｅおよびＶｌｅになり、Ｖｈｅ＝Ｖｍｅで、ＶｉｎがＶｈｅ、ＶｍｅおよびＶｌｅより高いと仮定する。この場合、ＶｉｎはＶｈより高く、ステップ５による比較結果に誤りがあったとして補正が行われ、ステップ７のＶｍは、正しい参照アナログ信号Ｖｈより４ＬＳＢ高いレベルに設定される。しかし、ステップ７の正しいＶｍは、ステップ６のＶｍより４ＬＳＢ低く設定されるべきである。言い換えれば、ステップ７でＶｍは、本来Ｖｍが設定されるべきレベルより１６ＬＳＢも高いレベルに設定されることになる。従って、ステップ７での比較で、ＶｍはＶｉｎより高いと判定される。

ステップ８〜１３でのＶｍは、非２進変換アルゴリズムにより設定される。図１０の例では、ｊ＝１〜６に対するｐ（ｊ）は、８、４、２、２、２、１である。従って、ステップ８では、Ｖｍはステップ７のＶｍより８ＬＳＢ低く、以下Ｖｍはステップ１３まで順に４、２、２、２、１ＬＳＢ減少し、ステップ１３でＶｍはステップ７のＶｍより１９ＬＳＢ低くなり、Ｖｉｎに対して１ＬＳＢ以内に収束する。

ここで、ステップ７、８〜１３における冗長性について検討する。ステップ７のＶｍ（７）は、ステップ６の３個の比較器の比較結果から決定される。ステップ８〜１３（ステップｊ（ｊ＝１〜６））で、ステップｊ−１のＶｍ’（ｊ−１）にビット重みｐ（ｊ）が、ステップｊ−１の比較結果に応じて加算または減算される。ここで、ステップｊ−１の比較結果をｄ（ｊ−１）とし、加算の場合はｄ（ｊ−１）＝１、減算の場合はｄ（ｊ−１）＝−１となる。ステップｊのＶｍ’（ｊ）は、次の式（１）で表される。

ここで、“ステップｊの冗長性ｑ（ｊ）”を考える。冗長性とは、ステップｊの比較結果によりステップｊ＋１で加減算するｐ（ｊ＋１）の加減算を誤った時、誤った（反対の）比較結果の範囲に後段のステップによりどこまで近づけるかを示す。その範囲であれば、ステップｊで誤っても正しい変換結果が得られることになる。冗長性ｑ（ｊ）は、次の式（２）で定義される。

一方、ＮビットをＭステップでＡＤ変換する場合、ステップｊで加減算する値ｑ（ｊ）（ｊ＝１，２，…，Ｍ）との関係は次の式（３）で表される。

ここで、オーバーレンジ量とは、Ｎビット（２^Ｎ）をＭ個のステップで収束させるために取りえる数は加減算する値の総和を超えてしまうことになり、その余り分（ＮビットＡＤ変換の場合に上下にはみ出してしまう分）を示す。

非特許文献１は、これらのことから次の式（４）が得られることを報告している。

以上説明したことから、ＮビットＭステップ逐次ＡＤ変換の時、式（３）を満たすように各段の冗長性ｑ（ｊ）とオーバーレンジ量を設計すれば、それを実現するｐ（ｊ）は式（４）を用いて計算することができる。

図１０に示した例では、１９ＬＳＢを７つのステップで変換するように設計した場合を示している。各ステップの冗長性は、６つのステップで８ＬＳＢをほぼ半減していくように加減算する値ｐ（ｊ）を決めることができ、図１０では、８、４、２、２、２、１ＬＳＢとしている。なお、これらの値は、一例であり、設計に応じて適宜決定される事項である。

図１１は、図１０に示した変換アルゴリズムを実現する本発明の第３実施形態の逐次比較型アナログ−デジタル変換器（ＡＤＣ）の構成を示す図である。

図１１に示すように、第３実施形態の逐次比較型ＡＤＣは、３個の比較器１２Ｈ、１２Ｍ、１２Ｌと、比較結果判定回路２１と、比較ステップ制御回路２２と、加減算値発生回路２３と、加算減算器２４と、第１レジスタ２５と、第２レジスタ２６と、出力レジスタ２７と、ＤＡ変換器（デジタル−アナログ変換器）１４Ａと、を備える。比較結果判定回路２１、比較ステップ制御回路２２、加減算値発生回路２３、加算減算器２４、第１レジスタ２５、第２レジスタ２６および出力レジスタ２７が、逐次比較制御回路１３Ｂを構成する。

入力アナログ信号ＳＡは、図示していないサンプルホールド回路で一旦保持され、入力信号Ｖｉｎとして３個の比較器１２Ｈ、１２Ｍ、１２Ｌに入力される。ＤＡ変換器１４Ａは、図３と同様に、逐次比較制御回路１３Ｂからの多ビットデジタル信号Ｄ１〜Ｄ１０に応じて、異なる３つの参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌを出力する。３個の比較器１２Ｈ、１２Ｍ、１２Ｌは、入力信号Ｖｉｎを参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌとそれぞれ比較し、比較結果Ｃｈ、Ｃｍ、Ｃｌを出力する。比較結果Ｃｈ、Ｃｍ、Ｃｌは比較結果判定回路２１に入力される。比較結果判定回路２１は、比較結果Ｃｈ、Ｃｍ、Ｃｌに基づいて、入力信号Ｖｉｎと参照アナログ信号Ｖｈ、Ｖｍ、Ｖｌとの比較結果Ｊを出力すると共に、オーバーフローおよびアンダーフローを示す信号Ｅｏおよび矛盾した結果の有無を示す信号Ｅｂを出力する。比較ステップ制御回路２２は、各比較ステップを制御する。加減算値発生回路２３は、各比較ステップごとにその前のステップの比較レベルに加減算する値を発生する。加算減算器２４は、比較結果判定回路２１の出力する結果により加算か減算かが制御され、比較ステップごとにその前のステップの比較レベルに、加減算値発生回路２３の出力する値を加算または減算する。第２レジスタ２６は、加算減算器２４の出力を加算または減算の結果Ｄ１’〜Ｄ１０ ’を一時保持し、ＤＡ変換器１４Ａ、第１レジスタ２５および出力レジスタ２７に、多ビットデジタル信号Ｄ１〜Ｄ１０として出力する。第１レジスタ２５は、多ビットデジタル信号Ｄ１〜Ｄ１０を一時保持し、加算減算器２４に直前のステップのデータとして出力する。出力レジスタ２７は、第２レジスタ２６から出力される多ビットデジタル信号Ｄ１〜Ｄ１０が確定した時に保持し、ＡＤ変換値として出力する。

図１２は、ＤＡ変換器１４Ａの構成の一部を示す図である。ＤＡ変換器１４Ａは、抵抗Ｒ０、Ｒ１、…、Ｒｉ、…ＲＮ−１、ＲＮを、フルスケール電圧ＶＦＳの端子とＧＮＤとの間に直列に接続したラダー抵抗と、ラダー抵抗の接続ノードの電圧信号を取り出すスイッチＴｒ０、Ｔｒｉ、…ＴｒＮと、を備える。スイッチＴｒ０、Ｔｒｉ、…ＴｒＮの他方の端（出力端）は、共通に接続される。ＤＡ変換器１４Ａでは、図示していないデコーダにより、Ｖｍに対応する多ビットデジタル信号Ｄ１〜Ｄ１０をデコードしてスイッチＴｒ０、Ｔｒｉ、…ＴｒＮの１つを選択することにより、ラダー抵抗の１個の接続ノードの電圧信号をＶｍとして取り出すことができる。参照アナログ信号ＶｈおよびＶｌを発生して出力するには、ラダー抵抗と、スイッチ列と、デコーダが３組必要であるが、ラダー抵抗は共通化することが望ましい。また、図示していないが、ＤＡ変換器１４Ａは、比較ステップ制御回路２２から出力されるステップ１〜６までを示す信号に対応したＶｈとＶｍおよびＶｍとＶｌの差を示すデータを発生して多ビットデジタル信号Ｄ１〜Ｄ１０に加減算するデジタル演算回路を備え、その出力をＶｈおよびＶｌ用のデコーダに印加する。

なお、完全差動のＶｍに相当するＤＡＣ出力を発生する電流出力形式のＤＡ変換器と、２^-nの重みを有する完全差動の電流出力形式のサブＤＡＣ出力を発生するサブＤＡ変換器を設け、多ビットデジタル信号Ｄ１〜Ｄ１０に応じてＤＡ変換器がＤＡＣ出力を発生し、ステップを示す信号Ｑ１〜Ｑ１５に応じてサブＤＡ変換器がサブＤＡＣ出力を発生し、ＶｈおよびＶｌは、ＤＡＣ出力にサブＤＡＣ出力または負変換したサブＤＡＣ出力を加算することによりＶｈおよびＶｌを発生することも可能である。これであれば、電流の加算処理のみでＶｈおよびＶｌが発生できる。

また、特許文献１の図１７に記載した比較器を、比較器１２Ｈ、１２Ｍ、１２Ｌとして使用する場合には、その＋入力端子および−入力端子に加減算する電圧を印加するように構成することが可能であり、その場合、ＤＡ変換器１４Ａは、Ｖｍと加減算する電圧を発生すればよい。

図１３は、比較結果判定回路２１の構成および動作を示す真理値表を示す図である。

図１３の（Ａ）に示すように、比較結果判定回路２１は論理回路で構成され、入力される比較結果Ｃｈ、Ｃｍ、Ｃｌに応じて、図１３の（Ｂ）に示すような信号Ｊ、ＥｏおよびＥｂを出力する。信号Ｊは、入力信号Ｖｉｎと参照アナログ信号Ｖｍとの比較結果である。信号Ｅｏは、“１”の時にオーバーフローまたはアンダーフローが発生したことを示し、“０”の時にオーバーフローまたはアンダーフローが発生していないことを示す。Ｅｂは、比較結果Ｃｈ、Ｃｍ、Ｃｌが矛盾した結果であることを示す。Ｅｂが“０”の場合には、以上が発生したと判定され、ＡＤ変換処理を停止するか、そのステップの処理を無視するなどの処理が行われ、ＪおよびＥｏは無視される。

図１４は、比較ステップ制御回路２２を構成するリングカウンタの構成を示す図である。リングカウンタは広く知られている回路であり、出力のうち１つが“１”に、残りが“０”になり、クロックＣＬＫに応じて“１”になる出力の位置が１つずつ移動する。図１４の（Ａ）は、一般的に使用される１０ビットのリングカウンタで、クリアＣＬＲにより初期化されて全出力が“０”になり、ＣＬＫに応じてＱ１が“１”になり、以下ＣＬＫに応じて“１”の位置が移動し、Ｑ１０が“１”から “０”になると、ＡＮＤゲートからの帰還によりＱ１が再び“１”になり、この動作を繰り返す。

第３実施形態では、図１４の（Ａ）に示すリングカウンタを使用することも可能であるが、第３実施形態では動作を繰り返す必要がないので、図１４の（Ｂ）に示すリングカウンタを使用する。図１４の（Ｂ）は、１５ビットのリングカウンタの例を示す。第３実施形態のステップ数は１３であり、Ｑ１３までを比較用動作クロックとして使用し、Ｑ１４およびＱ１５は変換終了を知らせるエンドパルスとして、また出力レジスタ２７にＡＤ変換値を保存するクロックとして使用する。

図１５は、第２レジスタ２６の構成を示し、第１レジスタ２５および出力レジスタ２７も同様の構成を備える。図１５の回路は広く知られているので、説明は省略する。

図１６は、加減算値発生回路２３の構成と、加減算値発生回路２３の周辺部の構成を示す図である。図１６に示すように、加減算値発生回路２３は、アドレス設定回路３１と、メモリ３２と、を備える。

加減算値発生回路２３は、前述の前半ステップ１〜６では３個の比較器１２Ｈ、１２Ｍ、１２Ｌを用いて２進変換アルゴリズムで補正しながらビット１〜７の値を決定し（ただし、前半ステップで決定したビットが後半ステップで変更される場合もある）、後半ステップでは１個の比較器１２Ｍを用いて非２進変換アルゴリズムでビット８〜１０の値を決定する処理を行う場合に、加減算する値Ｍ１〜Ｍ９を発生する。

前半ステップ１〜６では、比較結果判定回路２１の出力Ｊ、ＥｏおよびＥｂに応じて補正を行うので、メモリ３２には、比較ステップ制御回路２２からのステップ１〜６を示す信号Ｑ１〜Ｑ１５とＪ、ＥｏおよびＥｂをアドレスとして、前半ステップで加減算する値Ｍ１〜Ｍ９を記憶しておく。例えば、Ｑ１＝“１”（他のＱは“０”、以下省略）であれば、ステップ１なので、Ｍ１＝“１”、Ｍ２〜Ｍ９＝“０”が記憶されている。これがＶＦＳ／２に相当する。Ｑ２＝“１” であれば、ステップ２なので、Ｑ２＝“１”、Ｅｏ＝“０”およびＥｂ＝“１”に対してＭ３＝“１”、Ｍ１〜Ｍ２、Ｍ４〜Ｍ９＝“０”が記憶され（これがＶＦＳ／８に相当する）、Ｑ２＝“１”およびＥｏ＝“０”に対してＭ２〜Ｍ３＝“１”、Ｍ１、Ｍ４〜Ｍ９＝“０”が記憶される（これが３ＶＦＳ／８に相当する）。

後半ステップ７〜１３では、比較結果判定回路２１の出力にかかわらず、加減算する値は非２進変換アルゴリズムであらかじめ決まっているので、Ｑ７＝“１”〜Ｑ１３＝“１”に対して、非２進変換アルゴリズムにより決定された加減算する値が記憶されている。

各ステップで、アドレス設定回路３１が、比較ステップ制御回路２２からのステップを示す信号Ｑ１〜Ｑ１５、Ｊ、ＥｏおよびＥｂに応じてアドレスを設定し、メモリ３２から加減算する値を読み出して加算減算器２４に出力する。

メモリ３２は、設計段階から各ステップで加減算する値があらかじめ決められている場合にはＲＯＭで構成でき、加減算する値を設計後に任意に設定する必要がある場合には、フラッシュメモリで構成し、後で加減算する値を書き込む。また、メモリ３２をＲＡＭで構成し、起動時にＲＡＭに加減算する値を書き込むようにしてもよい。

図１７は、加算減算器２４の構成を示す図である。加算減算器２４は、Ｊ＝１の時に第１レジスタ２５からの多ビットデジタル信号Ｄ１〜Ｄ１０に、加減算値発生回路２３からの加減算する値Ｍ１〜Ｍ９を加算し、Ｊ＝０の時に第１レジスタ２５からの多ビットデジタル信号Ｄ１〜Ｄ１０から、加減算値発生回路２３からの加減算する値Ｍ１〜Ｍ９を減算する。

図１６に示すように、第３実施形態では、加減算値発生回路２３がメモリを備え、比較ステップ制御回路２２からのステップを示す信号および比較結果判定回路２１からの信号をアドレスとしてメモリに各ステップで加減算する値を記憶しておいて読み出した。加減算する値を論理回路で発生することも可能である。

図１８は、第３実施形態において、加減算値発生回路２３を論理回路で実現する変形例の構成を示す図である。図１８に示すように、加減算値発生回路２３は、３比較器用加減算値発生回路４１と、非２進用加減算値発生回路４２と、を備える。３比較器用加減算値発生回路４１は、ステップ１〜６の間、比較ステップ制御回路２２からのステップを示す信号および比較結果判定回路２１からの信号Ｊ、Ｅｏ、Ｅｂを入力として、２進変換アルゴリズムに従って補正を伴う加減算値を発生する。非２進用加減算値発生回路４２は、ステップ７〜１３の間、比較ステップ制御回路２２からのステップを示す信号および比較結果判定回路２１からの信号Ｊを入力として、非２進変換アルゴリズムに従って加減算値を発生する。比較器用加減算値発生回路４１および非２進用加減算値発生回路４２は、ＲＴＬ言語などで記述すれば容易に設計可能である。

以上説明した第１から第３実施形態では、前半のステップ６までを３個の比較器の比較結果を利用して補正しながらビットの値を決定し、残りのステップでは１個の比較器の比較結果を利用して補正しながらビットの値を決定した。どのステップから１個の比較器による判定に切り替えるかについて検討する。微細ＣＭＯＳ技術の採用で、電源電圧が低下した場合、信号振幅は差動で１Ｖ程度と考えられる。一方、比較器のオフセットは、２つのＭＯＳトランジスタの閾値電圧のミスマッチが原因であり、その大きさは数ｍＶ程度と見積もれる。仮に８ｍＶとすると、フルスケール電圧（最大信号振幅）の８／１０００＝１／１２８で、７ビット相当となる。従って、これ以下の判定に３個の比較器を用いることは不利となるため、３個の比較器から１個の比較器の使用に切り替えるステップはステップ７の近傍とすることが望ましい。実際には、設計仕様により、信号振幅、ミスマッチの大きさ、冗長度の設定など、ある程度の範囲でバラツクので、切り替わりのステップはステップ６からステップ８の間にすることが、設計の容易性と、本発明の特徴である冗長性を大きくすることによる変換速度の向上から合理的といえる。

以上説明した以外にも各種の変形例が可能であるのはいうまでもない。例えば、前述のように、前半ステップで使用する比較器の個数は３個に限定されず、２個でも、４個以上でもよい。

本発明は、逐次比較型ＡＤ変換回路に適用可能である。

１２、１２Ｈ、１２Ｍ、１２Ｌ 比較器
１３、１３Ａ、１３Ｂ 逐次比較制御回路
１４、１４Ａ ＤＡ変換器
２１ 比較結果判定回路
２２ 比較ステップ制御回路
２３ 加減算値発生回路
２４ 加算減算器
２５ 第１レジスタ
２６ 第２レジスタ
２７ 出力レジスタ

Claims (3)

1. 多ビットデジタル信号に応じて異なる複数の参照アナログ信号を出力するデジタル−アナログ変換器と、
   入力アナログ信号を前記複数の参照アナログ信号と比較する複数の比較器と、
   前記複数の参照アナログ信号の少なくとも１つが前記入力アナログ信号に近づくように、前記多ビットデジタル信号のビット値を上位から順に変化させ、変化させた前記複数の参照アナログ信号に応じた前記複数の比較器の比較結果に基づいて、前記多ビットデジタル信号のビット値を上位から順に決定すると共に決定済みのビット値を補正する逐次比較制御回路と、を備えるアナログ−デジタル変換器であって、
   前記逐次比較制御回路は、前記多ビットデジタル信号のビット値を、所定のビットまで前記複数の比較器の比較結果に基づいて決定すると共に補正を行い、前記所定のビットより下位のビットは、前記複数の比較器のうちの１個の比較器の比較結果に基づいて決定することを特徴とするアナログ−デジタル変換器。
2. 当該アナログ−デジタル変換器のビット数をｎとし、前記複数の比較器の比較結果に基づいて決定する前記所定のビットまでの上位のビット数をｍとし、前記複数の比較器のうちの１個の比較器の比較結果に基づいてビット値を決定するステップ数をｋとすると、ｋ＞ｎ−ｍである請求項１に記載のアナログ−デジタル変換器。
3. 前記逐次比較制御回路は、前記所定のビットより下位のビットを決定する時には、前記多ビットデジタル信号のビット値を非２進変換アルゴリズムに従って変化させる請求項１または２に記載のアナログ−デジタル変換器。

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