JP2011091559A - アナログ−デジタル変換器 - Google Patents
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Abstract
【解決手段】多ビットデジタル信号D1-D10に応じて異なる複数の参照アナログ信号Vh,Vm,Vlを出力するデジタル−アナログ変換器14Aと、入力アナログ信号を複数の参照アナログ信号と比較する複数の比較器12H,12M,12Lと、複数の参照アナログ信号の少なくとも1つが入力アナログ信号Vinに近づくように、多ビットデジタル信号のビット値を上位から順に変化させ、比較結果に基づいてビット値を上位から順に決定すると共に決定済みの上位のビット値を補正する逐次比較制御回路と、を備えるアナログ−デジタル変換器であって、逐次比較制御回路13Bは、多ビットデジタル信号のビット値を、所定のビットまで複数の比較器の比較結果に基づいて決定すると共に補正を行い、所定のビットより下位のビットは、複数の比較器のうちの1個の比較器の比較結果に基づいて決定する。
【選択図】図11
Description
0≦Vin≦Vl(Ch=0、Cm=0,Cl=0)ならば、ビット1,2=00
Vl≦Vin≦Vm(Ch=0、Cm=0,Cl=1)ならば、ビット1,2=01
Vm≦Vin≦Vh(Ch=0、Cm=1,Cl=1)ならば、ビット1,2=10
Vh≦Vin≦VFS(Ch=0、Cm=0,Cl=1)ならば、ビット1,2=11
とする。
Vm(i)=Vl(i−1)−Vr(i+1)
=Vm(i−1)−Vr(i−1)−Vr(i+1)
Vl≦Vin≦Vm(Ch=0、Cm=0,Cl=1)ならば、
Vm(i)=Vm(i−1)−Vr(i+1)
Vm≦Vin≦Vh(Ch=0、Cm=1,Cl=1)ならば、
Vm(i)=Vm(i−1)+Vr(i+1)
Vh≦Vin≦VFS(Ch=0、Cm=0,Cl=1)ならば、
Vm(i)=Vh(i−1)+Vr(i+1)
=Vm(i−1)+Vr(i−1)+Vr(i+1)
ここで、Vr(i)は、ビットiの重みを示し、Vr(i+1)=Vr(i)/2である。例えば、ビット1〜7の重みは、VFS/2、VFS/4、VFS/8、VFS/16、VFS/32、VFS/64、VFS/128である。ステップ2ではi=2であり、Vr(i+1)=VFS/8である。ステップ2では,ステップ1での比較結果に基づいてVh、VmおよびVlが決定され、ステップ3〜6では前のステップ2〜5の比較結果に基づいてVh、VmおよびVlが決定される。例えば、ステップ1で、Vm≦Vin≦Vh(Ch=0、Cm=1,Cl=1)であれば、ステップ2では,Vm=Vm(i−1)+Vr(i+1)=VFS/2+VFS/8=5VFS/8になる。さらに、
Vh(i)=Vm(i)+Vr(i+1)、
Vl(i)=Vm(i)−Vr(i+1)
に設定される。
13、13A、13B 逐次比較制御回路
14、14A DA変換器
21 比較結果判定回路
22 比較ステップ制御回路
23 加減算値発生回路
24 加算減算器
25 第1レジスタ
26 第2レジスタ
27 出力レジスタ
Claims (3)
- 多ビットデジタル信号に応じて異なる複数の参照アナログ信号を出力するデジタル−アナログ変換器と、
入力アナログ信号を前記複数の参照アナログ信号と比較する複数の比較器と、
前記複数の参照アナログ信号の少なくとも1つが前記入力アナログ信号に近づくように、前記多ビットデジタル信号のビット値を上位から順に変化させ、変化させた前記複数の参照アナログ信号に応じた前記複数の比較器の比較結果に基づいて、前記多ビットデジタル信号のビット値を上位から順に決定すると共に決定済みのビット値を補正する逐次比較制御回路と、を備えるアナログ−デジタル変換器であって、
前記逐次比較制御回路は、前記多ビットデジタル信号のビット値を、所定のビットまで前記複数の比較器の比較結果に基づいて決定すると共に補正を行い、前記所定のビットより下位のビットは、前記複数の比較器のうちの1個の比較器の比較結果に基づいて決定することを特徴とするアナログ−デジタル変換器。 - 当該アナログ−デジタル変換器のビット数をnとし、前記複数の比較器の比較結果に基づいて決定する前記所定のビットまでの上位のビット数をmとし、前記複数の比較器のうちの1個の比較器の比較結果に基づいてビット値を決定するステップ数をkとすると、k>n−mである請求項1に記載のアナログ−デジタル変換器。
- 前記逐次比較制御回路は、前記所定のビットより下位のビットを決定する時には、前記多ビットデジタル信号のビット値を非2進変換アルゴリズムに従って変化させる請求項1または2に記載のアナログ−デジタル変換器。
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