JP2560478B2 - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
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- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はアナログ・ディジタル変換回路に関し、特に
CMOS回路により構成された逐次比較型アナログ・ディジ
タル変換回路の新規な構成に関する。
CMOS回路により構成された逐次比較型アナログ・ディジ
タル変換回路の新規な構成に関する。
従来の技術 近年のCMOS技術の進歩により、アナログ・ディジタル
変換器（以下、ADCと記載する）等のアナログ回路まで
も含んだディジタル集積回路が普及している。
変換器（以下、ADCと記載する）等のアナログ回路まで
も含んだディジタル集積回路が普及している。
第８図は、上述のような用途に使用されるアナログ・
ディジタル変換回路の基本的な構成を示すブロック図で
ある。
ディジタル変換回路の基本的な構成を示すブロック図で
ある。
同図に示すように、このアナログ・ディジタル変換回
路は、アナログ入力VINを標本化するサンプル・ホール
ド器（以下、S/Hと記載する）11と、基準電圧VREFを入
力とするディジタル・アナログ変換器（以下、DACと記
載する）13と、S/H11が標本化したアナログ入力とDAC13
の出力VDACとを比較する比較器CM1とを備えている。こ
こで、比較器CM1の出力は、逐次比較制御部12に入力さ
れ、逐次比較制御部12は、DAC13にディジタル値を与え
る。
路は、アナログ入力VINを標本化するサンプル・ホール
ド器（以下、S/Hと記載する）11と、基準電圧VREFを入
力とするディジタル・アナログ変換器（以下、DACと記
載する）13と、S/H11が標本化したアナログ入力とDAC13
の出力VDACとを比較する比較器CM1とを備えている。こ
こで、比較器CM1の出力は、逐次比較制御部12に入力さ
れ、逐次比較制御部12は、DAC13にディジタル値を与え
る。
一般に、逐次比較型ADCでは、DAC13は、基準電圧VREF
の1/2の電圧と最初に値標本化した入力電圧VINとを比較
してVDACを出力し、比較器CM1は、入力電圧VINとVDACと
を比較する。ここで、その比較結果が、VIN＞VDACの場
合には基準電圧VREFの3/4の値をVDACに出力する。ま
た、比較結果がVIN＜VDACの場合には、基準電圧VREFの1
/4の値をVDACに出力する。更に、VDACとの比較を繰り返
し比較結果により、次の比較電圧を決定する。尚、この
ような制御は逐次比較制御部12によって行なわれる。
の1/2の電圧と最初に値標本化した入力電圧VINとを比較
してVDACを出力し、比較器CM1は、入力電圧VINとVDACと
を比較する。ここで、その比較結果が、VIN＞VDACの場
合には基準電圧VREFの3/4の値をVDACに出力する。ま
た、比較結果がVIN＜VDACの場合には、基準電圧VREFの1
/4の値をVDACに出力する。更に、VDACとの比較を繰り返
し比較結果により、次の比較電圧を決定する。尚、この
ような制御は逐次比較制御部12によって行なわれる。
第２図は、上述のようなADCにおいて使用される電荷
平衡標本化比較器14を構成する比較器、即ち、第８図に
示した回路では比較器CM1の典型的な構成を示す図であ
る。
平衡標本化比較器14を構成する比較器、即ち、第８図に
示した回路では比較器CM1の典型的な構成を示す図であ
る。
第２図に示すように、この回路は、一端に入力電圧V
INおよびVDACに接続されたスイッチS1およびS2と、これ
らスイッチS1およびS2の他端に共通に一端を接続された
コンデンサＣと、コンデンサＣの他端と出力VOUTとの間
に並列に挿入されたスイッチS3およびインバータINVと
から構成されている。
INおよびVDACに接続されたスイッチS1およびS2と、これ
らスイッチS1およびS2の他端に共通に一端を接続された
コンデンサＣと、コンデンサＣの他端と出力VOUTとの間
に並列に挿入されたスイッチS3およびインバータINVと
から構成されている。
第４図は、上述のような回路において使用されるイン
バータINVの入出力特性を示すグラフである。
バータINVの入出力特性を示すグラフである。
比較器CM1において、最初にスイッチS2、S3を閉じて
零補正をすると、VX点は、VB1となる。ここで、コンデ
ンサＣの電荷Ｑは、 Ｑ＝Ｃ（VIN−VB1） 〔但し、VB1は、INVのバイアス電圧〕 となる。
零補正をすると、VX点は、VB1となる。ここで、コンデ
ンサＣの電荷Ｑは、 Ｑ＝Ｃ（VIN−VB1） 〔但し、VB1は、INVのバイアス電圧〕 となる。
次に、S2、S3を開放し、S1を閉じると、電荷は保存さ
れるから、 Ｑ＝Ｃ（VIN−VB1）＝Ｃ（VDAC−VX） となり、VXの電位は、 VX＝VB1＋（VDAC−VIN） ΔVOUT＝−Ａ（VDAC−VIN） 〔但し、ＡはインバータINVのVB1でのゲイン〕 となる。
れるから、 Ｑ＝Ｃ（VIN−VB1）＝Ｃ（VDAC−VX） となり、VXの電位は、 VX＝VB1＋（VDAC−VIN） ΔVOUT＝−Ａ（VDAC−VIN） 〔但し、ＡはインバータINVのVB1でのゲイン〕 となる。
従って、インバータ出力VOUTは、VIN＞VDACの場合ハ
イ・レベル（以下、“1"と記載する）、VIN＜VDACの場
合、ロウ・レベル（以下、“0"と記載する）となる。以
上のようにして、比較器CM1の出力に、比較結果がVOUT
として現われる。
イ・レベル（以下、“1"と記載する）、VIN＜VDACの場
合、ロウ・レベル（以下、“0"と記載する）となる。以
上のようにして、比較器CM1の出力に、比較結果がVOUT
として現われる。
以上のように構成された比較器CM1を搭載した、第８
図に示した従来のADCの動作について、以下に詳細に説
明する。尚、説明の便宜上、このADCは、分解能３ビッ
ト、基準電圧VREF＝5V、比較器のバイアス電圧VB1＝1.5
V、アナログ入力電圧VIN＝5Vとする。
図に示した従来のADCの動作について、以下に詳細に説
明する。尚、説明の便宜上、このADCは、分解能３ビッ
ト、基準電圧VREF＝5V、比較器のバイアス電圧VB1＝1.5
V、アナログ入力電圧VIN＝5Vとする。
第９図は、このADCの動作を説明するタイムチャート
である。
である。
最初に、タイミングTSにおいて、アナログ入力VINを
サンプリングしてコンデンサＣに充電する。次に、VDAC
に基準電圧VREF＝5Vの1/2の値（2.5V）を印加すると、
電圧VXは VX＝1.5V＋（2.5V−5V）＝−1V 〔ここで、“Ｖ”は、電圧の単位“V"を表す〕 となる。
サンプリングしてコンデンサＣに充電する。次に、VDAC
に基準電圧VREF＝5Vの1/2の値（2.5V）を印加すると、
電圧VXは VX＝1.5V＋（2.5V−5V）＝−1V 〔ここで、“Ｖ”は、電圧の単位“V"を表す〕 となる。
発明が解決しようとする課題 ここで、このADCの比較器において、第４図に曲線41
として示すような入出力特性を示すインバータが搭載さ
れている場合、バイアス電圧VB2＝3.5V、VREF＝5V、VIN
＝0Vとなったとすると、上述の説明と同様にVXの値は、 VX＝3.5V＋（2.5V＋0V）＝＋6V となる。尚、第10図は、このような場合のADCの動作を
示す図である。
として示すような入出力特性を示すインバータが搭載さ
れている場合、バイアス電圧VB2＝3.5V、VREF＝5V、VIN
＝0Vとなったとすると、上述の説明と同様にVXの値は、 VX＝3.5V＋（2.5V＋0V）＝＋6V となる。尚、第10図は、このような場合のADCの動作を
示す図である。
このように、従来の制御方法においては、インバータ
の入出力特性のバラツキにより、接地電位（0V）以下の
−1Vおよび基準電圧以上の＋6VがVX点に印加される。CM
OS回路で構成する電荷平衡標本化比較器の場合、スイッ
チS1〜S3はＰチャンネルMOSトランジスタとＮチャンネ
ルMOSトランジスタで構成されるため、Ｐ−Ｎ接合部と
Ｎ−Ｐ接合部が必ず存在する。このため上記のようにVX
点に接地電位と基準電圧間の電圧範囲を越える電圧が印
加されるとＰ−Ｎ接合に順バイアスされるため電流が流
れ、コンデンサＣにアナログ入力電圧VINを印加した時
の電荷が保存されなくなり、ADCの変換確度が大幅に悪
化して比較器として機能しなくなる。
の入出力特性のバラツキにより、接地電位（0V）以下の
−1Vおよび基準電圧以上の＋6VがVX点に印加される。CM
OS回路で構成する電荷平衡標本化比較器の場合、スイッ
チS1〜S3はＰチャンネルMOSトランジスタとＮチャンネ
ルMOSトランジスタで構成されるため、Ｐ−Ｎ接合部と
Ｎ−Ｐ接合部が必ず存在する。このため上記のようにVX
点に接地電位と基準電圧間の電圧範囲を越える電圧が印
加されるとＰ−Ｎ接合に順バイアスされるため電流が流
れ、コンデンサＣにアナログ入力電圧VINを印加した時
の電荷が保存されなくなり、ADCの変換確度が大幅に悪
化して比較器として機能しなくなる。
このような問題を解決するためには、アナログ入力電
圧VINを1V〜4V程度に制限するか、比較器のインバータ
のバイアス点が2.5V±0.5V程度になるように製造上のバ
ラツキを極力おさえるとともに、厳密に特性試験を実施
して規格範囲をはずれたものを廃棄する必要がある。
圧VINを1V〜4V程度に制限するか、比較器のインバータ
のバイアス点が2.5V±0.5V程度になるように製造上のバ
ラツキを極力おさえるとともに、厳密に特性試験を実施
して規格範囲をはずれたものを廃棄する必要がある。
しかしながら、アナログ入力電圧範囲を制限するとAD
Cの応用範囲が大幅に狭くなり、また、インバータのバ
イアス点を制限すると製造上の歩留りが極端に低下して
大幅なコストアップとなる。
Cの応用範囲が大幅に狭くなり、また、インバータのバ
イアス点を制限すると製造上の歩留りが極端に低下して
大幅なコストアップとなる。
そこで、本発明は、上記従来技術の問題点を解決し、
製造上の歩留り低下あるいはコストの上昇を生じること
なく、応用範囲の広いADC回路が実現できるような、新
規なADC回路の構成を提供することをその目的としてい
る。
製造上の歩留り低下あるいはコストの上昇を生じること
なく、応用範囲の広いADC回路が実現できるような、新
規なADC回路の構成を提供することをその目的としてい
る。
課題を解決するための手段 本発明は、アナログ入力を受けるサンプル・ホールド
回路と、逐次比較制御部と、入力される基準電圧よりも
低い所定の電圧を参照電圧として該逐次比較制御部の出
力から比較電圧を発生するディジタル・アナログ変換部
と、該サンプル・ホールド部の出力と該ディジタル・ア
ナログ変換部の出力とを比較する第１比較器と、該参照
電圧と等しいかまたはそれよりも高い電圧であり且つ該
基準電圧以下の所定の電圧とアナログ入力電圧とを比較
する第２比較器と、該参照電圧よりも低く且つ接地電位
と等しいかまたはそれよりも高い所定の電圧とアナログ
入力電圧とを比較する第３比較器とを備えた逐次比較型
アナログ・ディジタル変換器に関する発明である。
回路と、逐次比較制御部と、入力される基準電圧よりも
低い所定の電圧を参照電圧として該逐次比較制御部の出
力から比較電圧を発生するディジタル・アナログ変換部
と、該サンプル・ホールド部の出力と該ディジタル・ア
ナログ変換部の出力とを比較する第１比較器と、該参照
電圧と等しいかまたはそれよりも高い電圧であり且つ該
基準電圧以下の所定の電圧とアナログ入力電圧とを比較
する第２比較器と、該参照電圧よりも低く且つ接地電位
と等しいかまたはそれよりも高い所定の電圧とアナログ
入力電圧とを比較する第３比較器とを備えた逐次比較型
アナログ・ディジタル変換器に関する発明である。
その構成上の特徴は、上記逐次比較型アナログ・ディ
ジタル変換器において、上記該逐次比較制御部が、下記
のような構成の（ａ）第1D型フリップフロップ、（ｂ）
初段回路、（ｃ）少なくともひとつの第２段回路および
（ｄ）終段回路から構成されている点にある。
ジタル変換器において、上記該逐次比較制御部が、下記
のような構成の（ａ）第1D型フリップフロップ、（ｂ）
初段回路、（ｃ）少なくともひとつの第２段回路および
（ｄ）終段回路から構成されている点にある。
ここで、 （ａ）第1D型フリップフロップは、外部からのトリガ信
号を遅延させてサンプリングタイミング信号を発生す
る。
号を遅延させてサンプリングタイミング信号を発生す
る。
（ｂ）初段回路は； 該第1D型フリップフロップ出力を更に遅延させて第１
タイミング信号を発生する第2D型フリップフロップと、 該第１タイミング信号および該第１比較器出力の論理
積と該第２比較器出力を受ける否定論理和回路並びに該
第３比較器の出力および該トリガ信号を受ける否定論理
和回路を含みディジタル信号の第１桁の値を出力する第
１セットリセット型フリップフロップと、 該第３比較器出力の反転信号および該第１タイミング
信号の論理和と該第１桁の値とを受けて該DA変換部への
入力信号の第１桁の値を発生する論理和回路とを備え
る。
タイミング信号を発生する第2D型フリップフロップと、 該第１タイミング信号および該第１比較器出力の論理
積と該第２比較器出力を受ける否定論理和回路並びに該
第３比較器の出力および該トリガ信号を受ける否定論理
和回路を含みディジタル信号の第１桁の値を出力する第
１セットリセット型フリップフロップと、 該第３比較器出力の反転信号および該第１タイミング
信号の論理和と該第１桁の値とを受けて該DA変換部への
入力信号の第１桁の値を発生する論理和回路とを備え
る。
（ｃ）第２段回路は； 該第１タイミング信号または前段のＤ型フリップフロ
ップの出力を更に遅延させて第２タイミング信号を発生
する第3D型フリップフロップと、 該第２タイミング信号および該第１比較器出力の論理
積を受ける否定論理和回路並びに該トリガ信号を受ける
否定論理和回路を含みディジタル信号の第２桁以降の値
を出力する第２セットリセット型フリップフロップと、 該第２比較器出力および該第１タイミング信号の論理
和と該第２桁以降の値とを受けて該DA変換部への入力信
号の第２桁以降の値を発生する論理和回路とを備える。
ップの出力を更に遅延させて第２タイミング信号を発生
する第3D型フリップフロップと、 該第２タイミング信号および該第１比較器出力の論理
積を受ける否定論理和回路並びに該トリガ信号を受ける
否定論理和回路を含みディジタル信号の第２桁以降の値
を出力する第２セットリセット型フリップフロップと、 該第２比較器出力および該第１タイミング信号の論理
和と該第２桁以降の値とを受けて該DA変換部への入力信
号の第２桁以降の値を発生する論理和回路とを備える。
（ｄ）終段回路は； 該第２タイミング信号を更に遅延させて第３タイミン
グ信号を発生する第4D型フリップフロップと、 該第３タイミング信号および該第１比較器出力の論理
積を受ける否定論理和回路並びに該トリガ信号を受ける
否定論理和回路を含みディジタル信号の最終桁の値を出
力する第３セットリセット型フリップフロップと、 該第３タイミング信号および該最終桁の値を受けて該
DA変換部への入力信号の最終桁の値を発生する論理和回
路とを備える。
グ信号を発生する第4D型フリップフロップと、 該第３タイミング信号および該第１比較器出力の論理
積を受ける否定論理和回路並びに該トリガ信号を受ける
否定論理和回路を含みディジタル信号の最終桁の値を出
力する第３セットリセット型フリップフロップと、 該第３タイミング信号および該最終桁の値を受けて該
DA変換部への入力信号の最終桁の値を発生する論理和回
路とを備える。
作用 本発明に係るADC回路は、その特徴的な構成により、
電荷平衡標本化比較器のＰ−Ｎ接合部に順バイアスされ
ることがないので、アナログ入力電圧範囲に制限を加え
たり、製造上の歩留りを低下させることがない。以下、
図面を参照して本発明をより具体的に説明するが、以下
の開示は本発明の１実施例に過ぎず、本発明の技術的範
囲を何ら限定するものではない。
電荷平衡標本化比較器のＰ−Ｎ接合部に順バイアスされ
ることがないので、アナログ入力電圧範囲に制限を加え
たり、製造上の歩留りを低下させることがない。以下、
図面を参照して本発明をより具体的に説明するが、以下
の開示は本発明の１実施例に過ぎず、本発明の技術的範
囲を何ら限定するものではない。
実施例１ 第１図は、本発明に係るADC回路の一構成例を示すブ
ロック図である。尚、第１図に示す回路において、第８
図に示した従来のADC回路と同じ構成要素には同じ参照
番号を付している。
ロック図である。尚、第１図に示す回路において、第８
図に示した従来のADC回路と同じ構成要素には同じ参照
番号を付している。
同図に示すように、この回路は、第８図に示したADC
回路と同様に、アナログ入力VINを標本化するS/H11と、
基準電圧VREFを入力とするDAC13と、S/H11が標本化した
アナログ入力とDAC13の出力VDACとを比較する比較器CM1
とを備えている。但し、この回路においては、DAC13
は、後述するような３種類の電圧を出力するように構成
されている。また、この回路は、比較器CM1の他に、DAC
13の出力を入力される比較器CM2およびCM3を備えてい
る。
回路と同様に、アナログ入力VINを標本化するS/H11と、
基準電圧VREFを入力とするDAC13と、S/H11が標本化した
アナログ入力とDAC13の出力VDACとを比較する比較器CM1
とを備えている。但し、この回路においては、DAC13
は、後述するような３種類の電圧を出力するように構成
されている。また、この回路は、比較器CM1の他に、DAC
13の出力を入力される比較器CM2およびCM3を備えてい
る。
ここで、CM1は、第２図を参照して既に説明した従来
のADCにおける比較器と同じ構成並びに動作を行う。即
ち、サンプル・ホールド部11の出力とDA変換部13の出力
VDACとを比較し、VIN＞VDACの場合には“1"を、VIN＜V
DACの場合には“0"を出力するように構成されている。
尚、本実施例では、VDACはVrefの1/2の電圧とする。
のADCにおける比較器と同じ構成並びに動作を行う。即
ち、サンプル・ホールド部11の出力とDA変換部13の出力
VDACとを比較し、VIN＞VDACの場合には“1"を、VIN＜V
DACの場合には“0"を出力するように構成されている。
尚、本実施例では、VDACはVrefの1/2の電圧とする。
また、比較器CM2は、DAC13が出力する基準電圧VREFの
3/4の値とアナログ入力電圧VINとを比較し、VIN＞3/4・
VREFの場合は“1"を、VIN＜3/4・VREFの場合は“0"を出
力するように構成されている。
3/4の値とアナログ入力電圧VINとを比較し、VIN＞3/4・
VREFの場合は“1"を、VIN＜3/4・VREFの場合は“0"を出
力するように構成されている。
更に、比較器CM3は、DAC13が出力する基準電圧VREFの
1/4の値とアナログ入力電圧VINとを比較し、VIN＜1/4・
VREFの場合は“1"を、VIN＞1/4・VREFの場合は“0"を出
力するように構成されている。
1/4の値とアナログ入力電圧VINとを比較し、VIN＜1/4・
VREFの場合は“1"を、VIN＞1/4・VREFの場合は“0"を出
力するように構成されている。
第３図は、第１図に示すADCにおいて使用される逐次
比較制御部12の具体的な構成例を示す回路図である。
比較制御部12の具体的な構成例を示す回路図である。
同図に示すように、この回路は、セット・リセット型
フリップフロップ（以下、Ｓ−Ｒ F/Fと記載する）31
−ａ〜ｃと、Ｄ型フリップフロップ（以下、Ｄ−F/Fと
記載する）32−ａ〜ｄと、ANDゲート33−ａ、ｂと、OR
ゲート34−ａ〜ｃとを備えている。ここで、TRGは、ADC
の変換開始のトリガ信号であり、VOUTは第２図に示した
比較器の出力信号であり、CM2およびCM3は、それぞれ第
１図に示した比較器CM2およびCM3の出力信号である。ま
た、出力D00〜D02はディジタル出力であり、出力D0〜D2
は第１図に示したDA変換部13の入力信号である。
フリップフロップ（以下、Ｓ−Ｒ F/Fと記載する）31
−ａ〜ｃと、Ｄ型フリップフロップ（以下、Ｄ−F/Fと
記載する）32−ａ〜ｄと、ANDゲート33−ａ、ｂと、OR
ゲート34−ａ〜ｃとを備えている。ここで、TRGは、ADC
の変換開始のトリガ信号であり、VOUTは第２図に示した
比較器の出力信号であり、CM2およびCM3は、それぞれ第
１図に示した比較器CM2およびCM3の出力信号である。ま
た、出力D00〜D02はディジタル出力であり、出力D0〜D2
は第１図に示したDA変換部13の入力信号である。
第５図は、上述のように構成されたADC回路の動作を
説明するためのタイムチャートである。以下、同図を参
照しながら、このADC回路の動作について説明する。
尚、ここでは、従来例と同様に、基準電圧VREF＝5V、比
較器のバイアス電圧VB1＝1.5V、アナログ入力電圧VIN＝
5Vとする。
説明するためのタイムチャートである。以下、同図を参
照しながら、このADC回路の動作について説明する。
尚、ここでは、従来例と同様に、基準電圧VREF＝5V、比
較器のバイアス電圧VB1＝1.5V、アナログ入力電圧VIN＝
5Vとする。
まず最初に、第３図に示したトリガ信号TRGが“1"と
なると、Ｒ−Ｓ F/F31−ａ〜ｃが全てリセットされ、
１ビット遅れてTSが“1"となる。従って、タイミングTS
において、第２図に示す回路のスイッチS2およびS3が閉
じ、アナログ入力電圧VINおよびVB1によりコンデンサＣ
に電荷が蓄えられる。このとき、比較器CM2は“1"、CM3
は“0"である。
なると、Ｒ−Ｓ F/F31−ａ〜ｃが全てリセットされ、
１ビット遅れてTSが“1"となる。従って、タイミングTS
において、第２図に示す回路のスイッチS2およびS3が閉
じ、アナログ入力電圧VINおよびVB1によりコンデンサＣ
に電荷が蓄えられる。このとき、比較器CM2は“1"、CM3
は“0"である。
次に、第５図に示すタイミングt1では、CM2が“1"で
あるためＳ−Ｒ F/F31−ａがセットされ、ORゲート34
−ａの出力D2が“1"に、ANDゲート33−ｂの出力が“1"
となり、ORゲート34−ｂの出力D2も“1"となる。従っ
て、DA変換部出力VDACには、3/4・VREFの値が出力され
る。ここで、第２図に示す回路のVX点の電圧は、 VX＝1.5V＋（3.75V−5V）＝0.25V となる。
あるためＳ−Ｒ F/F31−ａがセットされ、ORゲート34
−ａの出力D2が“1"に、ANDゲート33−ｂの出力が“1"
となり、ORゲート34−ｂの出力D2も“1"となる。従っ
て、DA変換部出力VDACには、3/4・VREFの値が出力され
る。ここで、第２図に示す回路のVX点の電圧は、 VX＝1.5V＋（3.75V−5V）＝0.25V となる。
このとき、比較器CM1の出力VOUTは、VB1＞VXであるた
め“1"となる。また、Ｓ−Ｒ F/F31−ａのセット側ア
ンドゲートが“1"となってセットされるが、出力D02は
もともと“1"であるため、変化しない。
め“1"となる。また、Ｓ−Ｒ F/F31−ａのセット側ア
ンドゲートが“1"となってセットされるが、出力D02は
もともと“1"であるため、変化しない。
次に第５図に示すタイミングt2の期間では、第３図に
示すORゲート34−ａはt2が“1"であるため“1"となり、
ORゲート34−ｂは“1"となる。DA変換部出力VDACには、
タイミングt1と同様に、3/4・VREF（3.75V）が出力さ
れ、比較器CM1出力VOUTが“1"となる。従って、第３図
Ｓ−RF/F31−ｂがセットされ、出力D01は“1"となる。
示すORゲート34−ａはt2が“1"であるため“1"となり、
ORゲート34−ｂは“1"となる。DA変換部出力VDACには、
タイミングt1と同様に、3/4・VREF（3.75V）が出力さ
れ、比較器CM1出力VOUTが“1"となる。従って、第３図
Ｓ−RF/F31−ｂがセットされ、出力D01は“1"となる。
次に第５図タイミングt3の期間では、第３図に示す回
路のORゲート34a〜ｃが全て“1"になるので、DA変換部
出力VDACから7/8・VREF（4.375V）が出力される。てて
で、第２図に示す比較器CM1のVX点の電圧は、 VX＝1.5V＋（4.375V−5V）＝0.875V であり、VB1＞VXであるため、比較器出力VOUTは“1"と
なる。従って、第５図に示すＲ−Ｓ F/F31−ｃはセッ
トされ、D00〜D02出力が全て“1"のディジタル出力が得
られる。
路のORゲート34a〜ｃが全て“1"になるので、DA変換部
出力VDACから7/8・VREF（4.375V）が出力される。てて
で、第２図に示す比較器CM1のVX点の電圧は、 VX＝1.5V＋（4.375V−5V）＝0.875V であり、VB1＞VXであるため、比較器出力VOUTは“1"と
なる。従って、第５図に示すＲ−Ｓ F/F31−ｃはセッ
トされ、D00〜D02出力が全て“1"のディジタル出力が得
られる。
次に第２図に示す比較器のインバータINVが、第４図
に曲線42として示すような入出力特性を示す場合につい
て説明する。
に曲線42として示すような入出力特性を示す場合につい
て説明する。
従来例について、既に同図を説明したように、基準電
圧VREF＝5V、比較器のバイアス電圧VB2＝3.5V、アナロ
グ入力電圧VIN＝0Vとすると、第３図トリガ信号TRGが
“1"となると、Ｓ−Ｒ F/F31−ａ〜ｃは全てリセット
される。１ビット遅れて、トリガ信号TRGが“0"にな
り、Ｄ−F/F32−ａ出力TSが“1"となりサンプリングタ
イミングが発生する。
圧VREF＝5V、比較器のバイアス電圧VB2＝3.5V、アナロ
グ入力電圧VIN＝0Vとすると、第３図トリガ信号TRGが
“1"となると、Ｓ−Ｒ F/F31−ａ〜ｃは全てリセット
される。１ビット遅れて、トリガ信号TRGが“0"にな
り、Ｄ−F/F32−ａ出力TSが“1"となりサンプリングタ
イミングが発生する。
第６図は、このような場合のシーケンスを示すタイム
チャートである。
チャートである。
同図に示すように、タイミングTSにおいて、第２図に
示した比較器CM1の点VXは、VX＝VB2＝3.5Vにバイアスさ
れて零補正が行なわれ、入力電圧VIN＝0Vにより電荷が
蓄積される。
示した比較器CM1の点VXは、VX＝VB2＝3.5Vにバイアスさ
れて零補正が行なわれ、入力電圧VIN＝0Vにより電荷が
蓄積される。
次に、タイミングt1において、第１図に示す比較器CM
2の出力が“0"に、比較器CM3の出力が“1"となっている
ので、第３図に示すANDゲート33−ａは禁止される。ま
た、Ｓ−RF/F31−ａは、比較器CM2の出力によりリセッ
ト状態となるので、ORゲート34−ａ〜ｃの出力D0〜D2は
全て“0"となる。従って、DA変換部13の出力VOUT＝0Vと
なる。ここで、第２図に示す比較器CM1のVX点は、 VX＝3.5V＋（0V−0V）＝3.5V となり、VOUTは“0"あるいは“1"と判断できないレベル
となるが、第３図に示すＳ−Ｒ F/F31−ａは、比較器C
M2によりリセットされているので変換結果が異常となる
ことはない。
2の出力が“0"に、比較器CM3の出力が“1"となっている
ので、第３図に示すANDゲート33−ａは禁止される。ま
た、Ｓ−RF/F31−ａは、比較器CM2の出力によりリセッ
ト状態となるので、ORゲート34−ａ〜ｃの出力D0〜D2は
全て“0"となる。従って、DA変換部13の出力VOUT＝0Vと
なる。ここで、第２図に示す比較器CM1のVX点は、 VX＝3.5V＋（0V−0V）＝3.5V となり、VOUTは“0"あるいは“1"と判断できないレベル
となるが、第３図に示すＳ−Ｒ F/F31−ａは、比較器C
M2によりリセットされているので変換結果が異常となる
ことはない。
次に、タイミングt2の期間においては、ORゲート34−
ｂが“1"に、ORゲート34−ａおよびｃが“0"となり、DA
変換部13の出力は、VOUT＝1/4・VREF＝1.25Vを出力す
る。ここで、第２図比較器の点VXの電圧は、 VX＝3.5V＋（1.25V−0V）＝4.75V となり、VX＞VB2であるため、比較器CM1の出力VOUTが
“0"となる。従って、第３図に示したＲ−Ｓ F/F31−
ｂは、セット条件が成立しないためリセット状態のまま
となる。
ｂが“1"に、ORゲート34−ａおよびｃが“0"となり、DA
変換部13の出力は、VOUT＝1/4・VREF＝1.25Vを出力す
る。ここで、第２図比較器の点VXの電圧は、 VX＝3.5V＋（1.25V−0V）＝4.75V となり、VX＞VB2であるため、比較器CM1の出力VOUTが
“0"となる。従って、第３図に示したＲ−Ｓ F/F31−
ｂは、セット条件が成立しないためリセット状態のまま
となる。
次に、タイミングt3の期間においては、第３図に示す
ORゲート34−ｃが“1"に、ORゲート34−ａおよびｂが
“0"になり、DA変換部13の出力は、VDAC＝1/8・VREF＝
0.625Vとなる。ここで、第２図の比較器CM1の点VXの電
圧は、 VX＝3.5V＋（0.625V−0V）＝4.125V となる。ここでは、VX＞VB2であるため比較器CM1の出力
VOUTは“0"となる。従って、Ｓ−Ｒ F/F31−ｃはリセ
ット状態のままであり、Ｓ−Ｒ F/F31−ａ〜ｃは全て
“0"の変換結果が得られる。
ORゲート34−ｃが“1"に、ORゲート34−ａおよびｂが
“0"になり、DA変換部13の出力は、VDAC＝1/8・VREF＝
0.625Vとなる。ここで、第２図の比較器CM1の点VXの電
圧は、 VX＝3.5V＋（0.625V−0V）＝4.125V となる。ここでは、VX＞VB2であるため比較器CM1の出力
VOUTは“0"となる。従って、Ｓ−Ｒ F/F31−ｃはリセ
ット状態のままであり、Ｓ−Ｒ F/F31−ａ〜ｃは全て
“0"の変換結果が得られる。
実施例２ 第７図は、本発明に係るADCの他方の構成例を示すブ
ロック図である。尚、第７図において、第１図と同じ構
成要素には、第１図と同じ参照番号を付している。
ロック図である。尚、第７図において、第１図と同じ構
成要素には、第１図と同じ参照番号を付している。
同図に示す回路は、第１図に示した本発明に係るADC
回路に、更に、１対のＤ型ラッチL1およびL2を付加した
ものである。このＤ型ラッチL1およびL2は、アナログ入
力電圧VINをサンプリングするための信号TSにより、そ
れぞれ比較器CM2およびCM3の出力をラッチする。その他
のこの回路の動作については、実施例１と同様なので、
詳細な説明は省略する。
回路に、更に、１対のＤ型ラッチL1およびL2を付加した
ものである。このＤ型ラッチL1およびL2は、アナログ入
力電圧VINをサンプリングするための信号TSにより、そ
れぞれ比較器CM2およびCM3の出力をラッチする。その他
のこの回路の動作については、実施例１と同様なので、
詳細な説明は省略する。
即ち、本実施例では、サンプリング期間TSにおいて、
Ｄ型ラッチL1およびL2が比較器CM2およびCM3の出力をラ
ッチし、次のAD変換のタイミングTSまで保持する。従っ
て、AD変換中にアナログ入力電圧VINが変化しても誤動
作しないという利点がある。
Ｄ型ラッチL1およびL2が比較器CM2およびCM3の出力をラ
ッチし、次のAD変換のタイミングTSまで保持する。従っ
て、AD変換中にアナログ入力電圧VINが変化しても誤動
作しないという利点がある。
発明の効果 以上詳述したように、本発明に係るADC回路は、VDAC
よりも高い所定の電圧以上のアナログ入力電圧VINを検
出する比較器と、VDACよりも低い所定の電圧以下のアナ
ログ入力電圧VINを検出する比較器とを備え、これらの
比較器の出力により逐次比較制御部を制御することによ
り、接地電位から基準電位VREFまでのいかなるアナログ
入力電圧VINが入力されても回路内のＰ−Ｎ接合部が順
バイアスされないので、ADCの変換確度は常に良好であ
る。
よりも高い所定の電圧以上のアナログ入力電圧VINを検
出する比較器と、VDACよりも低い所定の電圧以下のアナ
ログ入力電圧VINを検出する比較器とを備え、これらの
比較器の出力により逐次比較制御部を制御することによ
り、接地電位から基準電位VREFまでのいかなるアナログ
入力電圧VINが入力されても回路内のＰ−Ｎ接合部が順
バイアスされないので、ADCの変換確度は常に良好であ
る。
また、上述のような回路に使用される１対の比較器
は、比較正確度が±0.25V程度の簡単なスタティックコ
ンパレータを使用しても問題ないので、上述のような構
成が、ADC回路の製造コストを極端に上昇させることは
ない。
は、比較正確度が±0.25V程度の簡単なスタティックコ
ンパレータを使用しても問題ないので、上述のような構
成が、ADC回路の製造コストを極端に上昇させることは
ない。
このように、本発明に係るADC回路は、アナログ入力
電圧範囲を狭める必要がないため広範な応用が可能であ
り、電荷平衡標本化比較器のインバータの製造上のバラ
ツキを極端に制限したり、歩留りを悪化させることがな
いため、AD変換確度なADCを廉価に提供することを可能
とする。
電圧範囲を狭める必要がないため広範な応用が可能であ
り、電荷平衡標本化比較器のインバータの製造上のバラ
ツキを極端に制限したり、歩留りを悪化させることがな
いため、AD変換確度なADCを廉価に提供することを可能
とする。
第１図は、本発明に係るADC回路の構成例を示すブロッ
ク図であり、 第２図は、第１図および第８図に示したADC回路におい
て使用できる比較器の詳細な構成を示す回路図であり、 第３図は、第１図に示したADC回路における、逐次比較
制御部の具体的な構成例を示す回路図であり、 第４図は、第２図に示した回路において使用できるイン
バータの入出力特性を示すグラフであり、第５図および
第６図は、第１図に示した回路の動作を生命するタイム
グチャートであり、 第７図は、本発明に係るADC回路の他の構成例を示すブ
ロック図であり、 第８図は、従来のADC回路の典型的な構成を示すブロッ
ク図であり、 第９図および第10図は、第８図に示したADC回路の動作
を説明するためのタイムチャートである。 〔主な参照番号〕 11……サンプル・ホールド部、 12……逐次比較制御部、 13……DA変換部、 14……電荷平衡標本化比較器、 CM1〜CM3……比較器、 S1〜S3……スイッチ、 INV……インバータ、 31−ａ〜ｃ……セット・リセット型フリップ・フロッ
プ、 32−ａ〜ｄ……Ｄ型フリップ・フロップ、 33−ａ、ｂ……ANDゲート、 34−ａ〜ｃ……ORゲート、 L1、L2……Ｄ型ラッチ
ク図であり、 第２図は、第１図および第８図に示したADC回路におい
て使用できる比較器の詳細な構成を示す回路図であり、 第３図は、第１図に示したADC回路における、逐次比較
制御部の具体的な構成例を示す回路図であり、 第４図は、第２図に示した回路において使用できるイン
バータの入出力特性を示すグラフであり、第５図および
第６図は、第１図に示した回路の動作を生命するタイム
グチャートであり、 第７図は、本発明に係るADC回路の他の構成例を示すブ
ロック図であり、 第８図は、従来のADC回路の典型的な構成を示すブロッ
ク図であり、 第９図および第10図は、第８図に示したADC回路の動作
を説明するためのタイムチャートである。 〔主な参照番号〕 11……サンプル・ホールド部、 12……逐次比較制御部、 13……DA変換部、 14……電荷平衡標本化比較器、 CM1〜CM3……比較器、 S1〜S3……スイッチ、 INV……インバータ、 31−ａ〜ｃ……セット・リセット型フリップ・フロッ
プ、 32−ａ〜ｄ……Ｄ型フリップ・フロップ、 33−ａ、ｂ……ANDゲート、 34−ａ〜ｃ……ORゲート、 L1、L2……Ｄ型ラッチ
Claims (1)
- 【請求項１】アナログ入力を受けるサンプル・ホールド
回路と、逐次比較制御部と、入力される基準電圧よりも
低い所定の電圧を参照電圧として該逐次比較制御部の出
力から比較電圧を発生するディジタル・アナログ変換部
と、該サンプル・ホールド部の出力と該ディジタル・ア
ナログ変換部の出力とを比較する第１比較器と、該参照
電圧と等しいかまたはそれよりも高い電圧であり且つ該
基準電圧以下の所定の電圧とアナログ入力電圧とを比較
する第２比較器と、該参照電圧よりも低く且つ接地電位
と等しいかまたはそれよりも高い所定の電圧とアナログ
入力電圧とを比較する第３比較器とを備えた逐次比較型
アナログ・ディジタル変換器において、 該逐次比較制御部が； 外部からのトリガ信号を遅延させてサンプリングタイミ
ング信号を発生する第１のＤ型フリップフロップと、 該第1D型フリップフロップ出力を更に遅延させて第１
タイミング信号を発生する第2D型フリップフロップと、
該第１タイミング信号および該第１比較器出力の論理
積と該第２比較器出力を受ける否定論理和回路並びに該
第３比較器の出力および該トリガ信号を受ける否定論理
和回路を含みディジタル信号の第１桁の値を出力する第
１セットリセット型フリップフロップと、該第３比較
器出力の反転信号および該第１タイミング信号の論理和
と該第１桁の値とを受けて該DA変換部への入力信号の第
１桁の値を発生する論理和回路とを備えた初段回路と、 該第１タイミング信号を更に遅延させて第２タイミン
グ信号を発生する第3D型フリップフロップと、該第２
タイミング信号および該第１比較器出力の論理積を受け
る否定論理和回路並びに該トリガ信号を受ける否定論理
和回路を含みディジタル信号の第２桁以降の値を出力す
る第２セットリセット型フリップフロップと、該第２
比較器出力および該第１タイミング信号の論理和と該第
２桁以降の値とを受けて該DA変換部への入力信号の第２
桁以降の値を発生する論理和回路と、を備えた少なくと
もひとつの第２段回路と、 該第２タイミング信号を更に遅延させて第３タイミン
グ信号を発生する第4D型フリップフロップと、該第３
タイミング信号および該第１比較器出力の論理積を受け
る否定論理和回路並びに該トリガ信号を受ける否定論理
和回路を含みディジタル信号の最終桁の値を出力する第
３セットリセット型フリップフロップと、該第３タイ
ミング信号および該最終桁の値を受けて該DA変換部への
入力信号の最終桁の値を発生する論理和回路とを備えた
終段回路と、 を備えることを特徴とするアナログ・ディジタル変換
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168678A JP2560478B2 (ja) | 1989-06-30 | 1989-06-30 | アナログ・ディジタル変換器 |
| US07/543,156 US4989004A (en) | 1989-06-30 | 1990-06-25 | Analog-to-digital converting unit for successive approximation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168678A JP2560478B2 (ja) | 1989-06-30 | 1989-06-30 | アナログ・ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334725A JPH0334725A (ja) | 1991-02-14 |
| JP2560478B2 true JP2560478B2 (ja) | 1996-12-04 |
Family
ID=15872455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168678A Expired - Fee Related JP2560478B2 (ja) | 1989-06-30 | 1989-06-30 | アナログ・ディジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4989004A (ja) |
| JP (1) | JP2560478B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252976A (en) * | 1990-07-26 | 1993-10-12 | Fujitsu Limited | Sequential comparison type analog-to-digital converter |
| JP3483221B2 (ja) * | 1994-08-18 | 2004-01-06 | 日本板硝子株式会社 | 光モジュール |
| JP3282139B2 (ja) * | 1994-09-30 | 2002-05-13 | 株式会社鷹山 | Ａ／ｄ変換回路 |
| US5589832A (en) * | 1994-12-02 | 1996-12-31 | Lucent Technologies Inc. | Low noise non-sampled successive approximation |
| US5561427A (en) * | 1994-12-30 | 1996-10-01 | Psc Inc. | Analog to digital converter with continuous conversion cycles and large input signal range |
| GB9503783D0 (en) * | 1995-02-24 | 1995-04-12 | Fujitsu Ltd | Analog-to-digital converters |
| US5675340A (en) * | 1995-04-07 | 1997-10-07 | Iowa State University Research Foundation, Inc. | Charge-redistribution analog-to-digital converter with reduced comparator-hysteresis effects |
| US6514640B1 (en) | 1996-04-23 | 2003-02-04 | Board Of Regents, The University Of Texas System | Cathode materials for secondary (rechargeable) lithium batteries |
| US5920275A (en) * | 1996-09-09 | 1999-07-06 | Iowa State University Research Foundation, Inc. | Analog-to-digital converter using weighted capacitor array and interpolating comparator |
| TW403266U (en) * | 1997-12-19 | 2000-08-21 | United Microelectronics Corp | High speed analog /digital converter |
| JP4093435B2 (ja) * | 1998-09-07 | 2008-06-04 | 日本板硝子株式会社 | 光モジュールの製造方法 |
| WO2006044755A1 (en) * | 2004-10-18 | 2006-04-27 | Linear Technology Corp. | Analog signal sampling system and method having reduced average differential input current |
| JP4841664B2 (ja) * | 2009-10-21 | 2011-12-21 | 株式会社半導体理工学研究センター | アナログ−デジタル変換器 |
| CN104113339B (zh) * | 2013-12-03 | 2017-05-10 | 西安电子科技大学 | 高速异步逐次逼近型模数转换器 |
| US9312876B1 (en) * | 2014-09-24 | 2016-04-12 | Intel Corporation | Asynchronous low-power analog-to-digital converter circuit with configurable thresholds |
| DE102021109378B4 (de) | 2021-04-14 | 2023-01-26 | Infineon Technologies Ag | Vorrichtung zum Überwachen |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4194185A (en) * | 1978-02-24 | 1980-03-18 | Gould, Inc. | Digitizing a recurring analog signal |
| US4407020A (en) * | 1980-08-25 | 1983-09-27 | Trw Inc. | Automatic compensation circuit and method |
| US4740776A (en) * | 1980-11-07 | 1988-04-26 | Fairchild Camera & Instrument Corporation | Apparatus for compensating digital to analog converter errors |
| JPS57202128A (en) * | 1981-06-08 | 1982-12-10 | Victor Co Of Japan Ltd | Analog-to-digital converting circuit |
| JPS6066526A (ja) * | 1983-09-22 | 1985-04-16 | Fujitsu Ltd | Ａ／ｄコンバ−タ |
| JPS63181530A (ja) * | 1987-01-23 | 1988-07-26 | Mitsubishi Electric Corp | Ａ／ｄ変換装置 |
| JPS6419829A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Sequential comparing type a/d converting circuit |
| JPH0734541B2 (ja) * | 1987-07-27 | 1995-04-12 | 日本電気株式会社 | 逐次比較形アナログ・ディジタル変換方式 |
| DE3727395A1 (de) * | 1987-08-17 | 1989-03-02 | Philips Patentverwaltung | Analog-digital-umsetzer |
| JPH01296822A (ja) * | 1988-05-25 | 1989-11-30 | Toshiba Corp | アナログ・デジタル変換器 |
-
1989
- 1989-06-30 JP JP1168678A patent/JP2560478B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-25 US US07/543,156 patent/US4989004A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4989004A (en) | 1991-01-29 |
| JPH0334725A (ja) | 1991-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |