JPH0334725A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- JPH0334725A JPH0334725A JP1168678A JP16867889A JPH0334725A JP H0334725 A JPH0334725 A JP H0334725A JP 1168678 A JP1168678 A JP 1168678A JP 16867889 A JP16867889 A JP 16867889A JP H0334725 A JPH0334725 A JP H0334725A
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- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000005070 sampling Methods 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 101710129178 Outer plastidial membrane protein porin Proteins 0.000 abstract description 6
- 102100037820 Voltage-dependent anion-selective channel protein 1 Human genes 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ・ディジタル変換回路に関し、特にＣ
ＭＯ３回路により構成された逐次比較型アナログ・ディ
ジタル変換回路の新規な構成に関する。
ＭＯ３回路により構成された逐次比較型アナログ・ディ
ジタル変換回路の新規な構成に関する。
従来の技術
近年のＣＭＯ３技術の進歩により、アナログ・ディジタ
ル変換器（以下、ＡＤＣと記載する）等のアナログ回路
までも含んだディジタル集積回路が普及している。
ル変換器（以下、ＡＤＣと記載する）等のアナログ回路
までも含んだディジタル集積回路が普及している。
第８図は、上述のような用途に使用されるアナログ・デ
ィジタル変換回路の基本的な構成を示すブロック図であ
る。
ィジタル変換回路の基本的な構成を示すブロック図であ
る。
同図に示すように、このアナログ・ディジタル変換回路
は、アナログ入力ＶＩＮを標本化するサンプル・ホール
ド器（以下、Ｓ／Ｈと記載する） １１と、基準電圧Ｖ
ＩＩＥＦを入力とするディジタル・アナログ変換器（
以下、ＤＡＣと記載する）１３と、Ｓ／Ｈ１ｌが標本化
したアナログ入力とＤＡＣ１３の出力Ｖ。ＡＣとを比較
する比較器ＣＭｌとを備えている。ここで、比較器ＣＭ
Ｉの出力は、逐次比較制御部１２に入力され、逐次比較
制御部１２は、ＤＡＣ１３にディジタル値を与える。
は、アナログ入力ＶＩＮを標本化するサンプル・ホール
ド器（以下、Ｓ／Ｈと記載する） １１と、基準電圧Ｖ
ＩＩＥＦを入力とするディジタル・アナログ変換器（
以下、ＤＡＣと記載する）１３と、Ｓ／Ｈ１ｌが標本化
したアナログ入力とＤＡＣ１３の出力Ｖ。ＡＣとを比較
する比較器ＣＭｌとを備えている。ここで、比較器ＣＭ
Ｉの出力は、逐次比較制御部１２に入力され、逐次比較
制御部１２は、ＤＡＣ１３にディジタル値を与える。
一般に、逐次比較型ＡＤＣでは、ＤＡＣ１３は、基準電
圧Ｖ、Ｉ！Ｆの１／２の電圧と最初に値標本化した入力
端子Ｖ、とを比較してＶ ＤＡＣを出力し、比較器ＣＭ
Ｉは、入力電圧ＶＩＮとＶＯａ。とを比較する。ここで
、その比較結果が、Ｖｌｌｌ＞Ｖ［ｌＡＣの場合には基
準電圧Ｖ□、の３／４の値をＶ。ＡＣに出力する。また
、比較結果がＶ ！１１ ＜ ＶｎＡｃの場合には、基
準電圧ＶＩＥＦの１／４の値をＶ□、に出力する。更に
、ＶＯａ。との比較を繰り返し比較結果により、次の比
較電圧を決定する。尚、このような制御は逐次比較制御
部１２によって行なわれる。
圧Ｖ、Ｉ！Ｆの１／２の電圧と最初に値標本化した入力
端子Ｖ、とを比較してＶ ＤＡＣを出力し、比較器ＣＭ
Ｉは、入力電圧ＶＩＮとＶＯａ。とを比較する。ここで
、その比較結果が、Ｖｌｌｌ＞Ｖ［ｌＡＣの場合には基
準電圧Ｖ□、の３／４の値をＶ。ＡＣに出力する。また
、比較結果がＶ ！１１ ＜ ＶｎＡｃの場合には、基
準電圧ＶＩＥＦの１／４の値をＶ□、に出力する。更に
、ＶＯａ。との比較を繰り返し比較結果により、次の比
較電圧を決定する。尚、このような制御は逐次比較制御
部１２によって行なわれる。
第２図は、上述のようなＡＤＣにおいて使用される電荷
平衡標本化比較器１４を構成する比較器、即ち、第８図
に示した回路では比較器ＣＭＩの典型的な構成を示す図
である。
平衡標本化比較器１４を構成する比較器、即ち、第８図
に示した回路では比較器ＣＭＩの典型的な構成を示す図
である。
第２図に示すように、この回路は、一端に入力端子Ｖｌ
ｌｌおよびｖｏＡｃに接続されたスイッチＳ１およびＳ
２と、これらスイッチＳ１およびＳ２のの他端に共通に
一端を接続されたコンデンサＣと、コンデンサＣの他端
と出力Ｖ。８．との間に並列に挿入されたスイッチＳ３
およびインバータＩＮＶとから構成されている。
ｌｌおよびｖｏＡｃに接続されたスイッチＳ１およびＳ
２と、これらスイッチＳ１およびＳ２のの他端に共通に
一端を接続されたコンデンサＣと、コンデンサＣの他端
と出力Ｖ。８．との間に並列に挿入されたスイッチＳ３
およびインバータＩＮＶとから構成されている。
第４図は、上述のような回路において使用されるインバ
ータＩＮＶの入出力特性を示すグラフである。
ータＩＮＶの入出力特性を示すグラフである。
比較器ＣＭＩにおいて、最初にスイッチＳ２、Ｓ３を閉
じて零補正をすると、Ｖｒ点は、Ｖ Ｂ １となる。こ
こで、コンデンサＣのｉＥ荷Ｑは、Ｑ＝Ｃ（ＶＩＮ
Ｖ １） 〔但し、■□は、ＩＮＶのバイアス電圧〕となる。
じて零補正をすると、Ｖｒ点は、Ｖ Ｂ １となる。こ
こで、コンデンサＣのｉＥ荷Ｑは、Ｑ＝Ｃ（ＶＩＮ
Ｖ １） 〔但し、■□は、ＩＮＶのバイアス電圧〕となる。
次に、Ｓ２、Ｓ３を開放し、３１を閉じると、電荷は保
存されるから、 Ｑ＝Ｃ（ＶＩＮ ＶＢＩ） ＝Ｃ（ＶｏＡｃ Ｖｘ
）となり、Ｖｘの電位は、 Ｖｘ＝Ｖ＋＋＋＋ （ＶＤＡＣＶｌｌｌ）ΔＶＯＵア＝
Ａ （ＶＤＡＣＶＩＮ）〔但し、ＡはインバータＩ
ＮＶのＶ Ｂ （でのゲイン〕 となる。
存されるから、 Ｑ＝Ｃ（ＶＩＮ ＶＢＩ） ＝Ｃ（ＶｏＡｃ Ｖｘ
）となり、Ｖｘの電位は、 Ｖｘ＝Ｖ＋＋＋＋ （ＶＤＡＣＶｌｌｌ）ΔＶＯＵア＝
Ａ （ＶＤＡＣＶＩＮ）〔但し、ＡはインバータＩ
ＮＶのＶ Ｂ （でのゲイン〕 となる。
従って、インバータ出力Ｖ。Ｌ＋、は、ＶＩＮ＞ＶＤＡ
Ｃの場合ハイ・レベル（以下、“ｌ”と記載する〉、Ｖ
ｒ、Ｉ＜Ｖ。ＡＣの場合、ロウ・レベル〈以下、“０”
と記載する〉となる。以上のようにして、比較器ＣＭＩ
の出力に、比較結果がＶ。ＬＩＴとして現われる。
Ｃの場合ハイ・レベル（以下、“ｌ”と記載する〉、Ｖ
ｒ、Ｉ＜Ｖ。ＡＣの場合、ロウ・レベル〈以下、“０”
と記載する〉となる。以上のようにして、比較器ＣＭＩ
の出力に、比較結果がＶ。ＬＩＴとして現われる。
以上のように構成された比較器ＣＭＩを搭載した、第８
図に示した従来のＡＤＣの動作について、以下に詳細に
説明する。尚、説明の便宜上、このＡＤＣは、分解能３
ビツト、基準電圧ＶＩＥＦ＝５Ｖ１比較器のバイアス電
圧ｖｓ＋＝１．５ Ｖ、アナログ入力電圧Ｖｌ）ｌ”５
Ｖとする。
図に示した従来のＡＤＣの動作について、以下に詳細に
説明する。尚、説明の便宜上、このＡＤＣは、分解能３
ビツト、基準電圧ＶＩＥＦ＝５Ｖ１比較器のバイアス電
圧ｖｓ＋＝１．５ Ｖ、アナログ入力電圧Ｖｌ）ｌ”５
Ｖとする。
第９図は、このＡＤＣの動作を説明するタイムチャート
である。
である。
最初に、タイミングＴＳにおいて、アナログ入力ＶＩＭ
をサンプリングしてコンデンサＣに充電する。次に、Ｖ
ＤＡＣに基準電圧Ｖｌｌｌ：Ｆ＝ ５ Ｖの１／２の値
（２，５Ｖ）を印加すると、電圧ＶｘはＶｘ ＝１．５
ｖ＋ （２，５ｖ−５ｖ） ＝−１ｖ〔ここで、“Ｖ
＃は、電圧の単位“Ｖ″′を表す〕となる。
をサンプリングしてコンデンサＣに充電する。次に、Ｖ
ＤＡＣに基準電圧Ｖｌｌｌ：Ｆ＝ ５ Ｖの１／２の値
（２，５Ｖ）を印加すると、電圧ＶｘはＶｘ ＝１．５
ｖ＋ （２，５ｖ−５ｖ） ＝−１ｖ〔ここで、“Ｖ
＃は、電圧の単位“Ｖ″′を表す〕となる。
発明が解決しようとする課題
ここで、このＡＤＣの比較器において、第４図に曲線４
１として示すような入出力特性を示すインバータが搭載
されている場合、バイアス電圧ＶＢ□＝３．５Ｖ、Ｖ＊
＊ｐ＝５ＶＳＶＩＮ＝ＯＶとなったとすると、上述の説
明と同様にＶｘの値は、Ｖｘ ＝３．５ ｖ＋ （
２，５ｖ＋Ｏｖ） ＝＋６Ｖとなる。尚、第１０図は
、このような場合のＡＤＣの動作を示す図である。
１として示すような入出力特性を示すインバータが搭載
されている場合、バイアス電圧ＶＢ□＝３．５Ｖ、Ｖ＊
＊ｐ＝５ＶＳＶＩＮ＝ＯＶとなったとすると、上述の説
明と同様にＶｘの値は、Ｖｘ ＝３．５ ｖ＋ （
２，５ｖ＋Ｏｖ） ＝＋６Ｖとなる。尚、第１０図は
、このような場合のＡＤＣの動作を示す図である。
このように、従来の制御方法においては、インバータの
入出力特性のバラツキにより、接地電位（ＯＶ〉以下の
一１Ｖおよび基準電圧以上の＋６ＶがＶｘ点に印加され
る。ＣＭＯ３回路で構成する電荷平衡標本化比較器の場
合、スイッチＳｌ−Ｓ３はＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯ３）ランジスタで構成されるた
め、Ｐ−Ｎ接合部とＮ−Ｐ接合部が必ず存在する。この
ため上記のようにＶｘ点に接地電位と基準電圧間の電圧
範囲を越える電圧が印加されるとＰ−Ｎ接合に順バイア
スされるため電流が流れ、コンデンサＣにアナログ入力
端子Ｖｆ、Ｉを印加した時の電荷が保存されなくなり、
ＡＤＣの変換確度が大幅に悪化して比較器として機能し
なくなる。
入出力特性のバラツキにより、接地電位（ＯＶ〉以下の
一１Ｖおよび基準電圧以上の＋６ＶがＶｘ点に印加され
る。ＣＭＯ３回路で構成する電荷平衡標本化比較器の場
合、スイッチＳｌ−Ｓ３はＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯ３）ランジスタで構成されるた
め、Ｐ−Ｎ接合部とＮ−Ｐ接合部が必ず存在する。この
ため上記のようにＶｘ点に接地電位と基準電圧間の電圧
範囲を越える電圧が印加されるとＰ−Ｎ接合に順バイア
スされるため電流が流れ、コンデンサＣにアナログ入力
端子Ｖｆ、Ｉを印加した時の電荷が保存されなくなり、
ＡＤＣの変換確度が大幅に悪化して比較器として機能し
なくなる。
このような問題を解決するためには、アナログ入力端子
ＶｔＮをＩＶ〜４Ｖ程度に制限するか、比較器のインバ
ータのバイアス点が２．５Ｖ±０．５Ｖ程度になるよう
に製造上のバラツキを極力おさえるとともに、厳密に特
性試験を実施して規格範囲をはずれたものを廃棄する必
要がある。
ＶｔＮをＩＶ〜４Ｖ程度に制限するか、比較器のインバ
ータのバイアス点が２．５Ｖ±０．５Ｖ程度になるよう
に製造上のバラツキを極力おさえるとともに、厳密に特
性試験を実施して規格範囲をはずれたものを廃棄する必
要がある。
しかしながら、アナログ入力端子範囲を制限するとＡＤ
Ｃの応用範囲が大幅に狭くなり、また、インバータのバ
イアス点を制限すると製造上の歩留りが極端に低下して
大幅なコストアップとなる。
Ｃの応用範囲が大幅に狭くなり、また、インバータのバ
イアス点を制限すると製造上の歩留りが極端に低下して
大幅なコストアップとなる。
そこで、本発明は、上記従来技術の問題点を解決し、製
造上の歩留り低下あるいはコストの上昇を生じることな
く、応用範囲の広いＡＤＣ回路が実現できるような、新
規なＡＤＣ回路の構成を提供することをその目的として
いる。
造上の歩留り低下あるいはコストの上昇を生じることな
く、応用範囲の広いＡＤＣ回路が実現できるような、新
規なＡＤＣ回路の構成を提供することをその目的として
いる。
課題を解決するための手段
即ち、本発明に従うと、逐次比較型アナログ・ディジタ
ル変換器において、アナログ入力を受けるサンプル・ホ
ールド部と、逐次比較制御部と、入力される基準電圧よ
りも低い所定の電圧を参照電圧として、前記逐次比較制
御部の出力より比較電圧を発生するディジタル・アナロ
グ変換部と、前記サンプル・ホールド部の出力と前記デ
ィジタル・アナログ変換部の出力とを比較する第１の比
較器と、前記参照電圧と等しいかまたはそれよりも高い
電圧であり、且つ、前記基準電圧以下の所定の電圧とア
ナログ入力電圧とを比較する第２の比較器と、前記参照
電圧よりも低く、且つ、接地電位と等しいかまたはそれ
よりも高い所定の電圧とアナログ入力電圧とを比較する
第３の比較器とを備え、前記逐次比較制御部が、前記第
１、第２および第３の比較器の出力により制御されるよ
うに構成されていることを特徴とするアナログ・ディジ
タル変換器が提供される。
ル変換器において、アナログ入力を受けるサンプル・ホ
ールド部と、逐次比較制御部と、入力される基準電圧よ
りも低い所定の電圧を参照電圧として、前記逐次比較制
御部の出力より比較電圧を発生するディジタル・アナロ
グ変換部と、前記サンプル・ホールド部の出力と前記デ
ィジタル・アナログ変換部の出力とを比較する第１の比
較器と、前記参照電圧と等しいかまたはそれよりも高い
電圧であり、且つ、前記基準電圧以下の所定の電圧とア
ナログ入力電圧とを比較する第２の比較器と、前記参照
電圧よりも低く、且つ、接地電位と等しいかまたはそれ
よりも高い所定の電圧とアナログ入力電圧とを比較する
第３の比較器とを備え、前記逐次比較制御部が、前記第
１、第２および第３の比較器の出力により制御されるよ
うに構成されていることを特徴とするアナログ・ディジ
タル変換器が提供される。
作用
本発明に係るＡＤＣ回路は、その特徴的な構成により、
電荷平衡標本化比較器のＰ−Ｎ接合部に順バイアスされ
ることがないので、アナログ入力電圧範囲に制限を加え
たり、製造上の歩留りを低下させることがない。以下、
図面を参照して本発明をより具体的に説明するが、以下
の開示は本発明の１実施例に過ぎず、本発明の技術的範
囲を何ら限定するものではない。
電荷平衡標本化比較器のＰ−Ｎ接合部に順バイアスされ
ることがないので、アナログ入力電圧範囲に制限を加え
たり、製造上の歩留りを低下させることがない。以下、
図面を参照して本発明をより具体的に説明するが、以下
の開示は本発明の１実施例に過ぎず、本発明の技術的範
囲を何ら限定するものではない。
実施例１
第１図は、本発明に係るＡＤＣ回路の一構成例を示すブ
ロック図である。尚、第１図に示す回路において、第８
図に示した従来のＡＤＣ回路と同じ構成要素には同じ参
照番号を付している。
ロック図である。尚、第１図に示す回路において、第８
図に示した従来のＡＤＣ回路と同じ構成要素には同じ参
照番号を付している。
同図に示すように、この回路は、第８図に示したＡＤＣ
回路と同様に、アナログ入力ＶＩ１１を標本化するＳ／
Ｈ１ｌと、基準電圧Ｖ□Ｅ、を入力とするＤＡＣ１３と
、Ｓ／Ｈ１ｌが標本化したアナログ入力とＤＡＣ１３の
出力ＶＤＡＣとを比較する比較器ＣＭｌとを備えている
。但し、この回路においては、ＤＡＣ１３は、後述する
ような３種類の電圧を出力するように構成されている。
回路と同様に、アナログ入力ＶＩ１１を標本化するＳ／
Ｈ１ｌと、基準電圧Ｖ□Ｅ、を入力とするＤＡＣ１３と
、Ｓ／Ｈ１ｌが標本化したアナログ入力とＤＡＣ１３の
出力ＶＤＡＣとを比較する比較器ＣＭｌとを備えている
。但し、この回路においては、ＤＡＣ１３は、後述する
ような３種類の電圧を出力するように構成されている。
また、この回路は、比較器ＣＭＩの他に、ＤＡＣ１３の
出力を入力される比較器ＣＭ２およびＣＭ３を備えてい
る。
出力を入力される比較器ＣＭ２およびＣＭ３を備えてい
る。
ここで、ＣＭＩは、第２図を参照して既に説明した従来
のＡＤＣにおける比較器と同じ構成並びに動作を行う。
のＡＤＣにおける比較器と同じ構成並びに動作を行う。
即ち、サンプル・ホールド部１１の出力とＤＡ変換部１
３の出力Ｖ Ｄ Ａ Ｃとを比較し、ＶＩＪｌ＞ＶＤＡ
Ｃの場合には“１”を、Ｖ Ｉ Ｎ ＜ Ｖ ＤＡＣの
場合には“０”を出力するように構成されている。尚、
本実施例では、Ｖ ＤＡＣは■、。、の１／２の電圧と
する。
３の出力Ｖ Ｄ Ａ Ｃとを比較し、ＶＩＪｌ＞ＶＤＡ
Ｃの場合には“１”を、Ｖ Ｉ Ｎ ＜ Ｖ ＤＡＣの
場合には“０”を出力するように構成されている。尚、
本実施例では、Ｖ ＤＡＣは■、。、の１／２の電圧と
する。
また、比較器０Ｍ２は、ＤＡＣ１３が出力する基１［ｔ
Ｅｖａｐｐの３／４の値とアナログ入力電圧ＶＩＮトヲ
比較シ、Ｖｌｌｌ ＞ ３ ／ ４ ・Ｖｌｌｌ！Ｆ
（７）場合は“１”を、ｖｙＮ＜３／４・ＶＲＥＦの場
合は“０”を出力するように構成されている。
Ｅｖａｐｐの３／４の値とアナログ入力電圧ＶＩＮトヲ
比較シ、Ｖｌｌｌ ＞ ３ ／ ４ ・Ｖｌｌｌ！Ｆ
（７）場合は“１”を、ｖｙＮ＜３／４・ＶＲＥＦの場
合は“０”を出力するように構成されている。
更に、比較器ＣＭ３は、ＤＡＣ１３が出力する基準電圧
Ｖ ＲＥＦの１／４の値とアナログ入力電圧ＶＩＮとを
比較し、ＶＩＮ＜１／４・Ｖ ＩＥＦの場合は“ｌ″を
、ＶＩＪｌ＞１／４・ＶＲＥＰの場合は“０”を出力す
るように構成されている。
Ｖ ＲＥＦの１／４の値とアナログ入力電圧ＶＩＮとを
比較し、ＶＩＮ＜１／４・Ｖ ＩＥＦの場合は“ｌ″を
、ＶＩＪｌ＞１／４・ＶＲＥＰの場合は“０”を出力す
るように構成されている。
第３図は、第１図に示すＡＤＣにおいて使用される逐次
比較制御部１２の具体的な構成例を示す回路図である。
比較制御部１２の具体的な構成例を示す回路図である。
同図に示すように、この回路は、セット・リセット型フ
リップフロップ（以下、Ｓ−ＲＦ／Ｆと記載する）３１
−ａ−ｃと、Ｄ型フリップフロップく以下、Ｄ−Ｆ／Ｆ
と記載する）３２−ａ−ｄと、ＡＮＤゲー）３３−ａ、
ｂと、ＯＲゲート３４−ａ〜Ｃとを備えている。ここ
で、ＴＲＧは、ＡＤＣの変換開始のトリガ信号であり、
ＶＯＵＴは第２図に示した比較器の出力信号であり、Ｃ
Ｍ２およびＣＭ３は、それぞれ第１図に示した比較器０
Ｍ２およびＣＭ３の出力信号である。また、出力ＤＯＯ
〜ＤＯ２はディジタル出力であり、出力ＤＯ〜Ｄ２は第
１図に示したＤＡ変換部１３の入力信号である。
リップフロップ（以下、Ｓ−ＲＦ／Ｆと記載する）３１
−ａ−ｃと、Ｄ型フリップフロップく以下、Ｄ−Ｆ／Ｆ
と記載する）３２−ａ−ｄと、ＡＮＤゲー）３３−ａ、
ｂと、ＯＲゲート３４−ａ〜Ｃとを備えている。ここ
で、ＴＲＧは、ＡＤＣの変換開始のトリガ信号であり、
ＶＯＵＴは第２図に示した比較器の出力信号であり、Ｃ
Ｍ２およびＣＭ３は、それぞれ第１図に示した比較器０
Ｍ２およびＣＭ３の出力信号である。また、出力ＤＯＯ
〜ＤＯ２はディジタル出力であり、出力ＤＯ〜Ｄ２は第
１図に示したＤＡ変換部１３の入力信号である。
第５図は、上述のように構成されたＡＤＣ回路の動作を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
以下、同図を参照しながら、このＡＤＣ回路の動作につ
いて説明する。尚、ここでは、従来例と同様に、基準電
圧Ｖｍｉｐ＝５Ｖ、比較器のバイアス電圧Ｖ□＝１．５
Ｖ、アナログ入力端子Ｖｌ）ｌ＝５Ｖとする。
いて説明する。尚、ここでは、従来例と同様に、基準電
圧Ｖｍｉｐ＝５Ｖ、比較器のバイアス電圧Ｖ□＝１．５
Ｖ、アナログ入力端子Ｖｌ）ｌ＝５Ｖとする。
まず最初に、第３図に示したトリガ信号ＴＲＧが１”と
なると、Ｒ−３Ｆ／Ｆ ３ｌ−ａ−ｃが全てリセットさ
れ、１ビツト遅れてＴＳが“１”となる。従って、タイ
ミング１Ｓにおいて、第２図に示す回路のスイッチＳ２
およびＳ３が閉じ、アナログ入力端子Ｖｌ！１およびＶ
ＢＩによりコンデンサＣに電荷が蓄えられる。このとき
、比較器０Ｍ２は“１″、ＣＭ３は“０”である。
なると、Ｒ−３Ｆ／Ｆ ３ｌ−ａ−ｃが全てリセットさ
れ、１ビツト遅れてＴＳが“１”となる。従って、タイ
ミング１Ｓにおいて、第２図に示す回路のスイッチＳ２
およびＳ３が閉じ、アナログ入力端子Ｖｌ！１およびＶ
ＢＩによりコンデンサＣに電荷が蓄えられる。このとき
、比較器０Ｍ２は“１″、ＣＭ３は“０”である。
次に、第５図に示すタイミング上１では、ＣＭ２が“１
”であるためＳ−ＲＦ／Ｆ３１−ａがセットされ、ＯＲ
アゲ−３４−ａの出力Ｄ２が“１”に、ＡＮＤゲー）３
３−ｂの出力が“１″となり、○Ｒアゲ−３４−ｂの出
力Ｄ２も“１”となる。従って、ＤＡ変換部出力ＶＤＡ
Ｃには、３ ／ ４ ・Ｖ＊ｅｐの値が出力される。こ
こで、第２図に示す回路のＶｘ点の電圧は、 Ｖｘ ＝１．５ ｖ＋ （３，７５ｖ−５ｖ） ＝０．
２５ｖとなる。
”であるためＳ−ＲＦ／Ｆ３１−ａがセットされ、ＯＲ
アゲ−３４−ａの出力Ｄ２が“１”に、ＡＮＤゲー）３
３−ｂの出力が“１″となり、○Ｒアゲ−３４−ｂの出
力Ｄ２も“１”となる。従って、ＤＡ変換部出力ＶＤＡ
Ｃには、３ ／ ４ ・Ｖ＊ｅｐの値が出力される。こ
こで、第２図に示す回路のＶｘ点の電圧は、 Ｖｘ ＝１．５ ｖ＋ （３，７５ｖ−５ｖ） ＝０．
２５ｖとなる。
このとき、比較器ＣＭＩの出力Ｖ。Ｕ７は、■。
〉Ｖｘであるため“１′となる。また、５−ＲＦ／Ｆ
３１−ａのセット側アンドゲートが“１”となってセッ
トされるが、出力ＤＯ２はもともと“ｌ”であるため、
変化しない。
３１−ａのセット側アンドゲートが“１”となってセッ
トされるが、出力ＤＯ２はもともと“ｌ”であるため、
変化しない。
次に第５図に示すタイミング上２の期間では、第３図に
示すＯＲアゲ−３４−ａはｔ２が“１″であるため“１
＃となり、ＯＲアゲ−３４−ｂは“ｌ”となる。ＤＡ変
換部出力ＶＤＡＣには、タイミング１、と同様に、３／
４・Ｖ １１！Ｆ （３，７５Ｖ ）が出力され、比較
器ＣＭＩ出力Ｖ。、Ｔが“１”となる。
示すＯＲアゲ−３４−ａはｔ２が“１″であるため“１
＃となり、ＯＲアゲ−３４−ｂは“ｌ”となる。ＤＡ変
換部出力ＶＤＡＣには、タイミング１、と同様に、３／
４・Ｖ １１！Ｆ （３，７５Ｖ ）が出力され、比較
器ＣＭＩ出力Ｖ。、Ｔが“１”となる。
従って、第３図５−ＲＦ／Ｆ ３１−ｂがセットされ、
出力Ｄｏｔは“ｌ”となる。
出力Ｄｏｔは“ｌ”となる。
次に第５図タイミングｔ、の期間では、第３図に示す回
路の○Ｒアゲ−３４ａ−ｃが全て“１”になるノテ、Ｄ
Ａ変換部出力ＶＤＡＣから７／８’ｖｍ！ｐ（４，３７
５ｖ）が出力される。ててで、第２図に示す比較器ＣＭ
ＩのＶｘ点の電圧は、 Ｖｘ ＝ １．５ｖ＋ （４，３７５ｖ−５ｖ） ＝０
．８７５ ｖであり、Ｖ□＞Ｖ、であるため、比較器出
力Ｖ。ｕ７は１″となる。従って、第５図に示すＲ−３
Ｆ／Ｆ３１−ｃはセットされ、ＤＯＯ〜ＤＯ２出力が全
て１”のディジタル出力が得られる。
路の○Ｒアゲ−３４ａ−ｃが全て“１”になるノテ、Ｄ
Ａ変換部出力ＶＤＡＣから７／８’ｖｍ！ｐ（４，３７
５ｖ）が出力される。ててで、第２図に示す比較器ＣＭ
ＩのＶｘ点の電圧は、 Ｖｘ ＝ １．５ｖ＋ （４，３７５ｖ−５ｖ） ＝０
．８７５ ｖであり、Ｖ□＞Ｖ、であるため、比較器出
力Ｖ。ｕ７は１″となる。従って、第５図に示すＲ−３
Ｆ／Ｆ３１−ｃはセットされ、ＤＯＯ〜ＤＯ２出力が全
て１”のディジタル出力が得られる。
次に第２図に示す比較器のイン°バータＩＮＶが、第４
図に曲線４２として示すような人出力特性を示す場合に
ついて説明する。
図に曲線４２として示すような人出力特性を示す場合に
ついて説明する。
従来例について、既に同図を説明したように、基準電圧
Ｖ＊！ｒ＝５Ｖ、比較器のバイアス電圧Ｖ Ｂ ２＝３
．５ Ｖ、アナログ入力端子ＶＩＮ＝ＯＶとすると、第
３図トリガ信号ＴＲＧが“１″となると、Ｓ−ＲＦ／Ｆ
３ｌ−ａ−ｃは全てリセットされる。１ビツト遅れて
、トリガ信号ＴＲＧが“０”になり、Ｄ−Ｆ／Ｆ ３２
−ａ出力ＴＳが“１”となりサンプリングタイミングが
発生する。
Ｖ＊！ｒ＝５Ｖ、比較器のバイアス電圧Ｖ Ｂ ２＝３
．５ Ｖ、アナログ入力端子ＶＩＮ＝ＯＶとすると、第
３図トリガ信号ＴＲＧが“１″となると、Ｓ−ＲＦ／Ｆ
３ｌ−ａ−ｃは全てリセットされる。１ビツト遅れて
、トリガ信号ＴＲＧが“０”になり、Ｄ−Ｆ／Ｆ ３２
−ａ出力ＴＳが“１”となりサンプリングタイミングが
発生する。
第６図は、このような場合のシーケンスを示すタイムチ
ャートである。
ャートである。
同図に示すように、タイミングＴＳにおいて、第２図に
示した比較器ＣＭＩの点Ｖｘは、Ｖｘ”Ｖｌ＋２＝３．
５ ｖにバイアスされて零補正が行なわれ、入力電圧Ｖ
ＩＭ＝ＯＶにより電荷が蓄積される。
示した比較器ＣＭＩの点Ｖｘは、Ｖｘ”Ｖｌ＋２＝３．
５ ｖにバイアスされて零補正が行なわれ、入力電圧Ｖ
ＩＭ＝ＯＶにより電荷が蓄積される。
次に、タイミング上１ において、第１図に示す比較器
ＣＭ２の出力が“０”に、比較器ＣＭ３の出力が“１”
となっているので、第３図に示すＡＮＤゲー）３３−ａ
は禁止される。また、５−ＲＦ／Ｆ３１−ａは、比較器
ＣＭ２の出力によりリセット状態となるので、ＯＲアゲ
−３４−ａ、−ｃの出力ＤＯ〜Ｄ２は全て“０”となる
。従って、ＤＡ変換部１３の出力ＶＯＬＩＴ＝ＯＶとな
る。ここで、第２図に示す比較器ＣＭＩのＶｘ点は、 ｖｘ ＝ ３．５ｖ＋ （Ｏｖ−Ｏｖ） ＝ ３．５ｖ
となり、ＶＢ７は“０”あるいは“■”と判断できない
レベルとなるが、第３図に示すＳ−ＲＦ／Ｆ３１−ａは
、比較器ＣＭ２によりリセットされているので変換結果
が異常となることはない。
ＣＭ２の出力が“０”に、比較器ＣＭ３の出力が“１”
となっているので、第３図に示すＡＮＤゲー）３３−ａ
は禁止される。また、５−ＲＦ／Ｆ３１−ａは、比較器
ＣＭ２の出力によりリセット状態となるので、ＯＲアゲ
−３４−ａ、−ｃの出力ＤＯ〜Ｄ２は全て“０”となる
。従って、ＤＡ変換部１３の出力ＶＯＬＩＴ＝ＯＶとな
る。ここで、第２図に示す比較器ＣＭＩのＶｘ点は、 ｖｘ ＝ ３．５ｖ＋ （Ｏｖ−Ｏｖ） ＝ ３．５ｖ
となり、ＶＢ７は“０”あるいは“■”と判断できない
レベルとなるが、第３図に示すＳ−ＲＦ／Ｆ３１−ａは
、比較器ＣＭ２によりリセットされているので変換結果
が異常となることはない。
次に、タイミング上２の期間においては、○Ｒアゲ−３
４−ｂが “１″に、ＯＲゲート３４−ａおよびＣが“
０”となり、ＤＡ変換部１３の出力は、Ｖｏｕｔ＝ １
／ ４ ・Ｖ＋ｕ：ｐ＝１．２５Ｖを出力する。ここ
で、第２図比較器の点Ｖｘの電圧は、 Ｖｘ ＝ ３．５ｖ＋ （１，２５ｖ−ＯＶ） ＝４．
７５ｖとなり、ＶＸ＞Ｖ、２であるため、比較器ＣＭＩ
の出力Ｖ。８．が“０”となる。従って、第３図に示し
たＲ−３Ｆ／Ｆ ３１−ｂは、セット条件が成立しない
ためリセット状態のままとなる。
４−ｂが “１″に、ＯＲゲート３４−ａおよびＣが“
０”となり、ＤＡ変換部１３の出力は、Ｖｏｕｔ＝ １
／ ４ ・Ｖ＋ｕ：ｐ＝１．２５Ｖを出力する。ここ
で、第２図比較器の点Ｖｘの電圧は、 Ｖｘ ＝ ３．５ｖ＋ （１，２５ｖ−ＯＶ） ＝４．
７５ｖとなり、ＶＸ＞Ｖ、２であるため、比較器ＣＭＩ
の出力Ｖ。８．が“０”となる。従って、第３図に示し
たＲ−３Ｆ／Ｆ ３１−ｂは、セット条件が成立しない
ためリセット状態のままとなる。
次に、タイミング上３の期間においては、第３図に示す
ＯＲゲート３４−Ｃが“１”に、ＯＲアゲ−３４−ａお
よびｂが“０″になり、ＤＡ変換部１３の出力は、ＶＤ
ＡＣ＝ １ ／ ８ ・Ｖ＋ｕｐ 、＝０．６２５ Ｖ
となる。ここで、第２図の比較器ＣＭＩの点Ｖｘの電圧
は、 Ｖｘ ＝ ３．５Ｖ＋ （０゜６２５ ｖ−ＯＶ） ＝
４．１２５ ｙとなる。ここでは、ＶＸ ＞ＶＢ２であ
るため比較器ＣＭＩの出力Ｖ。８．は“０”となる。従
って、Ｓ−ＲＦ／Ｆ３１−ｃはリセット状態のままであ
り、Ｓ−ＲＦ／Ｆ ３ｌ−ａ−ｃは全て“０″の変換結
果が得られる。
ＯＲゲート３４−Ｃが“１”に、ＯＲアゲ−３４−ａお
よびｂが“０″になり、ＤＡ変換部１３の出力は、ＶＤ
ＡＣ＝ １ ／ ８ ・Ｖ＋ｕｐ 、＝０．６２５ Ｖ
となる。ここで、第２図の比較器ＣＭＩの点Ｖｘの電圧
は、 Ｖｘ ＝ ３．５Ｖ＋ （０゜６２５ ｖ−ＯＶ） ＝
４．１２５ ｙとなる。ここでは、ＶＸ ＞ＶＢ２であ
るため比較器ＣＭＩの出力Ｖ。８．は“０”となる。従
って、Ｓ−ＲＦ／Ｆ３１−ｃはリセット状態のままであ
り、Ｓ−ＲＦ／Ｆ ３ｌ−ａ−ｃは全て“０″の変換結
果が得られる。
実施例２
第７図は、本発明に係るＡＤＣの他の構成例を示すブロ
ック図である。尚、第７図において、第１図と同じ構成
要素には、第１図と同じ参照番号を付している。
ック図である。尚、第７図において、第１図と同じ構成
要素には、第１図と同じ参照番号を付している。
同図に示す回路は、第１図に示した本発明に係るＡＤＣ
回路に、更に、１対のＤ型うッチＬ１およびＬ２を付加
したものである。このＤ型うッチＬｌおよびＬ２は、ア
ナログ入力電圧ＶＢをサンプリングするための信号ＴＳ
により、それぞれ比較器ＣＭ２およびＣＭ３の出力をラ
ッチする。その他のこの回路の動作については、実施例
１と同様なので、詳細な説明は省略する。
回路に、更に、１対のＤ型うッチＬ１およびＬ２を付加
したものである。このＤ型うッチＬｌおよびＬ２は、ア
ナログ入力電圧ＶＢをサンプリングするための信号ＴＳ
により、それぞれ比較器ＣＭ２およびＣＭ３の出力をラ
ッチする。その他のこの回路の動作については、実施例
１と同様なので、詳細な説明は省略する。
即ち、本実施例では、サンプリング期間ＴＳにおいて、
Ｄ型うッチＬ１およびＬ２が比較器ＣＭ２およびＣＭ３
の出力をラッチし、次のＡＤ変換のタイミングＴＳまで
保持する。従って、ＡＤ変換中にアナログ入力端子Ｖ１
Ｎが変化しても誤動作しないという利点がある。
Ｄ型うッチＬ１およびＬ２が比較器ＣＭ２およびＣＭ３
の出力をラッチし、次のＡＤ変換のタイミングＴＳまで
保持する。従って、ＡＤ変換中にアナログ入力端子Ｖ１
Ｎが変化しても誤動作しないという利点がある。
発明の効果
以上詳述したように、本発明に係るＡＤＣ回路は、Ｖ
ＤＡＣよりも高い所定の電圧以上のアナログ入力端子Ｖ
ＩＮを検出する比較器と、ＶＤＡＣよりも低い所定の電
圧以下のアナログ入力電圧ＶＴＩＩを検出する比較器と
を備え、これらの比較器の出力により逐次比較制御部を
制御することにより、接地電位から基準電位ＶＲＥＦま
でのいかなるアナログ入力電圧Ｖ１Ｎが入力されても回
路内のＰＮ接合部が順バイアスされないので、ＡＤＣの
変換確度は常に良好である。
ＤＡＣよりも高い所定の電圧以上のアナログ入力端子Ｖ
ＩＮを検出する比較器と、ＶＤＡＣよりも低い所定の電
圧以下のアナログ入力電圧ＶＴＩＩを検出する比較器と
を備え、これらの比較器の出力により逐次比較制御部を
制御することにより、接地電位から基準電位ＶＲＥＦま
でのいかなるアナログ入力電圧Ｖ１Ｎが入力されても回
路内のＰＮ接合部が順バイアスされないので、ＡＤＣの
変換確度は常に良好である。
また、上述のような回路に使用される１対の比較器は、
比較正確度が±０．２５ Ｖ程度の簡単なスタティック
コンパレータを使用しても問題ないので、上述のような
構成が、ＡＤＣ回路の製造コストを極端に上昇させるこ
とはない。
比較正確度が±０．２５ Ｖ程度の簡単なスタティック
コンパレータを使用しても問題ないので、上述のような
構成が、ＡＤＣ回路の製造コストを極端に上昇させるこ
とはない。
このように、本発明に係るＡＤＣ回路は、アナログ入力
電圧範囲を狭める必要がないため広範な応用が可能であ
り、電荷平衡標本化比較器のインバータの製造上のバラ
ツキを極端に制限したり、歩留りを悪化させることがな
いため、ＡＤ変換確度なＡＤＣを廉価に提供することを
可能とする。
電圧範囲を狭める必要がないため広範な応用が可能であ
り、電荷平衡標本化比較器のインバータの製造上のバラ
ツキを極端に制限したり、歩留りを悪化させることがな
いため、ＡＤ変換確度なＡＤＣを廉価に提供することを
可能とする。
第１図は、本発明に係るＡＤＣ回路の構成例を示すブロ
ック図であり、 第２図は、第１図および第８図に示したＡＤＣ回路にお
いて使用できる比較器の詳細な構成を示す回路図であり
、 第３図は、第１図に示したＡＤＣ回路における、逐次比
較制御部の具体的な構成例を示す回路図であり、 第４図は、第２図に示した回路において使用でいるイン
バータの入出力特性を示すグラフであり、第５図および
第６図は、第１図に示した回路の動作を生命するタイム
グチヤードであり、第７図は、本発明に係るＡＤＣ回路
の他の構成例を示すイロック図であり、 第８図は、従来のＡＤＣ回路の典型的な構成を示すブロ
ック図であり、 第９図および第１Ｏ図は、第８図に示したＡＤＣ回路の
動作を説明するためのタイムチャートである。 〔主な参照番号〕 １１・・・サンプル・ホールド部、 １２・・・逐次比較制御部、 １３・・・ＤＡ変換部、 １４・・・電荷平衡標本化比較器、 ＣＭＩ〜ＣＭ３・・・比較器、 ３１〜Ｓ３・・・スイッチ、 ＩＮＶ・・・インバータ、 ３ｌ−ａ−ｃ・・・セット・リセット型フリップ・フロ
ップ、 ３２−ａ−ｄ・・・Ｄ型フリップ・フロップ、３３−ａ
、ｂ ・ ・ ・ＡＮＤゲート、３４−ａ−ｃ ・ ・
・ＯＲゲート、Ｌｌ、Ｌ２・・・Ｄ型ラッチ
ック図であり、 第２図は、第１図および第８図に示したＡＤＣ回路にお
いて使用できる比較器の詳細な構成を示す回路図であり
、 第３図は、第１図に示したＡＤＣ回路における、逐次比
較制御部の具体的な構成例を示す回路図であり、 第４図は、第２図に示した回路において使用でいるイン
バータの入出力特性を示すグラフであり、第５図および
第６図は、第１図に示した回路の動作を生命するタイム
グチヤードであり、第７図は、本発明に係るＡＤＣ回路
の他の構成例を示すイロック図であり、 第８図は、従来のＡＤＣ回路の典型的な構成を示すブロ
ック図であり、 第９図および第１Ｏ図は、第８図に示したＡＤＣ回路の
動作を説明するためのタイムチャートである。 〔主な参照番号〕 １１・・・サンプル・ホールド部、 １２・・・逐次比較制御部、 １３・・・ＤＡ変換部、 １４・・・電荷平衡標本化比較器、 ＣＭＩ〜ＣＭ３・・・比較器、 ３１〜Ｓ３・・・スイッチ、 ＩＮＶ・・・インバータ、 ３ｌ−ａ−ｃ・・・セット・リセット型フリップ・フロ
ップ、 ３２−ａ−ｄ・・・Ｄ型フリップ・フロップ、３３−ａ
、ｂ ・ ・ ・ＡＮＤゲート、３４−ａ−ｃ ・ ・
・ＯＲゲート、Ｌｌ、Ｌ２・・・Ｄ型ラッチ
Claims (1)
- 【特許請求の範囲】 逐次比較型アナログ・ディジタル変換器において、 アナログ入力を受けるサンプル・ホールド部と、逐次比
較制御部と、 入力される基準電圧よりも低い所定の電圧を参照電圧と
して、前記逐次比較制御部の出力より比較電圧を発生す
るディジタル・アナログ変換部と、前記サンプル・ホー
ルド部の出力と前記ディジタル・アナログ変換部の出力
とを比較する第１の比較器と、 前記参照電圧と等しいかまたはそれよりも高い電圧であ
り、且つ、前記基準電圧以下の所定の電圧とアナログ入
力電圧とを比較する第２の比較器と、 前記参照電圧よりも低く、且つ、接地電位と等しいかま
たはそれよりも高い所定の電圧とアナログ入力電圧とを
比較する第３の比較器とを備え、前記逐次比較制御部が
、前記第１、第２および第３の比較器の出力により制御
されるように構成されていることを特徴とするアナログ
・ディジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168678A JP2560478B2 (ja) | 1989-06-30 | 1989-06-30 | アナログ・ディジタル変換器 |
| US07/543,156 US4989004A (en) | 1989-06-30 | 1990-06-25 | Analog-to-digital converting unit for successive approximation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168678A JP2560478B2 (ja) | 1989-06-30 | 1989-06-30 | アナログ・ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334725A true JPH0334725A (ja) | 1991-02-14 |
| JP2560478B2 JP2560478B2 (ja) | 1996-12-04 |
Family
ID=15872455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168678A Expired - Fee Related JP2560478B2 (ja) | 1989-06-30 | 1989-06-30 | アナログ・ディジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4989004A (ja) |
| JP (1) | JP2560478B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631990A (en) * | 1994-08-18 | 1997-05-20 | Nippon Sheet Glass Co., Ltd. | Integrated optical module for coupling an optical fiber to an optical device |
| US6157012A (en) * | 1998-09-07 | 2000-12-05 | Nippon Sheet Glass Co., Ltd. | Method of manufacturing an optical module using multiple applications of thermosetting resins and multiple heating processes |
| US9362562B2 (en) | 1996-04-23 | 2016-06-07 | Hydro-Quebec | Cathode materials for secondary (rechargeable) lithium batteries |
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| US5252976A (en) * | 1990-07-26 | 1993-10-12 | Fujitsu Limited | Sequential comparison type analog-to-digital converter |
| JP3282139B2 (ja) * | 1994-09-30 | 2002-05-13 | 株式会社鷹山 | Ａ／ｄ変換回路 |
| US5589832A (en) * | 1994-12-02 | 1996-12-31 | Lucent Technologies Inc. | Low noise non-sampled successive approximation |
| US5561427A (en) * | 1994-12-30 | 1996-10-01 | Psc Inc. | Analog to digital converter with continuous conversion cycles and large input signal range |
| GB9503783D0 (en) * | 1995-02-24 | 1995-04-12 | Fujitsu Ltd | Analog-to-digital converters |
| US5675340A (en) * | 1995-04-07 | 1997-10-07 | Iowa State University Research Foundation, Inc. | Charge-redistribution analog-to-digital converter with reduced comparator-hysteresis effects |
| US5920275A (en) * | 1996-09-09 | 1999-07-06 | Iowa State University Research Foundation, Inc. | Analog-to-digital converter using weighted capacitor array and interpolating comparator |
| TW403266U (en) * | 1997-12-19 | 2000-08-21 | United Microelectronics Corp | High speed analog /digital converter |
| KR101204521B1 (ko) * | 2004-10-18 | 2012-11-27 | 리니어 테크놀러지 코포레이션 | 평균 입력 전류가 감소된 아날로그 신호 샘플링 시스템 및방법 |
| JP4841664B2 (ja) * | 2009-10-21 | 2011-12-21 | 株式会社半導体理工学研究センター | アナログ−デジタル変換器 |
| CN104113339B (zh) * | 2013-12-03 | 2017-05-10 | 西安电子科技大学 | 高速异步逐次逼近型模数转换器 |
| US9312876B1 (en) | 2014-09-24 | 2016-04-12 | Intel Corporation | Asynchronous low-power analog-to-digital converter circuit with configurable thresholds |
| DE102021109378B4 (de) | 2021-04-14 | 2023-01-26 | Infineon Technologies Ag | Vorrichtung zum Überwachen |
Citations (3)
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| JPS6430331A (en) * | 1987-07-27 | 1989-02-01 | Nec Corp | Successive comparison type analog/digital conversion system |
Family Cites Families (8)
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| JPH01296822A (ja) * | 1988-05-25 | 1989-11-30 | Toshiba Corp | アナログ・デジタル変換器 |
-
1989
- 1989-06-30 JP JP1168678A patent/JP2560478B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-25 US US07/543,156 patent/US4989004A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4989004A (en) | 1991-01-29 |
| JP2560478B2 (ja) | 1996-12-04 |
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