KR0140757B1 - 공통 모우드 저지 성능이 증가된 전하 재분배 a/d 변화기 및 a/d 변환 방법 - Google Patents

공통 모우드 저지 성능이 증가된 전하 재분배 a/d 변화기 및 a/d 변환 방법

Info

Publication number
KR0140757B1
KR0140757B1 KR1019880010173A KR880010173A KR0140757B1 KR 0140757 B1 KR0140757 B1 KR 0140757B1 KR 1019880010173 A KR1019880010173 A KR 1019880010173A KR 880010173 A KR880010173 A KR 880010173A KR 0140757 B1 KR0140757 B1 KR 0140757B1
Authority
KR
South Korea
Prior art keywords
voltage
positive
negative
capacitor
input
Prior art date
Application number
KR1019880010173A
Other languages
English (en)
Other versions
KR890004506A (ko
Inventor
케이.헤스터 리차드
드위트 미첼
Original Assignee
엔. 라이스 머레르
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔. 라이스 머레르, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 엔. 라이스 머레르
Publication of KR890004506A publication Critical patent/KR890004506A/ko
Application granted granted Critical
Publication of KR0140757B1 publication Critical patent/KR0140757B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
    • H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
    • H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

내용없음

Description

공통 모우드 저지 성능이 증가된 전하 재분배A/D 변환기 및 A/D변환 방법
제1도는 샘플링 모우드내의 본 발명의 차동 A/D 변환기의 한 실시예의 개략도.
제2도는 홀드 모우내의 제1도의 A/D 변환기를 도시한 도면.
제3도는 MSB비트가 검사되고 있는 재분배 모우드내의 제1도의 A/D 변환기를 도시한 도면.
제4도는 모든 비트들이 샘플된 후의 제1도의 A/D 변환기의 최종 형태를 도시한 도면.
제5도는 비교기내의 오프셋 전압의 개략도.
제6도는 비교기로의 입력 회로의 개략도.
제7도는 본 발명의 선택적 실시예를 도시한 도면.
제8도는 본 발명의 선택적 실시예를 도시한 도면.
제9도는 제8도의 A/D 변환기내의 MSB비트상의 전하의 재분배 상태를 도시한 도면.
*도면의 주요부분에 대한 부호의 설명
10:차동 증폭기 12,32:공통 상부 플레이트
14,16,18,20,22,24,28,34,36,38,40,42,44,48,
60,62,86,88,90,92:스위치
58:단위 이득 증폭기 70:전압원
76:전류원 98:연속 근사 제어 회로
100:보정 논리 회로
본 발명은 A/D 변환기에 관한 것으로, 특히 입력 차동 신호를 사용하는 전하 재분배(charge redistribution) A/D 변환기 및 A/D 변환방법에 관한 것이다.
과거에, 아날로그-디지탈 및 디지탈 -아날로그 변환기들은 캐패시터의 주기적 충전 및 방전에 기초를 두고 있는 간단한 해결방법을 사용하여 기술되었다. 이들은 때때로 샤논-랙 디코더(SannonRack decoder)라고 불리워진다. 이 형태의 디코더들은 스위치를 통해 캐패시터를 충전시키기 위해 사용되는 정전류원을 사용한다. 디지탈 -아날로그 변환의 경우에, 캐패시터 상의 출력은, 다수의 스위칭 사이클후에, 아날로그 값을 나타낸다. 이진 입력에 관련하여 디코더의 동작을 동기시키기 위해서는 클럭이 필요하다. 캐패시터 전압이 방전을 통한 각 1/2주기에 1/2로 되도록 캐패시터가 충전되고 방전되는 매 기간동안에 가중 요인(weighting factor)이 제공된다. 타이밍과 같은 실제 문제점, 및 고정밀, 저-드리프트 부품뿐만 아니라 직렬 디지털 입력의 요구로 인해, 이러한 변환기는 널리 사용되지 못했다. 모놀리딕 집적(monolithic integration)용으로 맞추어진 샤논-랙 디코더내에 사용된 전하 가중 개념의 현대적 변형 개념은 전해 재분해 디코더의 개념이다. 이 디코더내에서, 중간 결과들은 고 정밀 캐패시터(예를 들어, MOS 캐패시터)상에 최소 손실로 동적으로 기억되고, MOSFET스위치에 의해 한 캐패시터로부터 다른 캐패시터로 이동된다.
더욱 널리 사용된 전하 재분배 변환기 기술들 중 한가지 기술은 연속 근사 기술에 기초를 둔 기술이다. 이 기술은 비교기의 한 입력에 접속된 모든 캐패시터들의 상부 플레이트(plate)와 여러전압들 사이에서 스위치된 저부 플레이트를 갖고 있고, 이진 가중값을 갖고 있는 캐패시터를 사용한다. 여러 스위치들의 조종은 보조 논리 회로를 통해 비교기에 의해 제어된다.
변호나 프로세스 반드시 3개 스텝, 즉 샘플링 스텝, 홀드 스텝 및 변환 스텝으로 수행된다. 샘플링 스텝내에서, 캐패시터의 상부플레이트는 통상적으로 접지 또는 소정의 적합한 샘플 기준 전압에 접속되고, 저부플레이트는 입력 전압에 접속된다. 이것은 입력 전압에 비례하는 저부플레이트상에 격납된 전압을 발생시킨다. 홀드 스텝내에서, 상부플레이트는 전기적으로 절연되고, 저부플레이트는 통상적으로 접지 또는 소정의 적합한 홀드 기준 전압에 접속된다. 상부플레이트 상의 전하가 보존되기 때문에, 이것의 전위는 입력 전압의 부(-)값으로된다. 변환 또는 재분배스텝내에서, 각각의 비트는 상부플레이트상의 전압이 선정된 전압에 도달할 때까지 각각의 캐패시터의 저부플레이트를 재분배 기준 전압 또는 접지에 순차적으로 접속시킴으로써 검사된다. 이것은 통상적으로 비교기의 트립점(trip point)이다.
또한, 전하 재분배 변환기는 캐패시터의 정(+) 및 부(-)어레이가 비교기의 차동 입력에 접속된 차동 형태를 사용하여 설계되었다. 이것은 입력에 차동 신호를 조절하고 증가된 공급 잡음 저지(rejection) 및 잡음 실행을 제공하는 전(full)차동 전하 재분배A/D 변환기를 제공한다. 그러나, 전 차동 아키텍쳐의 한가지 단점은 공통 모우드 입력 전압이 비교적 높게 될 수 있다는 것인데, 이 전압은 비교기의 정(+)입력과 부(-)입력에 부여된다. 비교기의 출력은 차동 전압에만 민감하다. 그 결과, 차동 아키텍쳐에 의해 조절될 입력 차동 신호는 통상적으로 공급 전압 미만이고, 입력 공통 모우드 범위도 공급 전압 미만이다.
여러 공통 모우드 전압에서의 비교기의 동작은 아날로그-디지탈 변환시의 오프셋 에러를 변화시킬 수 있다. 통상적으로, 비교기의 오프셋 전압은 변환시의 오프셋 에러로서 나타나게 된다. 물론, 이것은 여러 가지 기술에 의해 보상될 수 있다. 그러나, 통상적으로 종래의 비교기의 경우인, 오프셋 에러가 공통 모우드 입력 전압의 함수이면, 이것은 공통 모우드 입력 전압으로 인한 에러를 발생시키게 된다. 그러므로, 변환 프로세스시의 에러량 및 공통 모우드 입력 전압 값으로 인한 입력 전압 변동의 한계를 최소화시키는 회로가 필요하게 된다.
본 명세서내에 기술된 본 발명은 차동 아날로그-디지탈 변환기를 포함한다. 이 A/D 변환기는 상부 플레이트가 비교기의 차동 입력에 접속된 이진 가중 캐패시터의 정(+) 및 부(-)어레이를 포함한다. 차동 입력 전압은 캐패시터의 상부플레이트가 아날로그 차동 입력전압에 비례하는 사이에 부여된 차동 전압을 갖도록 캐패시터 양단에서 샘플된다. 이 입력 전압의 공통 모우드 전압은 입력 신호 전압에 무관한 선정된 값으로 쉬프트된다. 캐패시터상의 저하는 연속 근사 기술에 따라 재분배된다.
본 발명의 다른 실시예에서, 차동 입력 전압은 캐패시터의 저부플레이트 상에서 샘플되고, 차동 입력 신호의 공통 모우드 전압은 측정되어 캐패시터의 상부 플레이트에 인가된다. 캐패시터의 저부플레이트는 캐패시터의 상부플레이트 양단의 공통 모우드 전압을 선정된 공통 모우드 기준 전압으로 쉬프트시키도록 기준전압에 접속된다. 이 공통 모우드 기준 전압은 차동 입력 전압과 무관하다.
본 발명의 또다른 실시예내에서, 공통 모우드 입력 전압은 캐패시터의 저부플레이트가 0기준 전압과 정(+)기준 전압 사이에서 변화될 수 있도록 접지가 아닌 전압으로 셋트된다. 이것은 전 기준전압이 연속 근사 기술에 따른 비트들의 검사중에 각 캐패시터 양단에 인가되게 한다. 이것은 최소 유효 비트를 검사할 때 더 많은 스텝을 제공한다.
본 발명의 또다른 실시예내에서, 캐패시터의 상부플레이트는 샘플링 스텝중에 비교기로서 차동 입력으로부터 단로된다. 비교기로의 차동 입력은 샘플링 시간중에 선정된 기준 전압으로 셋트된다. 샘플링 후, 및 캐패시터의 상부플레이트 양단의 차동 전압에 관련된 공통 모우드 전압이 최종 공통 모우드 입력 전압에 배치되면, 캐패시터의 상부플레이트는 비교기의 차동 입력에 접속된다음에, 전하는 캐패시터들 사이에서 재분배된다.
캐패시터 주위의 전하 재분배가 선정된 기준 전압에 배치된 비교기로의 공통 모우드 입력 전압으로 수행된다는 기술적 장점이 본 발명에 의해 제공된다. 이 선정된 공통 모우드 입력 전압은 차동 입력 전압의 공통 모우드 레벨과 무관하다. 이것은 비교기가 항상 선정된 공통 모우드 입력에서 동작하게 한다. 입력 전압 신호의 샘플링 중에 발생하는 입력 공통-모우드 전압 변동이 비교기의 입력으로 중계되지 않게 된다는 다른 기술적 장점이 제공된다. 그러므로, 이것은 비교의 입력에 제공될 수 있는 최대 전압 변동을 제한하여, 큰 입력 공통- 모우드 전압 변동의 결과로서 발생하게 된 소정의 오프셋 에러를 감소시키게 된다. 전 기준 전압이 전하의 재분배 중에 캐패시터의 저부플레이트에 인가되도록 캐패시터의 저부플레이트가 0기준 전압의 정(+)기준 전압 사이에 접속되게 함으로써 본 발명의 또 다른 기술적 장점이 제공된다.
이하, 첨부 도면을 참조하여 본 발명에 대해서 상세하게 기술하겠다.
제1도를 참조하면, 본 발명을 이용하는 전 차동 전하 재분배 아날로그-디지탈 (A/D) 변환기의 개략도가 도시되어 있다. 이 A/D 변환기는 정(+) 입력V+와 부(-)입력 V-를 갖고 있는 차동 증폭기(10)으로 구성된다. 증폭기(10)의 V+입력은 이진 가중 캐패시터의 정(+)어레이에 접속되고, V-입력은 이진 가중 캐패시터의 부(-)어레이에 접속된다. 일례로서, 5비트 A/D 변환기에 대해 기술하겠다.
정(+) 및 부(-)어레이는 이진 가중 값, 즉 C, C2, ......C/2n-1을 갖고 있는 캐패시터로 각각 제조된다. n+1의 캐패시터의 총 캐패시턴스가 2C로 되도록 C/2n-1의 값을 갖고 있는 2개의 캐패시터가 있다. 5비트 예내에서, 캐패시터의 값은 C, C/4, ......C/16으로 된다.
정(+)어레이내의 각각의 캐패시터는 공통 상부플레이트(12)에 접속되는데, 각각의 캐패시터 C, C/2, ......C/8, C/16의 저부플레이트는 2 입력 스위치(14,16,18,20,22 및 24)에 각각 접속된다. 상부플레이트(12)는 증폭기(10)의 V+입력에 접속된다. 각각의 스위치(14-24)의 한측은 라인(26)을 통해 접지에, 또는 라인(30)을 통해 스위치(28)의 입력에 접속된다. 스위치(28)은 전압 +VR/2또는 VIN+에 접속된다.
유사한 방식으로, 부(-)어레이의 캐패시터 C, C/2,.....C/16의 상부플레이트는 공통 상부 플레이트(32)에 접속되는데, 저부플레이트는 스위치(34,36,38,40,42 및 44)에 각각 접속된다. 상부플레이트(32)는 증폭기(10)의 V-입력에 접속된다. 스위치(34-44)는 스위치(14-24)와 유사하다. 스위치(34-44)는 라인(46)을 통해 접지에, 또는 라인(50)을 통해 스위치(48)의 입력에 접속된다. 스위치(48)은 전압 +VR/2또는 VIN-에에 접속된다.
+VIN+단자와 VIN-에 사이에서 정해진 차동 입력 전압은 2개의 직렬 접속 저항기(52와 54)양단에 부여된다. 저항기(52 및 54)는 분압기로서 접속되는데, 이들의 값들은 입력 공통-모우드 전압 VICM과 동일한 접합부에서의 값을 제공하기 위해 동일하다. 이 전압은 단위 이득 증폭기(58)을 통해 노드(56)에 입력된다. 증폭기(58)은 단지 선택적인 버퍼로서만 작용한다. 노드(56)은 스위치(60)을 통해 정(+)어레이내의 상부플레이트(12)에 접속하고, 스위치(62)를 통해 부(-)어레이의 상부플레이트(32)에 접속된다. 스위치(60 및 62)는 선택적으로 개방 및 폐쇄된다.
변환 프로세스는 3개 스텝으로 수행된다. 제1스텝은 샘플링 모우드를 포함하고, 제2스텝은 홀드 모우드를 포함하며, 제3스텝은재분배 모우드를 포함한다. 제1도 회로내의 스위치들은 샘플링 모우드내에 있는 것으로 도시되어 있다. 이 모우드내에서, 상부플레이트(12 및 32)는 스위치(60 및 62)를 통해 노드(56)에 각각 접속된다. 정(+)어레이내의 캐패시터들의 저부플레이트 들은 스위치(14-24)를 통해 라인(30)에 접속되는데, 라인(30)은 스위치(28)을 통해 VIN+단자에 접속된다. 부(-)어레이내의 캐패시터의 저부플레이트들은 스위치(34-44)를 통해 라인(50)에 접속되는데, 라인(50)은 스위치(48)을 통해 VIN-입력 단자에 접속된다. 이것은 정(+)어레이내의 캐패시터의 저부플레이트가 전압 VIN-에 배치되게 하고, 부(-)어레이내의 캐패시터의 저부플레이트가 전압 VIN-에 접속되게 한다. 정(+)어레이 및 부(-)어레이내의 캐패시터들의 상부플레이트(12 및 32)는 입력 신호 공통 모우드 전압 VICM에 접속된다. 그러므로, 샘플링 모우드 ICM내에서, 정(+)어레이 및 부(-)어레이의 상부플레이트(12 및 32)상의 전압은 입력 신호 공통 모우드 전압과 동일하다. 이것은 -1/2 VD의 정(+)어레이내의 캐패시터 D양단 전압, 및 +1/2 VD의 부(-)어레이내의 캐패시터 양단 전압을 발생시킨다.
홀드 모우드내에서, 스위치(60 및 62)는 개방되고, 스위치(14-24)는 정(+)어레이내의 캐패시터의 저부플레이트를 접지에 접속시키도록 접지 라인(26)에 접속되며, 스위치(34-44)는 부(-)어레이내의 캐패시터의 저부플레이트를 접지에 접속시키도록 접지 라인(46)에 접속된다. 이 형태는 제2도에 도시되어 있다. 스위치(28 및 48)은 전압 +VR/2및 -VR/2에 각각 접속된다. 누설이 없는 경우에, 정(+)어레이내의 캐패시터상의 전하는 일정하게 유지되므로, 정(+)어레이내의 캐패시터 양단 전압은 1/2 VD와 동일화 되어, 다음과 같은 증폭기(10)의 정(+)입력에서의 전압을 발생시키게 된다.
V+=-1/2VD
유사한 방식으로, 증폭기(10)의 부(-)입력으로의 입력상의 전압은 다음과 같다.
V-=+1/2VD
이득 A의 증폭기(10)의 출력은 다음과 같다.
VOUT=A(V+-V-)=A(VD)
본 예는 증폭기(10)으로부터의 0전압의 기준 출력을 사용하지만, 이 기준 전압은 다음의 다른 실시예내에 기술되어 있는 바와 같이 공급 전압과 접지 사이의 중간에 배치될 수 있다.
재분배 모우드내에서, 제3도에 도시한 바와 같이, 스위치(28 및 48)은 전압 +VR/2및 -VR/2에 각각 접속 되고, 각각의 비트 값이 검사되어, 최대 유효 비트(MSB)의 값으로 시작된다. 이 검사는 최대 캐패시터의 저부플레이트를 각각의 기준 전압 +VR/2또는 -VR/2로 상승시킴으로써 행해진다. 이때, 등가회로는 2개의 동일한 캐패시턴스들 사이의 분압기로 된다. 다음과같이, V+단자 상의 전압은 값 VR/4만큼 증가되고, V-단자상의 전압은 값 -VR/4만큼 변하게 된다.
V+=-1/2VD+VR/4
V+=+1/2VD-VR/4
출력 전압은 다음과 같이 된다.
A(-VD+VR/2)
증폭기(10)의 출력을 감지함으로써, 출력이 0이상인지, 즉 논리1인지, 0미만인지, 즉 논리0인지의 결정이 행해진다. 0이상이면, 이것은 MSB=0이라는 것을 나타내고, 0미만이면, 이것은 MSB=0이라는 것을 나타낸다. 그러므로, 증폭기(10)의 출력은 검사되고 있는 이진 비트의 반전값이다. MSB비트에 대응하는 스위치(14 및 34)는 MSB가 0일 경우에만 접지에 복귀된다. 유사한 방식으로, 다음 최대 캐패시터의 저부플레이트를 스위치(16 및 36)을 통해 각각의 기준 전압 +VR/2또는 -VR/2로 상승시킨 다음에, 증폭기(10)이 출력상의 최종값의 극성을 검사함으로써 다음 MSB가 결정된다. 이것은 스위치를 순차적으로 폐쇄시키고 증폭기(10)상의 출력 전압 레벨에 대한 결정을 행하기 위해 디지털 제어를 필요로 하는 종래의 연속 근사 기능이다. 제1도 내지 제3도내에 도시된 스위치들은 MOS또는 CMOS패스(pass)트랜지스더로 실행될 수 있다.
각 캐패시터가 접지로부터 관련 전압 +VR/2또는 -VR/2로 상승된 저부판을 갖고 있는 경우에, 상부플레이트상의 전압이 캐패시터 양단 전압 및 총 캐패시턴스에 대한 이 캐패시터의 비에 비례하여 변하게 된다. 초기에, 증폭기(10)의 입력상의 차동 전압은 -VD이다. 캐패시터의 저부플레이트를 스위칭시킴으로써, 이 차동 전압은 0을 향해 증가될 수 있다. 그러나, 캐패시터의 스위칭이 차동 전압을 0이상으로 증가시키면, 이것은 관련 비트가 논리0으로 되어야 하고, 저부플레이트가 접지에 복귀된다는 것을 나타낸다. 각 캐패시터는 증폭기(10)의 입력상의 차동 전압이 0값을 초과하지 않고서 0과 동일하게 될 때까지 기준 전압으로 연속적으로 스위치된다. 값이 0을 초과하게 하는 소정의 접속된다. 2개의 플레이트(12와 32)상의 전압의 평균인 비교기로의 공통 모우드 입력 전압이 0이라는 것을 아는 것이 중요하다. 종래의 장치내에서, 이 공통 모우드 입력 전압은 입력 신호 공통 모우드 입력 전압과 동일하였다. 그러므로, 본 발명의 A/D 변환기는 입력 신호와 무관한 증폭기(10)으로의 공통 모우드 입력 전압으로 캐패시터상의 전하를 재분배한다.
모든 비트들이 결정되고, 전하가 재분배된 후, 증폭기(10)의 입력상의 차동 전압은 0으로 된다. 디지털 출력 01001에 대해 최종 형태는 제4도에 도시되어 있다. 0비트에 대응하는 모든 캐패시터들은 완전히 방전된다. 상부플레이트상의 총 최초 전하는 이진 방식으로 재분배 되었고, 1비트에 대응하는 캐패시터 상에만 존재하게 된다. N개 비트의 변환 리솔루션을 위해서는 N회의 재분배가 요구된다.
제5도를 참조하면, 증폭기 내의 오프셋 전압을 도시하는 증폭기(10)의 확대 개략도가 도시되어 있다. 전형적으로, V+입력에 관련된 오프셋 전압 VOS가 있다. 이것은 V+입력과 직렬로 접속되는 전압원(70)으로 표시되어 있다. 이 오프셋 전압은 V+입력과 합산되므로, 차동 전압은 다음과 같이 된다.
A[(V+ +VOS)-V-]=VOUT
이 오프셋 전압은 A/D 변환 프로세스시에 에러를 발생시키게 된다. 그러나, 이 에러는 검정 절차에 의해 처음에 밝혀질 수 있으므로, 선정된 값이 측정되고, 오프셋이 결정된다. 이 오프셋은 논리 회로를 통해, 또는 카운터 평형(balancing)오프셋에 의해 밝혀진다.
전압원(70)에 의해 발생된 오프셋 전압이 갖고 있는 한가지 문제점은 이 오프셋 전압의 입력 전압 의존성이다. 연산 증폭기(10)으로의 V+ 및 V-입력상의 최종 전압은 소정의 공통 모우드 입력 전압과 동일하게 된다. 본 발명내에서, 이 공통 모우드 입력 전압은 입력 신호에 무관하게 0으로 셋트된다. 그러므로, 오프셋 전압은 항상 알려져 있다. 한편, 종래의 장치내에서, 증폭기(10)으로의 공통 모우드 입력 전압은 입력 신호의 공통 모우드 전압과 동일하므로, 오프셋 전압은 입력 신호의 함수이므로, 부수적인 에러 고찰을 발생시키게 된다.
제1도-제4도의 A/D 변환기의 동작은 증폭기(10)으로의 공통 모우드 입력 전압이 0으로 셋트되게 한다. 이것은 정(+)어레이와 부(-)어레이내의 캐패시터 양단 전압은 입력 신호의 차동 전압의 1/2로 제한함으로써 달성된다. 그 다음에, 캐패시터의 저부플레이트는 0전압에 접속되므로, 캐패시터의 상부플레이트상의 전압이 접지에 배치되게 한다. 이것은 캐패시터 양단의 초기 전압이 입력 신호의 차동 전압의 1/2인 최대치로 제한되었다는 사실로부터 발생된다. 이것은 캐패시터 양단 전압이 입력 신호의 공통 모우드 전압±입력 신호의 차동 전압의 1/2인 종래의 시스템과 비교된다.
본 실시예는 0에 배치되는 공통 모우드 입력 전압을 도시하고 있지만, 본 발명의 중요한 관점은 증폭기로의 공통 선정된 전압이 압력 신호에 무관한 한 모우드 압력 전압이 선정된 전압으로 셋트될 수 있다는 것이다. 또한, 증폭기(10)으로의 공통 모우드 입력 전압은 재분배 스텝중에 결정될 수 있다. 그러므로, 샘플링 후의 캐패시터의 상부플레이트상의 공통 모우드 전압을 선정된 전압으로 조정하기 위한 회로가 제공될 수 있다.
예를 들어, 캐패시터의 상부플레이트가 샘플링 중에 접지에 접속되었으면, 이것은 캐패시터의 상부플레이트가 입력 신호의 공통 모우드 전압±차동 입력 신호의 1/2과 동일한 전압에 배치되게 한다. 이 공통 모우드 전압은 입력 신호의 공통 모우드 전압을 측정하고, 이것을 요구된 공통 모우드 전압과 비교하여 이들간의 차를 결정한 다음에, 캐패시터의 상부플레이트상의 공통 모우드 전압을 요구된 공통 모우드 전압으로부터 이 차를 감산함으로써 조정될 수 있다. 이것은 홀드 모우드 내에서, 또는 재분배 스텝을 개시하기 직전에 행해질 수 있다.
제6도를 참조하면, 증폭기(10)용 입력 회로의 일례의 개략도가 도시되어 있다. V+입력은 제1N-채널 MOS트랜지스터(72)의 게이트에 접속되고, V-입력은 제2N-채널 MOS트랜지스터(74)의 게이트에 접속된다. 트랜지스터(72 및 74)는 전류원(76)의 한측에 공통 접속된 소오스와 차동 형태로 접속되는데, 전류원(76)의 다른 측은 접지에 접속된다. 트랜지스터(72)의 드레인은 저항기(78)의 한 단부에 접속되고, 트랜지스터(74)의 드레인은 저항기(80)의 한 단부에 접속된다. 저항기(78 및 80)의 다른 단부들은 전원 공급기 Vcc에 공통으로 접속된다. 기생 게이트-소오스 캐패시턴스(82)는 트랜지스터(72)에 관련되고, 기생 게이트-소오스 캐패시턴스(84)는 트랜지스터(74)에 관련된다. 증폭기(10)상의 차동 입력의 요구로 인해, 이 캐패시턴스들은 비교적 크고, 비교기 입력 전압의 함수이므로, 고 전압으로부터 저전압으로 변동될 때 고유 에러를 발생시키게 된다. 매우 작은 차동 전압을 측정하기 위해, 소정의 입력에 대한 전압 변동이 제한되는 것이 중요하다. 큰 전압 변화의 함수로서의 캐패시턴스의 변화가 고려되지 않으면, 이것은 작은 차동 전압을 측정할 때 A/D 변환기내의 부수적인 에러 소오스를 제공할 수 있다.
예를 들어, 상기 예내에서, 공통 모우드 전압이 4V일 때, 입력 V+와 V-는 약 4V에 배치된다. 그다음에, 정(+)어레이 및 부(-)어레이내의 캐패시터의 상부플레이트상의 전압은 0V로 변화된다. 이것은 샘플링 중의 초기 전압으로부터 변환 프로세스 중의 전압으로의 4V의 전압 변동을 발생시킨다. 비교기로의 공통-모우드 입력은 비교기 입력 캐패시턴스 변화 X입력 공통-모우드 전압에 비례한다. 전하를 재분배하기 위해서 이 큰 전압 변동을 가질 필요가 없기 때문에, 제6도에 도시한 입력 회로상의 게이트-소오스 캐패시터(82 및 84)양단의 전압 변동을 감소시키는 것이 바람직하다.
제7도를 참조하면, 오프셋 보정을 제공하기 위한 회로와, 샘플링 동작중에 증폭기(10)의 V+ 및 V-입력상의 큰 공통-모우드 전압 변동을 방지하기 위한 회로를 도시한 제1도-제4도의 전 차동 A/D 변환기의 개략도가 도시되어 있는데, 동일 부분에는 동일한 참조번호를 붙였다. 제7도의 회로내에서, 정(+)어레이내의 캐패시터내의 상부플레이트(12)는 스위치(86)을 통해 증폭기(10)의 V+입력에 접속되고, 유사한 방식으로 부(-)어레이내의 캐패시터의 상부플레이트(32)는 스위치(88)을 통해 V-입력에 접속된다. 또한, V+단자는 스위치(90)을 통해 접지에 접속되고, V-단자는 스위치(92)를 통해 접지에 선택적으로 접속된다.
동작시에, 스위치(86 및 88)은 샘플링 중에 개방되어, 샘플 및 홀드 스텝중에 발생된 잠재적으로 큰 전압 변동이 증폭기(10)의 입력상에 나타나는 것을 방지하도록 유지된다. 이 기간 동안에, 증폭기(10)의 입력은 스위치(90 및 92)를 통해 접지 또는 상이한 기준 전압에 접속된다. 재분배중에, 스위치(86 및 88)은 폐쇄되고, 스위치(90 및 92)는 개방된다. 이때, 증폭기(10)의 V+ 및 V-입력 양단의 전압은, 예를 들어 접지인, 입력들이 스위치(90 및 92)에 의해 접속된 기준 전압으로부터 1/2 VD의 최대치로 된다.
증폭기(10)의 출력은 A/D 변환기에 관련된 여러 스위치들을 조종하는데 필요한 모든 제어를 제공하는 연속 근사 제어 회로(98)에 접속된다. 연속 근사 제어 회로(98)은 입력에서 접지 및 기준 전압을 수신하고, 여러 조종 논리를 출력시킨다. 또한, 캐패시터(102)를 통해 정(+)어레이내의 캐패시터의 상부플레이트(12), 캐패시터(104)를 통해 부(-)어레이내의 캐패시터의 상부플레이트(32)와 인터페이스되는 보정 논리회로(100)이 제공된다. 캐패시터(102 및 104)는 상술한 바와 같이 오프셋 전압을 보정하기 위해 오프셋 보정을 제공한다. 오프셋 보정 논리와 연속 근사 제어의 일례는 참조 문헌인 1983.8.16자 퀀-생 탠(Khen-Sang Tan)에게 허여된 미합중국 특허 제4,299,426호 내에 도시되어 있다.
제8도를 참조하면, 정(+) 및 부(-)캐패시터 어레이의 일부를 나타내는 본 발명의 선택적 실시예가 도시되어 있는데, 동일 부분에는 동일한 참조번호를 붙였다. 회로 동작중에, 스위치(28 및 48)로의 기준 전압 입력은 전압 VR에 접속되고, 샘플 모우드내에서, 스위치(28 및 48)은, 샘플링 모우드내에서 제1도를 참조하여 상술한 동작과 유사하게, 캐패시터의 저부플레이트을 전압 VIN+및 VIN-에 접속시키도록 구성된다. 이 모우드내에서, 정(+)어레이 내의 스위치(14-24)및 부(-)어레이내의 스위치(34-44)는 제1도의 스위치들과 유사한 형태로 되어 있다. 부수적으로, 상부플레이트(12 및 32)는 입력 신호 공통 모우드 전압에 접속된다.
홀드 모우드내에서, 정(+)어레이내의 스위치(16-24)는 접지가 관련 캐패시터의 저부플레이트에 접속되도록 구성되고, 부(-)어레이내의 스위치(36-44)는 VR이 관련 캐패시터의 저부플레이트에 접속되도록 구성된다. 그러나, 캐패시터 C에 관련된 정(+)어레이내의 스위치(14)는 스위치(28)을 통해 VR에 접속되고, 캐패시터 C에 관련된 부(-)어레이내의 스위치(34)는 스위치(48)을 통해 접지에 접속된다. 캐패시터 C 및 각각의 어레이내의 나머지 캐패시터들이 분압기로서 작용하기 때문에, 비교기 입력 공통 모우드 전압은 VR/2로 되고, 홀드 모우드내에서 상부플레이트 전압은 다음과 같이 된다.
V+=VR/2-1/2 VD
V+=VR/2+1/2 VD
재분배 스텝중에, 제1 MSB는 먼저 제8도내에 도시한 위치들내에서 스위치들로 검사된 다음에, 제9도에 도시한 위치들내에 검사된다. 상술한 연속 근사 회로를 사용하면, 각각의 비트가 검사된 다음에, 전하가 재분배된다. 정(+)어레이와 부(-)어레이내의 MSB캐패시터의 저부플레이트를 어레이내의 나머지 캐패시터들로 부터의 접지 또는 기준 전압과 반대로 배치시킴으로써, 접지 전압과 기준 전압 사이에서 저부플레이트를 변화시킴으로써, 정(+) 또는 부(-)방향으로 상부플레이트 상의 전압을 변화시킬 수 있다. 이것은 기준 전압 정(+)입력 신호들의 1/2만이 변환될 수 있는 제1도-제2도의 A/D 변환기와 비교된다. 또한, 전 기준 전압의 사용은 비트 검사중에 캐패시터의 저부플레이트 양단의 큰 전압변동을 허용하므로, 많은 스텝이 사용될 수 있다. 이것은 최소 유효 비트(LSB)검사시에 중요한데, 그 이유는 많은 스텝이 더 큰 감도를 발생시키기 때문이다. 이것은 설계자가 LSB검사시에 존재하는 작은 신호에 대한 소정의 감도를 유지하기 위해 필요한 비교기상의 잡음 제한을 완화시키게 한다.
제8도의 선택적 실시예에 의해 제공된 다른 장점은 증폭기(10)으로의 공통 모우드 입력 전압이 공급 전압과 전지 사이의 중간에 셋트될 수 있다는 것이다. 증폭기(10)은 이 공통 모우드 입력 전압에서 최소 오프셋 전압을 갖도록 설계될 수 있다. 제8도의 실시예내에서, 샘플링 모우드내의 캐패시터 양단의 최대 전압은 제1도-제4도의 A/D 변환기의 동작과 유사하게 입력 신호의 차동 전압의 1/2로 셋트된다. 그러나, 홀드 모우드내에서, 캐패시터의 상부플레이트는 선정된 전압-캐패시터 양단의 초기 전압으로 쉬프트된다. 이것은 비교기로의 공통 모우드 입력 전압이 입력 신호의 공통 모우드 전압에 무관한 소정의 요구된 전압에 셋트되게 한다.
요약하면, 전 차동 형태를 사용하는 A/D 변환기가 제공된다. 정(+)어레이 또는 부(-)어레이내의 캐패시터 양단의 최대 전압은 입력 신호의 차동 전압의 1/2로 제한된다. 이것은 초기 샘플링 스텝중에 정(+)어레이 및 부(-)어레이내의 캐패시터의 상부플레이트를 입력 신호의 공통 모우드 전압에 배치시킴으로써 달성된다. 캐패시터 전하 재분배 후, 전압은 선정된 공통 모우드 입력 전압에 중심을 두게 된다.
지금까지, 양호한 실시예에 대해서 상세하게 기술하였지만, 첨부된 특허 청구의 범위에 의해 정해진 바와 같은 본 발명의 원리 및 범위를 벗어나지 않고서 여러 가지 변경, 대체 및 변형이 행해질 수 있다.

Claims (24)

  1. 차동 입력 전압을 수신하여, 이에 비례하는 신호를 출력시키기 위한 차동 증폭기 수단, 상기 증폭기 수단의 정(+)차동 입력에 접속된 공통 상부플레이트를 갖고 있는 이진 가중 캐패시터의 정(+)캐패시터 어레이, 상기 증폭기 수단의 부(-)차동 입력에 접속된 공통 상부플레이트를 갖고 있는 이진 가중 캐패시터의 부(-)캐패시터 어레이, 상기 정(+) 및 부(-)캐패시터 어레이내의 상기 상부플레이트사이에 부여된 차동 전압이 아날로그 차동 입력 전압에 비례하도록 상기 정(+)어레이 및 부(-)어레이내의 캐패시터로의 아날로그 차동 입력 전압을 샘플링하기 위한 샘플 수단, 상기 증폭기 수단으로의 입력을 위해 상기 정(+) 및 부(-)캐패시터 어레이의 상부플레이트상의 공통 모우드 전압을 선정된 공통 모우드 입력 전압으로 쉬프트시키기 위한 쉬프트 수단, 및 아날로그 차동 입력 전압의 전압 레벨에 대응하는 디지털 값을 결정하기 위해 상기 증폭기 수단의 출력 신호에 응답하는 연속 근사 기술에 따라 상기 증폭기 수단의 입력상에 0차동 전압을 제공하도록 상기 정(+)어레이 및 부(-)어레이 내의 캐패시터내의 전하를 재분배하기 위한 재분배 수단을 포함하는 것을 특징으로 하는 차동 아날로그-디지탈 변환기.
  2. 제1항에 있어서, 상기 샘플 수단이 상부플레이트가 선정된 샘플 시간 동안 선정된 전압에 배치되어 있는 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 저부플레이트에 아날로그 차동 입력 전압을 접속시키고, 입력 신호의 저부플레이트에 아날로그 차동 입력 전압을 접속시키고, 입력 신호의 정(+)측을 상기 정(+)어레이 내의 캐패시터의 저부플레이트에, 입력 신호의 부(-)측을 상기 부(-)어레이내의 캐패시터의 저부플레이트에 접속시키기 위한 제1수단, 및 상기 차동 입력 전압에 비례하는 양단 전압을 갖도록 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 상부플레이트를 쉬프트시키기 위해 샘플 시간 후 및 선정된 홀드 시간 중에 상기 정(+) 및 부(-)어레이내의 각각의 캐패시터의 저부플레이트에 선정된 기준 전압을 접속시키기 위한 제2수단을 포함하는 것을 특징으로 하는 차동 아날로그-디지탈 변환기.
  3. 제2항에 있어서, 상기 쉬프트 수단이 상기 아날로그 차동 입력 신호의 공통 모우드 전압을 결정하기 위한 수단, 및 선정된 전압을 제공하도록 샘플 시간 중에 상기 정(+) 및 부(-)어레이내의 캐패시터의 상부플레이트에 입력 전압의 공통 모우드 전압을 접속시키기 위한 수단을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  4. 제2항에 있어서, 쉬프트 수단이 상기 정(+)어레이 및 부(-)어레이내의 캐패시터 양단의 전압을 아날로그 차동 입력 전압의 차동 전압의 1/2로 제한하기 위한 수단을 포함하는 것을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  5. 제1항에 있어서, 상기 선정된 공통 모우드 입력 전압으로부터 증폭기 수단으로의 공통 모우드 입력 전압의 최대 편차를 제한하기 위한 수단을 포함하는 것을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  6. 제5항에 있어서, 상기 제한 수단이 상기 정(+)어레이내의 캐패시터의 상부플레이트와 상기 증폭기 수단의 정(+)입력 사이에 접속된 제1스위치, 상기 부(-)어레이내의 캐패시터의 상부플레이트와 상기 증폭기 수단의 부(-)입력 사이에 접속된 제2스위치, 상기 증폭기 수단의 정(+) 및 부(-)입력을 선정된 리셋트 전압에 선택적으로 접속시키기 위한 리셋트 수단, 및 상기 정(+)어레이 및 부(-)어레이내의 캐패시터들의 상부플레이트들에 아날로그 차동 입력 전압에 비례하는 차동 전압이 걸리기 전에 상기 제1 및 제2스위치를 개방시키고 리셋트 수단을 작동시키기 위한 수단을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  7. 제6항에 있어서, 상기 선정된 리셋트 전압이 선정된 공통 모우드 입력 전압과 동일한 전압을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  8. 제1항에 있어서, 상기 차등 증폭기 수단에 선정된 공통 모우드 입력 전압이 걸릴 때 입력에 관련된 내부 오프셋 전압을 갖으며, 재분배 수단에 의한 전하의 재분배 동안에 상기 오프셋 전압에 대한 상기 차동 증폭기 수단으로의 입력을 보상하기 위한 수단을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  9. 제2항에 있어서, 상기 정(+)어레이 및 부(-)어레이내의 각각의 캐패시터의 저부플레이트에 선정된 기준 전압을 접속시키기 위한 수단이 상기 정(+)어레이 및 부(-)어레이 내의 각각의 캐패시터의 저부플레이트를 접지 기준 전압에 접속시키기 위한 수단을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  10. 제9항에 있어서, 상기 정(+)어레이 및 부(-)어레이내의 각각의 캐패시터가 아날로그-디지탈 변환기로부터의 출력 디지털 워드의 비트에 관련되고, 상기 재분배 수단이 상기 정(+)어레이 및 부(-)어레이 내의 각각의 캐패시터의 저부플레이트를 연속 근사 기술에 따라 선정된 제2기준 전압에 연속적으로 접속시키기 위한 수단을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  11. 제2항에 있어서, 상기 정(+)어레이 및 부(-)어레이내의 각각의 캐패시터가 아날로그-디지탈 변환기로부터의 출력된 디지털 워드의 비트에 관련되고, 선정된 기준전압을 상기 정(+)어레이 및 부(-)어레이 내의 각각의 캐패시터의 저부플레이트에 접속시키기 위한 수단이 상부플레이트 상에 분압기를 제공하기 위해 상기 정(+)어레이와 부(-)어레이내의 캐패시터의 제1부분을 제1기준 전압에 접속시키고 상기 정(+)어레이 및 부(-)어레이내의 각각의 캐패시터의 나머지 부분의 저부플레이트를 제2기준 전압에 접속시키기 위한 수단을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  12. 차동 입력 전압을 수신하여, 이에 비례하는 전압을 출력시키기 위해 정(+) 및 부(-)차동 입력을 갖고 있는 차동 증폭기, 공통 상부 플레이트가 증폭기의 정(+)차동 입력에 접속되어 있는 이진 가중 캐패시터의 정(+) 캐패시터 어레이, 공통 상부 플레이트가 증폭기의 부(-)차동 입력에 접속되어 있는 이진 가중 캐패시터의 부(-) 캐패시터 어레이, 선정된 샘플 시간동안 동작할 수 있고, 차동 아날로그 입력 신호의 정(+)측을 상기 정(+)어레이내의 캐패시터의 저부플레이트에, 차동 아날로그 입력 신호의 부(-)측을 상기 부(-)어레이내의 캐패시터의 저부플레이트에 선택적으로 접속시키기 위한 스위치 수단, 샘플 시간동안에, 차동 아날로그 입력신호의 공통 모우드 전압과 동일한 전압을 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 상부플레이트에 접속시키기 위한 수단, 상기 샘플 시간 후의 선정된 홀드 시간 동안에 동작할 수 있고, 선정된 기준 전압을 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 저부플레이트에 접속시키기 위한 제2스위치 수단, 및 아날로그 차동 입력 전압의 전압 레벨에 대응하는 디지털 값을 결정하기 우해 상기 증폭기의 출력 전압에 응답하는 연속 근사 기술에 따라 상기 증폭 수단의 입력 상에 0차동 전압을 제공하도록 상기 정(+)어레이 및 부(-)어레이내의 캐패시터내의 전하를 재분배 하기 위한 재분배 수단을 포함하는 것을 특징으로 하는 차동 아날로그-디지탈 변환기.
  13. 제12항에 있어서, 상기 샘플 시간 동안에 차동 아날로그 입력 신호의 공통 모우드 입력 전압을 상기 정(+)어레이 및 부(-)어레이내의 캐패시터내의 상기 캐패시터의 상부플레이트에 접속시키기 위한 수단이 차동 입력 신호의 정(+)극성과 부(-) 극성 사이에 배치되고, 저항성 텝이 이로부터 출력된 차동 전압의 1/2을 제공하는 분압기, 및 상기 샘플 시간 동안에 분압기의 텝을 상기 정(+) 어레이 및 부(-) 어레이내의 캐패시터의 상부플레이트에 접속시키기 위한 제3스위치 수단을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  14. 제12항에 있어서, 상기 제2스위치 수단이 홀드 시간 동안에 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 저부플레이트를 접지에 접속시키도록 동작할 수 있는 것을 특징으로하는 아날로그-디지탈 변환기.
  15. 제12항에 있어서, 상기 재분배 수단이 각각의 캐패시터에 대응하는 디지털 워드의 비트들이 연속 근사 기술에 따라 검사될 수 있도록 관련 캐패시터의 상부플레이트상의 전압을 선택적으로 변화시키기 위해 연속 근사 기술에 따라 선정된 기준 전압을 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 저부플레이트에 순서대로 선택적으로 접속시키기 위한 제3스위치 수단을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  16. 제12항에 있어서, 상기 증폭기가 내부 오프셋 전압을 갖고 있고, 상기 증폭기 내부의 오프셋 전압을 보상하기 위해 상기 홀드 모우드 중에 상기 증폭기로의 차동 전압 입력을 오프셋팅 하기 위한 수단을 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  17. 제12항에 있어서, 상기 증폭기의 정(+)입력 또는 부(-)입력에 인가될 수 있는 전압의 최대 절대값이 범위를 제한하기 위한 제한 회로를 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  18. 제12항에 있어서, 상기 제한 회로가 상기 샘플 시간 동안에 상기 증폭기의 정(+) 및 부(-)입력과 상기 선정된 홀드 기준 전압과 동일한 전압 사이에 접속된 제1 및 제2리셋트 스위치, 및 상기 입력 신호의 공통 모우드 전압이 상기 증폭기의 정(+) 및 부(-)입력에 입력되지 않도록 상기 샘플 시간 동안에만 상기 증폭기의 정(+) 및 부(-)입력으로부터 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 상부플레이트를 선택적으로 단로시키기 위해 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 상부플레이트들사이에 접속된 제2 및 제3스위치를 포함하는 것을 특징으로 하는 아날로그-디지탈 변환기.
  19. 이진 가중 형태로, 정(+)어레이내의 상부플레이트가 공통이고 부(-) 어레이내의 상부플레이트가 공통인 캐패시터를 제1정(+) 어레이와 제2부(-) 어레이로 배열시키는 단계, 상기 정(+)어레이 및 부(-)어레이내의 상부플레이트 사이에 부여된 차동 전압이 아날로그 차동 입력 전압에 비례하도록 정(+)어레이 및 부(-)어레이내의 캐패시터상에서 아날로그 차동 입력 전압을 샘플링하는 단계, 상기 정(+) 및 부(-)캐패시터 어레이내의 캐패시터의 상부플레이트 상의 공통 모우드 전압을 상기 선정된 공통 모우드 입력 전압으로 쉬프트시키는 단계, 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 상부플레이트를 상기 차동 증폭기의 정(+) 및 부(-)입력에 접속시키는 단계, 및 아날로그 차동 전압의 전압에 대응하는 디지털 값을 결정하기 위해 상기 증폭기의 출력 신호에 응답하는 연속 근사 기술에 따라 상기 증폭기의 입력상에 0차동 전압을 제공하도록 상기 정(+)어레이 및 부(-)어레이내의 캐패시터내의 전하를 재분배하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지탈 변환방법.
  20. 제19항에 있어서, 상기 샘플링 단계가 아날로그 입력 전압을 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 저부플레이트에 접속시키는 단계, 및 차동 입력 전압에 비례하는 양단 전압을 갖도록 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 상부플레이트를 쉬프트시키기 위해 상기 샘플 시간 후 및 상기 선정된 홀드 시간 동안에 선정된 기준 전압을 상기 정(+) 및 부(-)어레이내의 각각의 캐패시터의 저부플레이트에 접속시키는 단계를 포함하고, 상기 정(+)어레이 및 부(-)어레이내의 캐패시터의 상부플레이트가, 입력 신호의 정(+)측이 상기 정(+)어레이내의 캐패시터의 저부플레이트에 접속되고, 부(-)측이 상기 부(-)어레이내의 캐패시터의 저부플레이트에 접속되도록 선정된 샘플 시간동안에 선정된 전압에 배치되고, 차동 입력 전압의 정(+)측이 상기 정(+)어레이내의 캐패시터의 저부플레이트에 접속되고 부(-)측이 상기 부(-)어레이내의 캐패시터의 저부플레이트에 접속되도록 접속시키는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 쉬프팅 단계가 아날로그 차동 입력 신호의 공통 모우드 전압을 결정하는 단계, 및 선정된 전압을 제공하기 위해 샘플 시간 동안에 입력 전압의 공통 모우드 전압을 정(+)어레이 및 부(-)어레이내의 캐패시터의 상부플레이트에 접속시키는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제19항에 있어서, 상기 쉬프팅 단계가 정(+)어레이 및 부(-)어레이내의 캐패시터의 양단 전압을 아날로그 입력 차동 전압의 1/2 차동 전압으로 제한하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제19항에 있어서, 상기 선정된 공통 모우드 입력 전압과 상기 증폭기에 입력된 공통 모우드 전압의 최대 편차를 제한하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제19항에 있어서, 상기 증폭기가 입력에 관련되고 선정된 공통 모우드 전압에 배치된 내부 오프셋 전압을 갖고 있고, 전하의 재분배 중에 오프셋 전압에 대한 상기 증폭기로의 입력을 보상하는 단계를 포함하는 것을 특징으로 하는 방법.
KR1019880010173A 1987-08-11 1988-08-10 공통 모우드 저지 성능이 증가된 전하 재분배 a/d 변화기 및 a/d 변환 방법 KR0140757B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US084,276 1979-10-12
US07/084,276 US4803462A (en) 1987-08-11 1987-08-11 Charge redistribution A/D converter with increased common mode rejection

Publications (2)

Publication Number Publication Date
KR890004506A KR890004506A (ko) 1989-04-22
KR0140757B1 true KR0140757B1 (ko) 1998-07-15

Family

ID=22183920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880010173A KR0140757B1 (ko) 1987-08-11 1988-08-10 공통 모우드 저지 성능이 증가된 전하 재분배 a/d 변화기 및 a/d 변환 방법

Country Status (3)

Country Link
US (1) US4803462A (ko)
JP (1) JP2744021B2 (ko)
KR (1) KR0140757B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101501881B1 (ko) * 2014-07-31 2015-03-19 중앙대학교 산학협력단 분리 형태의 듀얼 캐패시터 어레이를 가지는 연속 근사 레지스터 아날로그 디지털 변환기

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975700A (en) * 1989-05-24 1990-12-04 Texas Instruments, Incorporated Analog-to-digital converter with non-linear error correction
US5182560A (en) * 1989-12-22 1993-01-26 Texas Instruments Incorporated Analog-to-digital converter for high speed low power applications
US5248974A (en) * 1991-06-27 1993-09-28 Texas Instruments Incorporated Dielectric relaxation correction circuit for charge-redistribution a/d converters
US5363102A (en) * 1993-03-26 1994-11-08 Analog Devices, Inc. Offset-insensitive switched-capacitor gain stage
GB2283626B (en) * 1993-11-05 1998-02-18 Motorola Inc Driver circuits
JPH08139603A (ja) * 1994-01-05 1996-05-31 Texas Instr Inc <Ti> アナログ・ディジタル変換システム及び同システム内オフセット電圧追跡及び補正方法
EP0757861B1 (en) * 1994-04-29 1998-12-30 Analog Devices, Inc. Charge redistribution analog-to-digital converter with system calibration
US5600322A (en) * 1994-04-29 1997-02-04 Analog Devices, Inc. Low-voltage CMOS analog-to-digital converter
US5600275A (en) * 1994-04-29 1997-02-04 Analog Devices, Inc. Low-voltage CMOS comparator with offset cancellation
US5514972A (en) * 1994-10-20 1996-05-07 International Business Machines Corporation Voltage comparison circuit
US6032634A (en) * 1994-11-02 2000-03-07 Hitachi, Ltd. Air induction system for internal-combustion engine
US5668551A (en) * 1995-01-18 1997-09-16 Analog Devices, Inc. Power-up calibration of charge redistribution analog-to-digital converter
US5621409A (en) * 1995-02-15 1997-04-15 Analog Devices, Inc. Analog-to-digital conversion with multiple charge balance conversions
US5525920A (en) * 1995-05-01 1996-06-11 Motorola, Inc. Comparator circuit and method thereof
US5742204A (en) * 1996-02-29 1998-04-21 Harris Corporation Digitally programmable differential attenuator with tracking common mode reference
KR100460806B1 (ko) * 1997-12-31 2005-06-07 삼성전자주식회사 반도체 소자
JP4292714B2 (ja) * 1998-09-18 2009-07-08 株式会社日立製作所 液晶ディスプレイ
JP3211793B2 (ja) * 1999-01-08 2001-09-25 日本電気株式会社 Ａｄ変換器
FR2798526B1 (fr) * 1999-09-15 2001-11-09 Schneider Electric Ind Sa Declencheur electronique avec des moyens de correction d'offset
ATE330365T1 (de) * 1999-10-15 2006-07-15 Austria Mikrosysteme Int Differentieller analog-digitalwandler
JP3514719B2 (ja) * 2000-09-14 2004-03-31 シャープ株式会社 Ｄ／ａ変換回路およびそれを用いた画像表示装置
US6400302B1 (en) * 2001-02-26 2002-06-04 Analog Devices, Inc. Quasi-differential successive-approximation structures and methods for converting analog signals into corresponding digital signals
US6538594B1 (en) 2001-07-30 2003-03-25 Cirrus Logic, Inc. Methods and circuits for compensating for finite common mode rejection in switched capacitor circuits
US6448911B1 (en) * 2001-07-30 2002-09-10 Cirrus Logic, Inc. Circuits and methods for linearizing capacitor calibration and systems using the same
US6630898B1 (en) * 2001-08-14 2003-10-07 National Semiconductor Corporation Low voltage, unit delay quantizer with feedforward auto-zero mechanism
JP4751667B2 (ja) * 2005-08-12 2011-08-17 富士通セミコンダクター株式会社 逐次比較型ａｄ変換器。
JP4652214B2 (ja) * 2005-11-18 2011-03-16 富士通セミコンダクター株式会社 アナログデジタル変換器
KR100690434B1 (ko) 2006-01-02 2007-03-12 삼성전자주식회사 디지털 아날로그 변환기, 데이터 라인 드라이버,디스플레이 장치, 및 그 방법
DE102006015762B4 (de) * 2006-04-04 2013-05-08 Austriamicrosystems Ag Analog/Digital-Wandleranordnung und Verfahren
JP4921255B2 (ja) * 2007-06-22 2012-04-25 ルネサスエレクトロニクス株式会社 逐次型ａｄ変換器
US8125231B2 (en) 2009-01-28 2012-02-28 Freescale Semiconductor, Inc. Capacitance-to-voltage interface circuit, and related operating methods
US7796079B2 (en) * 2009-01-28 2010-09-14 Freescale Semiconductor, Inc. Charge redistribution successive approximation analog-to-digital converter and related operating method
US7969167B2 (en) 2009-01-28 2011-06-28 Freescale Semiconductor, Inc. Capacitance-to-voltage interface circuit with shared capacitor bank for offsetting and analog-to-digital conversion
US8068047B2 (en) * 2010-01-14 2011-11-29 Advantest Corporation A-D convert apparatus and control method
JP5565169B2 (ja) * 2010-07-27 2014-08-06 富士通株式会社 Ａｄ変換器
JP5561039B2 (ja) * 2010-09-03 2014-07-30 富士通株式会社 アナログ・デジタル変換器およびシステム
US8289198B2 (en) * 2010-11-02 2012-10-16 Texas Instruments Incorporated Low power bit switches and method for high-voltage input SAR ADC
JP5182351B2 (ja) * 2010-11-15 2013-04-17 富士通セミコンダクター株式会社 アナログデジタル変換器
US8456337B1 (en) 2012-04-10 2013-06-04 Freescale Semiconductor, Inc. System to interface analog-to-digital converters to inputs with arbitrary common-modes
KR101939104B1 (ko) * 2012-08-30 2019-01-17 에스케이하이닉스 주식회사 아날로그 디지털 변환기 및 이를 사용한 아날로그 디지털 변환방법
KR101927272B1 (ko) * 2012-09-27 2018-12-11 한국전자통신연구원 연속 근사 레지스터 아날로그 디지털 컨버터
US9590592B2 (en) * 2014-11-24 2017-03-07 Cypress Semiconductor Corporation Configurable capacitor arrays and switched capacitor circuits
CN108476024B (zh) * 2016-09-23 2022-01-21 深圳市汇顶科技股份有限公司 一种dac电容阵列、sar型模数转换器及降低功耗的方法
US10270459B2 (en) * 2016-09-23 2019-04-23 Shenzhen GOODIX Technology Co., Ltd. DAC capacitor array, SAR analog-to-digital converter and method for reducing power consumption thereof
JP2019149762A (ja) * 2018-02-28 2019-09-05 株式会社日立製作所 逐次比較型ａｄ変換器およびセンサ装置
US11106268B2 (en) * 2018-07-29 2021-08-31 Redpine Signals, Inc. Method and system for saving power in a real time hardware processing unit
EP3716487A1 (en) * 2019-03-27 2020-09-30 Nxp B.V. A capacitive sampling circuit
JP7380688B2 (ja) * 2019-07-05 2023-11-15 サンケン電気株式会社 Ａ／ｄ変換回路
JPWO2022097191A1 (ko) * 2020-11-04 2022-05-12

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3526888A (en) * 1965-06-22 1970-09-01 Solitron Devices Interference signal cancelling system for an integrating analog to digital converter
US3940759A (en) * 1974-06-24 1976-02-24 Westinghouse Electric Corporation Analog signal processing system with correction for amplifier offset
US4410880A (en) * 1981-03-25 1983-10-18 Sperry Corporation Digital-to-analog converter and analog-to-digital converter with controllable bi-polar and uni-polar capability
JPH071870B2 (ja) * 1984-07-31 1995-01-11 日本電気株式会社 ディジタル／アナログ変換回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101501881B1 (ko) * 2014-07-31 2015-03-19 중앙대학교 산학협력단 분리 형태의 듀얼 캐패시터 어레이를 가지는 연속 근사 레지스터 아날로그 디지털 변환기

Also Published As

Publication number Publication date
JPS6468022A (en) 1989-03-14
KR890004506A (ko) 1989-04-22
JP2744021B2 (ja) 1998-04-28
US4803462A (en) 1989-02-07

Similar Documents

Publication Publication Date Title
KR0140757B1 (ko) 공통 모우드 저지 성능이 증가된 전하 재분배 a/d 변화기 및 a/d 변환 방법
US4764753A (en) Analog to digital converter
US4831381A (en) Charge redistribution A/D converter with reduced small signal error
US4348658A (en) Analog-to-digital converter using half range technique
US5272481A (en) Successive approximation analog to digital converter employing plural feedback digital to analog converters
US4568917A (en) Capacitive digital to analog converter which can be trimmed up and down
US6731232B1 (en) Programmable input range SAR ADC
US5581252A (en) Analog-to-digital conversion using comparator coupled capacitor digital-to-analog converters
US7773020B2 (en) Analog to digital converter
KR100366270B1 (ko) 일정임피던스샘플링스위치
US4451821A (en) Combination of analog to digital converter and error correction circuit
US7030791B2 (en) A/D conversion device having input level shift and output correction function
JPH0322103B2 (ko)
JPH0566774B2 (ko)
JPH0454407B2 (ko)
US4908624A (en) Successive approximation type A/D converter
US5214430A (en) Ladderless true flash analog-to-digital converter with automatic calibration
US4975700A (en) Analog-to-digital converter with non-linear error correction
KR910008523B1 (ko) 축차비교형 아날로그/디비탈 변환기
US5248974A (en) Dielectric relaxation correction circuit for charge-redistribution a/d converters
US4458237A (en) Combination of an analog to digital converter with a sampling switch error correction circuit and least significant bit circuit
US4989002A (en) Common-mode error self-calibration circuit and method of operation
US4476456A (en) Combination of an analog to digital converter and sampling switch
JPS62258521A (ja) Ａ−ｄ変換器
US4837572A (en) Digital-to-analog converter

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110225

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee