JP4292714B2 - 液晶ディスプレイ - Google Patents
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Description
技術分野
本発明は、液晶ディスプレイに係り、特にそれに用いる半導体装置に関する。
背景技術
従来の多結晶シリコンで構成した薄膜トランジスタ（ｐｏｌｙ−Ｓｉ ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ））を画素領域に使用した液晶ディスプレイの構成を第１３図に示す。画素領域１２４にはｐｏｌｙ−Ｓｉ ＴＦＴ１３２と画素容量１３１とから構成される画素がマトリクス状に設けられており、各ｐｏｌｙ−Ｓｉ ＴＦＴ１３２のゲートはゲート線１３４、ドレインは信号線１３３に接続されている。ただし、第１３図には、図面の簡略化のために画素は１つしか示していない。ゲート線１３４の端部にはゲート線駆動バッファ１２７が設けられており、更にゲート線駆動バッファ１２７はゲート線シフトレジスタ１２６によって走査される。ゲート線シフトレジスタ１２６はゲート線クロックジェネレータ１２５によって駆動される。また、信号線１３３の端部には信号線選択スイッチ１２３が設けられており、更に信号線選択スイッチ１２３は信号線シフトレジスタ１２２によって走査される。信号線シフトレジスタ１２２は信号線クロックジェネレータ１２１によって駆動される。また、信号線選択スイッチ１２３にはアナログ信号入力線１３５が入力している。
次に第１３図の動作を説明する。ゲート線クロックジェネレータ１２５の出力するクロックパルスに従って、ゲート線シフトレジスタ１２６はゲート線駆動バッファ１２７を介してゲート線を順次選択する。選択された行の画素では、ｐｏｌｙ−Ｓｉ ＴＦＴ１３２がオン状態に設定される。この期間内に信号線クロックジェネレータ１２１の出力するクロックパルスに従って、信号線シフトレジスタ１２２は信号線選択スイッチ１２３を順次走査する。信号線選択スイッチ１２３は、走査される際に、対応する信号線１３３をアナログ信号入力線１３５に接続する。従って、アナログ信号入力線１３５に入力される画像信号は、信号線１３３とｐｏｌｙ−Ｓｉ ＴＦＴ１３２を介して、順次画素容量１３１に書き込まれる。
次に、信号線クロックジェネレータ１２１の基本回路構成を第１４図に示す。インバータ１０１〜１０５、１１１〜１１５はｐｏｌｙ−ＳｉＴＦＴのＣＭＯＳ回路で構成されている。入力クロックＶｉｎは、これらのインバータ回路を介することにより、位相が丁度πだけ反転した出力クロックφとφ（ｉｎｖ．）となる。ここでφ（ｉｎｖ．）は、理想的にはφと逆位相の波形を意味する。出力クロックφとφ（ｉｎｖ．）は、一組で、信号線シフトレジスタ１２２を介して、一単位の信号選択スイッチ１２３の駆動に関与するので、両者の位相差をπに合せることは画質の向上を図る上で重要である。このような従来の技術に関しては、例えばＩＤＲＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ）’９５ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒ，ｐ．４１８（１９９４）等に詳しい。
発明の開示
上記従来技術は、同一組の出力クロックφとφ（ｉｎｖ．）の間の位相差の誤差をなくすことに着目したものであるが、隣接する異なる組の出力クロックφ１とφ２の位相のずれを抑えることに関しては検討がなされていない。両者の位相がずれていると、信号選択スイッチ１２３のオンオフの際に、信号線選択スイッチ１２３の走査信号が、ある信号選択スイッチ１２３からそれに隣接する信号選択スイッチ１２３に飛び込むという問題が生じる。具体的には、オン状態にある第１の信号選択スイッチ１２３がオフする前に、それに隣接する第２の信号選択スイッチ１２３がオンしてしまうと、第２の信号選択スイッチ１２３の走査信号が第１の信号選択スイッチ１２３に飛び込む。また、その後、第１の信号選択スイッチ１２３がオフする時、第１の信号選択スイッチ１２３の走査信号が第２の信号選択スイッチ１２３に飛び込む。その結果、画質が悪くなる。
このことを第１５図、第１６図を用いて詳しく説明する。第１５図は第１４図のインバータ１０３、１１３の入出力特性である。φ１で示したインバータ１１３の特性曲線と、φ２で示したインバータ１０３の特性曲線におけるそれぞれの論理しきい値はＶｔｈ１、Ｖｔｈ２であり、両者はΔＶｔｈだけずれている。これはＣＭＯＳ回路を構成するｐＭＯＳ及びｎＭＯＳトランジスタのしきい値電圧の場所的ばらつきに主に起因する現象であり、特にｐｏｌｙ−Ｓｉ ＴＦＴで構成されたＣＭＯＳ回路においてΔＶｔｈが顕著である。単結晶Ｓｉ−ＭＯＳトランジスタのしきい値電圧ばらつきが２０〜３０ｍＶ程度以下であるのに対して、ｐｏｌｙ−Ｓｉ ＴＦＴのしきい値電圧ばらつきは数百ｍＶから数Ｖにも達する。単結晶Ｓｉ−ＭＯＳトランジスタに比較して、ｐｏｌｙ−Ｓｉ ＴＦＴは結晶粒界が存在するために、原理的にしきい値電圧のばらつきが大きいからである。
次に、インバータへの入力クロックＶｉｎの、時間ｔ依存性を第１６図に示す。Ｖｉｎは時間と共に低レベル電圧Ｌから、高レベル電圧Ｈへとステップ状に移行している。ここで、Ｖｔｈ１とＶｔｈ２のずれΔＶｔｈは、時間軸ではｔ１とｔ２の差Δｔに対応しており、このΔｔがインバータ１１３とインバータ１０３の論理反転時間のずれを表す。例えば、ΔＶｔｈを１Ｖ、Ｖｉｎのステップの傾きを１０７Ｖ／ｓと仮定すると、Δｔは０．１μ秒となる。この０．１μ秒という時間は、走査信号が、ある信号選択スイッチ１２３からそれに隣接する信号選択スイッチ１２３に飛び込むのに十分な長い時間である。
また、このようなインバータの論理しきい値のばらつきは、ｐｏｌｙ−Ｓｉ ＴＦＴ回路等の論理回路の駆動電圧の低電圧化、ひいては動作の高速化に対し問題となる。
本発明の目的は、半導体装置において、インバータ等の反転論理回路の論理しきい値のばらつきの影響を減らすことを可能にすることにある。
上記目的は、入力電圧として従来からの２値論理入力電圧の他にこの２値論理入力電圧の高電圧と低電圧の間の値に設定された直流入力電圧を新たに用意し、これらを切り替える切替手段およびこの切替手段の出力端とその一端が接続された容量を新たに設け、この容量の他端を２値反転論理回路の入力端に接続し、２値反転論理回路の入力端と出力端との間をオン状態において一定電圧に保持するスイッチ手段を新たに設け、スイッチ手段のオフが切替手段の２値論理入力電圧への切り替えと同時またはこれより前になされるようにスイッチ手段と切替手段とを設定しておくことにより達成できる。
この論理回路の作用は次のとおりである。スイッチ手段をオンしたときに、容量と２値反転論理回路の直列接続にこれの論理しきい値である直流入力電圧が印加されて直列接続はリセットされる。次に、スイッチ手段オフ時の２値論理入力電圧での動作期間中に、その値が直列接続の論理しきい値である直流入力電圧となったときに２値反転論理回路がオンオフ、増幅等の動作を開始する。この動作は、２値反転論理回路自体の論理しきい値とは関係のない、直列接続の論理しきい値により開始されるので、上記目的は達成される。
例えば、容量と２値反転論理回路の直列接続を切替手段に複数個並列接続した場合、すべての直列接続は一つの論理しきい値で同時にそれらの動作を開始する。
以下、この論理回路を持つ液晶ディスプレイの具体的構成を記述する。
（１）２値論理入力電圧と直流入力電圧とを切り替える切替手段と、該切替手段の出力端とそれらの一端が接続された複数個の第１種の容量と、該複数個の第１種の容量の各々の他端とそれらの入力端が接続された複数個の第１種の２値反転論理回路と、該複数個の第１種の２値反転論理回路の各々の入力端と出力端との間をオン状態において一定電圧に保持する複数個の第１種のスイッチ手段を有し、上記直流入力電圧の値は上記２値論理入力電圧の高電圧と低電圧の間の値に設定されており、上記複数個の第１種のスイッチ手段のオフは、上記切替手段の上記２値論理入力電圧への切り替えと同時またはこれより前になされ、上記複数個の第１種のスイッチ手段の上記一定電圧保持は、上記複数個の第１種の２値反転論理回路の上記入力端と上記出力端との間を短絡してなし、上記２値反転論理回路はｐｏｌｙ−Ｓｉ ＴＦＴを用いたＣＭＯＳで構成されていることを特徴とする液晶ディスプレイ。
（２）上記複数個の第１種の容量の容量値は等しいことを特徴とする上記（１）記載の液晶ディスプレイ。
（３）さらに上記複数個の第１種の２値反転論理回路の各々の上記出力端に接続された第２種の容量と第２種の２値反転論理回路との直列接続体を複数個有し、さらに上記複数個の直列接続体は全て、上記直列接続体を構成する上記第２種の２値反転論理回路の各々の入力端と出力端との間をオン状態において一定電圧に保持する第２種のスイッチ手段を有し、さらに上記第２種のスイッチ手段の上記一定電圧保持は、上記第２種の２値反転論理回路の入力端と出力端との間を短絡してなすことを特徴とする上記（１）記載の液晶ディスプレイ。
（４）ｐｏｌｙ−Ｓｉ ＴＦＴと画素容量とから構成される画素が複数個マトリクス状に配列された画素領域と、該画素領域を駆動する駆動手段を有し、該駆動手段は、２値論理入力電圧と直流入力電圧とを切り替える切替手段と、該切替手段の出力端とそれらの一端が接続された複数個の第１種の容量と、該複数個の第１種の容量の各々の他端とそれらの入力端が接続された複数個の第１種の２値反転論理回路と、該複数個の第１種の２値反転論理回路の各々の入力端と出力端との間をオン状態において一定電圧に保持する複数個の第１種のスイッチ手段を有し、上記直流入力電圧の値は上記２値論理入力電圧の高電圧と低電圧の間の値に設定されており、上記複数個の第１種のスイッチ手段のオフは、上記切替手段の上記２値論理入力電圧への切り替えと同時またはこれより前になされる論理回路を有し、さらに上記複数個の第１種のスイッチ手段の上記一定電圧保持は、上記複数個の第１種の２値反転論理回路の上記入力端と上記出力端との間を短絡してなし、上記第１種の２値反転論理回路はｐｏｌｙ−Ｓｉ ＴＦＴを用いたＣＭＯＳで構成されていることを特徴とする液晶ディスプレイ。
（５）上記複数個の第１種の容量の容量値は等しいことを特徴とする上記（４）記載の液晶ディスプレイ。
（６）垂直ブランキング期間内に上記第１種のスイッチ手段が上記オン状態にされるとともに、上記切替手段は上記第１種のスイッチ手段が上記オン状態である期間中上記直流入力電圧を選択することを特徴とする上記（４）記載の液晶ディスプレイ。
（７）水平ブランキング期間内に上記第１種のスイッチ手段が上記オン状態にされるとともに、上記切替手段は上記第１種のスイッチ手段が上記オン状態である期間中上記直流入力電圧を選択することを特徴とする上記（４）記載の液晶ディスプレイ。
本発明の効果は、回路の駆動周波数が上がるほど、特に顕著になる。
発明を実施するための最良の形態
第一の実施例
本発明の第一の実施例の信号線クロックジェネレータに本発明を適用したｐｏｌｙ−Ｓｉ ＴＦＴ液晶ディスプレイを第１図〜第６図を用いて説明する。
第２図は、ｐｏｌｙ−Ｓｉ ＴＦＴ液晶ディスプレイの構成図である。画素領域２４にはｐｏｌｙ−Ｓｉ ＴＦＴ３２と画素容量３１とから構成される画素がマトリクス状に設けられており、各ｐｏｌｙ−Ｓｉ ＴＦＴ３２のゲートはゲート線３４、ドレインは信号線３３に接続されている。ただし第２図には、図面の簡略化のために画素は１つしか示していない。ゲート線３４の端部にはゲート線駆動バッファ２７が設けられており、更にゲート線駆動バッファ２７はゲート線シフトレジスタ２６によって走査される。ゲート線シフトレジスタ２６はゲート線クロックジェネレータ２５によって駆動される。また各信号線３３の端部には信号線選択スイッチ２３が設けられており、更に信号線選択スイッチ２３は信号線シフトレジスタ２２によって走査される。信号線シフトレジスタ２２は信号線クロックジェネレータ２１によって駆動される。また信号線選択スイッチ２３にはアナログ信号入力線３５が入力している。
次に本実施例の動作を以下に説明する。ゲート線クロックジェネレータ２５の出力するクロックパルスに従って、ゲート線シフトレジスタ２６はゲート線駆動バッファ２７を介してゲート線３４を順次選択する。選択された行の画素では、ｐｏｌｙ−Ｓｉ ＴＦＴ３２がオン状態に設定される。この期間内に信号線クロックジェネレータ２１の出力するクロックパルスに従って、信号線シフトレジスタ２２は信号線選択スイッチ２３を順次走査する。信号線選択スイッチ２３は、走査される際に対応する信号線３３をアナログ信号入力線３５に順次接続する。その結果、アナログ信号入力線３５に入力される画像信号は、信号線３３とｐｏｌｙ−Ｓｉ ＴＦＴ３２を介して、順次画素容量に書き込まれる。
第１図は信号線クロックジェネレータ２１の基本回路図である。インバータ１〜５、１１〜１５はｐｏｌｙ−Ｓｉ ＴＦＴ ＣＭＯＳ回路で構成されている。入力クロックＶｉｎはこれらのインバータを介することにより、出力クロックφとφ（ｉｎｖ．）の位相を、丁度πだけ反転させることができる。以上までは前述の従来例と同様の構成、動作であるが、本実施例においては更に結合容量７、１７と、クロックφｍで駆動されるリセットスイッチ８、１８と、ＣＭＯＳスイッチで構成された入力切替スイッチ２０とが設けられている。
次に、スイッチ８、１８、２０の動作について第３図〜第６図用いて説明する。第３図に示したように、クロックφｍは例えば１／６０秒のフレーム周期で動作し、いわゆる垂直ブランキング期間内にｎＭＯＳで構成されたリセットスイッチ８、１８を周期的にオンする。入力切替スイッチ２０の入力は、クロックφｍがオンしている期間と一致するかまたはこの期間を含むように、フレーム周期で所定の定電圧Ｖｍに切り替わり、残りの期間はクロック入力Ｖｉｎに接続される。ここでリセットスイッチ８の機能は、第４図に示すようにｐＭＯＳ９とｎＭＯＳ１０から構成されているインバータ３の入出力を短絡させることである。インバータ３の入出力をそれぞれＶｉｎ１、Ｖｏｕｔ１とおいた際の入出力特性をφ２として第５図に示す。このときリセットスイッチ８をオンするとインバータ３の入出力は強制的に等しくなり、更に入力切替スイッチ２０はＶｍに切り替わっているため、インバータ３の入力であるＶｉｎ１端子の電圧は、（Ｖｍ＋ΔＶ２）にリセットされる。ここでΔＶ２は、結合容量７に加わる電圧であり、結合容量７で保持される。即ち、インバータ３の入力は、入力ＶｉｎがＶｍに等しいとき（Ｖｍ＋ΔＶ２）に自動的に設定されることになる。したがって、Ｖｍは結合容量７が接続されたインバータ３の論理しきい値であり、インバータ３以降のインバータを含めた論理回路の論理しきい値でもある。同様に、入出力特性がφ１のインバータ１３についても、その入力電圧は（Ｖｍ＋ΔＶ１）にリセットされる。ΔＶ１は、結合容量１７に加わる電圧であり、結合容量１７で保持される。
以上のことから、インバータ３と１３の入力電圧すなわちインバータ３と１３自体の論理しきい値が、（Ｖｍ＋ΔＶ２）と（Ｖｍ＋ΔＶ１）というように異なっていても、一つの論理しきい値Ｖｍを入力切替スイッチ２０により印加することで、インバータ３と１３とを同時に反転させることができる事が分かる。
また、インバータの入出力を強制的に等しくしてインバータの入力電圧として設定する各々のインバータ自体の論理しきい値と、任意に設定する論理しきい値Ｖｍとから、結合容量７と１７で保持される電圧ΔＶ２、ΔＶ１が得られることから明らかなように、結合容量７と１７の値は互いに無関係である。素子設計上からは、同じ値の方が容易である。
また、本実施例では、インバータ３、１３として、インバータの入出力電圧を等しくしたときにインバータ自体の論理しきい値が得られる入出力特性を有するものを用いたが、入出力特性がこれと異なるインバータを用いる場合は、インバータ自体の論理しきい値を求める方法が異なることはいうまでもない。例えば、入力電圧のしきい値が入力電圧振幅の中央値から著しくずれた値に設計されている場合は、リセットスイッチ８に電池のような定電圧源を直列につないでおいた方が、インバータ自体の論理しきい値をより正しい値に設定できる。
次に、入力クロックＶｉｎの、時間ｔ依存性を第６図に示す。第６図に示すように、Ｖｉｎは時間と共に低レベル電圧Ｌから、高レベル電圧Ｈへとステップ状に移行している。図では一部しか示していないが、次には高レベル電圧Ｈから低レベル電圧Ｌへとステップ状に移行し、これを繰り返す。ここで、論理しきい値Ｖｍを例えば低レベル電圧Ｌと高レベル電圧Ｈの中間電圧に設定しておけば、図中に示す時間ｔ０においてＶｉｎがＶｍに等しくなった時、インバータ３、１３に同時にそれら自体の論理しきい値電圧、（Ｖｍ＋ΔＶ２）と（Ｖｍ＋ΔＶ１）が入力される。その結果、第１図に示すφ１とφ２とは同時に反転し、これらによって信号線シフトレジスタ１２２を介して駆動される信号選択スイッチのオンオフも同時に切り替わるので、信号選択スイッチ間の走査信号の飛び込みを回避することができる。また、信号線クロックジェネレータの低電圧化、ひいては高速化が可能となる。
第二の実施例
本実施例ではリセットスイッチとしてＣＭＯＳスイッチを用いている。第７図は、第一の実施例における第４図に示したリセットスイッチの構成図に対応する、第二の実施例のリセットスイッチを示しており、インバータはｐＭＯＳ ＴＦＴ５１とｎＭＯＳ ＴＦＴ５２とから構成され、リセットスイッチはｐＭＯＳ ＴＦＴ５３とｎＭＯＳ ＴＦＴ５４とから構成されている。このようにリセットスイッチにＣＭＯＳスイッチを用いることによって、リセットスイッチオフ時のフィードスルーチャージに起因するインバータの動作点のずれを小さくすることが可能となり、この点からも第一の実施例に比較してより低電圧で高速の動作が可能となる。
第三の実施例
本発明の第三の実施例の信号線シフトレジスタに本発明を適用したｐｏｌｙ−Ｓｉ ＴＦＴ液晶ディスプレイを第８図〜第１０図を用いて説明する。
第８図は本実施例の信号線シフトレジスタ２２の基本回路図である。インバータ５５〜６０と結合容量６３Ａ、６３Ｂ、６４Ａ、６４Ｂから構成され、更にインバータ５５、５７、５８、６０は信号線クロックジェネレータ２１の出力クロックφ、φ（ｉｎｖ．）によってゲートされている。この構成を取ることにより、図に示す信号線シフトレジスタ２２は、信号線クロックジェネレータ２１の出力クロックφ、φ（ｉｎｖ．）に同期して、順に信号線選択スイッチ２３への出力線６１、６２をオン電圧に走査する。
次に、ゲートインバータ５５の具体的回路を第９図に示す。ｐＭＯＳ ＴＦＴ６７とｎＭＯＳ ＴＦＴ６８とからなるＣＭＯＳインバータ回路、ｐＭＯＳ ＴＦＴ６９とｎＭＯＳ ＴＦＴ７０とからなるＣＭＯＳスイッチがこの順序に縦続接続している。画像信号は図の左端から入力される。また、ＣＭＯＳインバータ回路の入出力間にはクロックφｍで制御されるリセットスイッチ６６が設けられており、ＣＭＯＳスイッチは出力クロックφ、φ（ｉｎｖ．）で駆動される。ゲートインバータ５８に関しても、出力クロックφ、φ（ｉｎｖ．）が反転している以外は、このゲートインバータ５５と同様である。
次に、インバータ５６とゲートインバータ５７とからなるフリップフロップ回路の具体的回路を第１０図に示す。インバータ５６では、結合容量７７、ｐＭＯＳ ＴＦＴ７９とｎＭＯＳ ＴＦＴ８０とからなるＣＭＯＳインバータ回路が縦続接続している。画像信号は結合容量７７から入力される。また、ゲートインバータ５７では、結合容量７６、ｐＭＯＳ ＴＦＴ７３とｎＭＯＳ ＴＦＴ７４とからなるＣＭＯＳインバータ回路、ｐＭＯＳ ＴＦＴ７１とｎＭＯＳ ＴＦＴ７２とからなるＣＭＯＳスイッチが縦続接続している。インバータ５６とゲートインバータ５７とは、インバータ５６の出力が結合容量７６に入力するように並列接続している。また、インバータ５６とゲートインバータ５７のＣＭＯＳインバータ回路の入出力間にはクロックφｍで制御されるリセットスイッチ７８、７５が各々設けられており、ＣＭＯＳスイッチは出力クロックφ、φ（ｉｎｖ．）で駆動される。インバータ５９とゲートインバータ６０とからなるフリップフロップ回路に関しても、出力クロックφ、φ（ｉｎｖ．）が反転している以外は、このフリップフロップ回路と同様である。更にこの信号線シフトレジスタ２２の入力部には、それのスタートパルスと所定の定電圧Ｖｍに設定された信号線シフトレジスタ２２の論理しきい値とを切り替えるための切替スイッチが設けられている（図示せず）。
次に、第８図に示された信号線シフトレジスタ２２の動作を説明する。クロックφｍはフレーム周期で駆動され、いわゆる垂直ブランキング期間内に各リセットスイッチが導通する。このとき信号線シフトレジスタ２２の入力部には、切替スイッチ（図示せず）により切り替えられた信号線シフトレジスタ２２の論理しきい値Ｖｍが印加されている。Ｖｍは、例えばスタートパルスの低レベル電圧と高レベル電圧の間の中間電圧に設定する。またこの間はクロックφ、φ（ｉｎｖ．）で駆動されるＣＭＯＳスイッチはすべてオフしている。
この状態において、ゲートインバータ５５、５７、５８、６０およびインバータ５６、５９の入力電圧はそれら自体の論理しきい値にリセットされる。また、初段のゲートインバータ５５の入力側にある結合容量６５には、ゲートインバータ５５自体の論理しきい値と信号線シフトレジスタ２２の論理しきい値Ｖｍとの電位差が保持され、このゲートインバータ５５以外の、ゲートインバータ５７、５８、６０およびインバータ５６、５９の各結合容量には、それらとその前段のゲートインバータまたはインバータとの電位差が保持される。
以上の構成・動作により、本実施例では信号線シフトレジスタ２２の低電圧で高速な動作が可能となる。
以上の説明では信号線シフトレジスタに関して述べたが、本発明がゲート線シフトレジスタに関しても同様に適用可能であることはいうまでもない。また、どちらかまたは両方のシフトレジスタのクロックφｍを水平走査周期で駆動することも可能であり、この場合には第二の実施例同様に、結合容量をより小さく設計することができる。
また、第一の実施例から第三の実施例では、インバータで構成される２値反転論理回路は増幅機能をもたない。すなわち、その入力端と出力端で電圧振幅が等しい。
第四の実施例
本発明の第四の実施例のゲート線駆動バッファに本発明を適用したｐｏｌｙ−Ｓｉ ＴＦＴ液晶ディスプレイを第１１図、第１２図を用いて説明する。本実施例のゲート線駆動バッファでは、インバータ８５で構成される２値反転論理回路は増幅機能をもつ。
第１１図はゲート線駆動バッファ２７の基本回路図である。ゲート線シフトレジスタ２６の出力Ｖｉｎ２は、結合容量８６を介してインバータ８５に入力される。ゲート線シフトレジスタ２６までは低消費電力化のため例えば５Ｖの低電圧振幅で駆動されるが、液晶に印加する電圧は例えば±５Ｖであるため、ゲート線３４は例えば１５Ｖの大電圧振幅で駆動する必要がある。そこでインバータ８５のＶＨＨ端子には、例えば１５Ｖの高電圧を入力する必要がある。インバータ８５の入出力間には、フレーム周期で駆動されるクロックφｍで制御されるリセットスイッチ８７が設けられており、更にこのゲート線駆動バッファ２７の入力部にはゲート線シフトレジスタ２６の出力Ｖｉｎ２と所定の定電圧に設定されたゲート線駆動バッファ２７の論理しきい値Ｖｍとを切り替えるための切替スイッチ８８が設けられている。
次に、ゲート線駆動バッファ２７の動作を第１２図を用いて説明する。切替スイッチ８８とクロックφｍで制御されるリセットスイッチ８７の動作タイミングに関しては、第一の実施例と同様である。切替スイッチ８８がゲート線駆動バッファ２７の論理しきい値Ｖｍを入力してリセットスイッチ８７がオン状態になると、インバータ８５の入力電圧と出力電圧は等しくなり、第１２図に示したように、入力電圧は動作特性曲線上の電圧Ｖｒに自動的に設定される。この電圧Ｖｒは、動作特性曲線が出力Ｖｉｎ２側に長く延びた形状である為、インバータ８５自体の論理しきい値ではなく、その近くの値に設定される。その値は、例えば６Ｖ程度である。ゲート線駆動バッファ２７の論理しきい値ＶｍをＶｉｎ２の中間電圧である例えば２．５Ｖに設定した場合、結合容量８６には、（Ｖｒ−Ｖｍ）＝３．５Ｖの電圧が記憶保持される。
次いで垂直走査期間中に、リセットスイッチ８７がオフ状態になり、切替スイッチ８８がＶｉｎ２に切り替わると、インバータ８５には入力Ｖｉｎ２から０〜５Ｖの信号が入力され、インバータ８５の入力Ｖｉｎ３は、Ｖｒ（６Ｖ）を中心とした３．５〜８．５Ｖとなる。その結果、インバータ８５の出力Ｖｏｕｔ２は、Ｖｒが前述のようにインバータ８５自体の論理しきい値に近い値であるので、ほぼ０〜１５Ｖにフルスイングする。即ち、入力Ｖｉｎ２の電圧振幅ΔＶｉｎ２が５Ｖであるのに対して、出力Ｖｏｕｔ２の電圧振幅ΔＶｏｕｔ２は約１５Ｖに確実に増幅される。
また、本実施例では動作点Ｖｒがインバータ８５自体の論理しきい値に近い値であるが、論理しきい値に合わせたい場合は、インバータの入出力電圧を等しくせず、リセットスイッチ８７に電池のような定電圧源を直列につなぐことで実現できる。
本実施例はインバータ自体の論理しきい値のばらつきに対して、極めて安定に動作することは言うまでもない。
以上の構成・動作により、本実施例では信号線シフトレジスタ２２の低電圧で高速な動作が可能となる。
【図面の簡単な説明】
【図１】は第一の実施例における信号線クロックジェネレータの基本回路図である。
【図２】は第一の実施例におけるＴＦＴ液晶ディスプレイ構成図である。
【図３】は第一の実施例におけるクロックφｍと入力クロックＶｉｎを切り替える入力切替スイッチの動作説明図である。
【図４】は第一の実施例におけるリセットスイッチの構成図である。
【図５】は第一の実施例におけるインバータの入出力特性図である。
【図６】は第一の実施例における入力クロックの時間依存性を示す図である。
【図７】は第二の実施例におけるリセットスイッチの構成図である。
【図８】は第三の実施例における信号線シフトレジスタの基本回路図である。
【図９】は第三の実施例におけるゲートインバータの回路図である。
【図１０】は第三の実施例におけるフリップフロップ回路の回路図である。
【図１１】は第四の実施例におけるゲート線駆動バッファの基本回路図である。
【図１２】は第四の実施例におけるゲート線駆動バッファの動作特性図である。
【図１３】は従来技術によるＴＦＴ液晶ディスプレイの構成図である。
【図１４】は従来技術による信号線クロックジェネレータの基本回路図である。
【図１５】は従来技術によるインバータの入出力特性図である。
【図１６】は従来技術による入力クロックの時間依存性を示す図である。
本発明は、液晶ディスプレイに係り、特にそれに用いる半導体装置に関する。
背景技術
従来の多結晶シリコンで構成した薄膜トランジスタ（ｐｏｌｙ−Ｓｉ ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ））を画素領域に使用した液晶ディスプレイの構成を第１３図に示す。画素領域１２４にはｐｏｌｙ−Ｓｉ ＴＦＴ１３２と画素容量１３１とから構成される画素がマトリクス状に設けられており、各ｐｏｌｙ−Ｓｉ ＴＦＴ１３２のゲートはゲート線１３４、ドレインは信号線１３３に接続されている。ただし、第１３図には、図面の簡略化のために画素は１つしか示していない。ゲート線１３４の端部にはゲート線駆動バッファ１２７が設けられており、更にゲート線駆動バッファ１２７はゲート線シフトレジスタ１２６によって走査される。ゲート線シフトレジスタ１２６はゲート線クロックジェネレータ１２５によって駆動される。また、信号線１３３の端部には信号線選択スイッチ１２３が設けられており、更に信号線選択スイッチ１２３は信号線シフトレジスタ１２２によって走査される。信号線シフトレジスタ１２２は信号線クロックジェネレータ１２１によって駆動される。また、信号線選択スイッチ１２３にはアナログ信号入力線１３５が入力している。
次に第１３図の動作を説明する。ゲート線クロックジェネレータ１２５の出力するクロックパルスに従って、ゲート線シフトレジスタ１２６はゲート線駆動バッファ１２７を介してゲート線を順次選択する。選択された行の画素では、ｐｏｌｙ−Ｓｉ ＴＦＴ１３２がオン状態に設定される。この期間内に信号線クロックジェネレータ１２１の出力するクロックパルスに従って、信号線シフトレジスタ１２２は信号線選択スイッチ１２３を順次走査する。信号線選択スイッチ１２３は、走査される際に、対応する信号線１３３をアナログ信号入力線１３５に接続する。従って、アナログ信号入力線１３５に入力される画像信号は、信号線１３３とｐｏｌｙ−Ｓｉ ＴＦＴ１３２を介して、順次画素容量１３１に書き込まれる。
次に、信号線クロックジェネレータ１２１の基本回路構成を第１４図に示す。インバータ１０１〜１０５、１１１〜１１５はｐｏｌｙ−ＳｉＴＦＴのＣＭＯＳ回路で構成されている。入力クロックＶｉｎは、これらのインバータ回路を介することにより、位相が丁度πだけ反転した出力クロックφとφ（ｉｎｖ．）となる。ここでφ（ｉｎｖ．）は、理想的にはφと逆位相の波形を意味する。出力クロックφとφ（ｉｎｖ．）は、一組で、信号線シフトレジスタ１２２を介して、一単位の信号選択スイッチ１２３の駆動に関与するので、両者の位相差をπに合せることは画質の向上を図る上で重要である。このような従来の技術に関しては、例えばＩＤＲＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ）’９５ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒ，ｐ．４１８（１９９４）等に詳しい。
発明の開示
上記従来技術は、同一組の出力クロックφとφ（ｉｎｖ．）の間の位相差の誤差をなくすことに着目したものであるが、隣接する異なる組の出力クロックφ１とφ２の位相のずれを抑えることに関しては検討がなされていない。両者の位相がずれていると、信号選択スイッチ１２３のオンオフの際に、信号線選択スイッチ１２３の走査信号が、ある信号選択スイッチ１２３からそれに隣接する信号選択スイッチ１２３に飛び込むという問題が生じる。具体的には、オン状態にある第１の信号選択スイッチ１２３がオフする前に、それに隣接する第２の信号選択スイッチ１２３がオンしてしまうと、第２の信号選択スイッチ１２３の走査信号が第１の信号選択スイッチ１２３に飛び込む。また、その後、第１の信号選択スイッチ１２３がオフする時、第１の信号選択スイッチ１２３の走査信号が第２の信号選択スイッチ１２３に飛び込む。その結果、画質が悪くなる。
このことを第１５図、第１６図を用いて詳しく説明する。第１５図は第１４図のインバータ１０３、１１３の入出力特性である。φ１で示したインバータ１１３の特性曲線と、φ２で示したインバータ１０３の特性曲線におけるそれぞれの論理しきい値はＶｔｈ１、Ｖｔｈ２であり、両者はΔＶｔｈだけずれている。これはＣＭＯＳ回路を構成するｐＭＯＳ及びｎＭＯＳトランジスタのしきい値電圧の場所的ばらつきに主に起因する現象であり、特にｐｏｌｙ−Ｓｉ ＴＦＴで構成されたＣＭＯＳ回路においてΔＶｔｈが顕著である。単結晶Ｓｉ−ＭＯＳトランジスタのしきい値電圧ばらつきが２０〜３０ｍＶ程度以下であるのに対して、ｐｏｌｙ−Ｓｉ ＴＦＴのしきい値電圧ばらつきは数百ｍＶから数Ｖにも達する。単結晶Ｓｉ−ＭＯＳトランジスタに比較して、ｐｏｌｙ−Ｓｉ ＴＦＴは結晶粒界が存在するために、原理的にしきい値電圧のばらつきが大きいからである。
次に、インバータへの入力クロックＶｉｎの、時間ｔ依存性を第１６図に示す。Ｖｉｎは時間と共に低レベル電圧Ｌから、高レベル電圧Ｈへとステップ状に移行している。ここで、Ｖｔｈ１とＶｔｈ２のずれΔＶｔｈは、時間軸ではｔ１とｔ２の差Δｔに対応しており、このΔｔがインバータ１１３とインバータ１０３の論理反転時間のずれを表す。例えば、ΔＶｔｈを１Ｖ、Ｖｉｎのステップの傾きを１０７Ｖ／ｓと仮定すると、Δｔは０．１μ秒となる。この０．１μ秒という時間は、走査信号が、ある信号選択スイッチ１２３からそれに隣接する信号選択スイッチ１２３に飛び込むのに十分な長い時間である。
また、このようなインバータの論理しきい値のばらつきは、ｐｏｌｙ−Ｓｉ ＴＦＴ回路等の論理回路の駆動電圧の低電圧化、ひいては動作の高速化に対し問題となる。
本発明の目的は、半導体装置において、インバータ等の反転論理回路の論理しきい値のばらつきの影響を減らすことを可能にすることにある。
上記目的は、入力電圧として従来からの２値論理入力電圧の他にこの２値論理入力電圧の高電圧と低電圧の間の値に設定された直流入力電圧を新たに用意し、これらを切り替える切替手段およびこの切替手段の出力端とその一端が接続された容量を新たに設け、この容量の他端を２値反転論理回路の入力端に接続し、２値反転論理回路の入力端と出力端との間をオン状態において一定電圧に保持するスイッチ手段を新たに設け、スイッチ手段のオフが切替手段の２値論理入力電圧への切り替えと同時またはこれより前になされるようにスイッチ手段と切替手段とを設定しておくことにより達成できる。
この論理回路の作用は次のとおりである。スイッチ手段をオンしたときに、容量と２値反転論理回路の直列接続にこれの論理しきい値である直流入力電圧が印加されて直列接続はリセットされる。次に、スイッチ手段オフ時の２値論理入力電圧での動作期間中に、その値が直列接続の論理しきい値である直流入力電圧となったときに２値反転論理回路がオンオフ、増幅等の動作を開始する。この動作は、２値反転論理回路自体の論理しきい値とは関係のない、直列接続の論理しきい値により開始されるので、上記目的は達成される。
例えば、容量と２値反転論理回路の直列接続を切替手段に複数個並列接続した場合、すべての直列接続は一つの論理しきい値で同時にそれらの動作を開始する。
以下、この論理回路を持つ液晶ディスプレイの具体的構成を記述する。
（１）２値論理入力電圧と直流入力電圧とを切り替える切替手段と、該切替手段の出力端とそれらの一端が接続された複数個の第１種の容量と、該複数個の第１種の容量の各々の他端とそれらの入力端が接続された複数個の第１種の２値反転論理回路と、該複数個の第１種の２値反転論理回路の各々の入力端と出力端との間をオン状態において一定電圧に保持する複数個の第１種のスイッチ手段を有し、上記直流入力電圧の値は上記２値論理入力電圧の高電圧と低電圧の間の値に設定されており、上記複数個の第１種のスイッチ手段のオフは、上記切替手段の上記２値論理入力電圧への切り替えと同時またはこれより前になされ、上記複数個の第１種のスイッチ手段の上記一定電圧保持は、上記複数個の第１種の２値反転論理回路の上記入力端と上記出力端との間を短絡してなし、上記２値反転論理回路はｐｏｌｙ−Ｓｉ ＴＦＴを用いたＣＭＯＳで構成されていることを特徴とする液晶ディスプレイ。
（２）上記複数個の第１種の容量の容量値は等しいことを特徴とする上記（１）記載の液晶ディスプレイ。
（３）さらに上記複数個の第１種の２値反転論理回路の各々の上記出力端に接続された第２種の容量と第２種の２値反転論理回路との直列接続体を複数個有し、さらに上記複数個の直列接続体は全て、上記直列接続体を構成する上記第２種の２値反転論理回路の各々の入力端と出力端との間をオン状態において一定電圧に保持する第２種のスイッチ手段を有し、さらに上記第２種のスイッチ手段の上記一定電圧保持は、上記第２種の２値反転論理回路の入力端と出力端との間を短絡してなすことを特徴とする上記（１）記載の液晶ディスプレイ。
（４）ｐｏｌｙ−Ｓｉ ＴＦＴと画素容量とから構成される画素が複数個マトリクス状に配列された画素領域と、該画素領域を駆動する駆動手段を有し、該駆動手段は、２値論理入力電圧と直流入力電圧とを切り替える切替手段と、該切替手段の出力端とそれらの一端が接続された複数個の第１種の容量と、該複数個の第１種の容量の各々の他端とそれらの入力端が接続された複数個の第１種の２値反転論理回路と、該複数個の第１種の２値反転論理回路の各々の入力端と出力端との間をオン状態において一定電圧に保持する複数個の第１種のスイッチ手段を有し、上記直流入力電圧の値は上記２値論理入力電圧の高電圧と低電圧の間の値に設定されており、上記複数個の第１種のスイッチ手段のオフは、上記切替手段の上記２値論理入力電圧への切り替えと同時またはこれより前になされる論理回路を有し、さらに上記複数個の第１種のスイッチ手段の上記一定電圧保持は、上記複数個の第１種の２値反転論理回路の上記入力端と上記出力端との間を短絡してなし、上記第１種の２値反転論理回路はｐｏｌｙ−Ｓｉ ＴＦＴを用いたＣＭＯＳで構成されていることを特徴とする液晶ディスプレイ。
（５）上記複数個の第１種の容量の容量値は等しいことを特徴とする上記（４）記載の液晶ディスプレイ。
（６）垂直ブランキング期間内に上記第１種のスイッチ手段が上記オン状態にされるとともに、上記切替手段は上記第１種のスイッチ手段が上記オン状態である期間中上記直流入力電圧を選択することを特徴とする上記（４）記載の液晶ディスプレイ。
（７）水平ブランキング期間内に上記第１種のスイッチ手段が上記オン状態にされるとともに、上記切替手段は上記第１種のスイッチ手段が上記オン状態である期間中上記直流入力電圧を選択することを特徴とする上記（４）記載の液晶ディスプレイ。
本発明の効果は、回路の駆動周波数が上がるほど、特に顕著になる。
発明を実施するための最良の形態
第一の実施例
本発明の第一の実施例の信号線クロックジェネレータに本発明を適用したｐｏｌｙ−Ｓｉ ＴＦＴ液晶ディスプレイを第１図〜第６図を用いて説明する。
第２図は、ｐｏｌｙ−Ｓｉ ＴＦＴ液晶ディスプレイの構成図である。画素領域２４にはｐｏｌｙ−Ｓｉ ＴＦＴ３２と画素容量３１とから構成される画素がマトリクス状に設けられており、各ｐｏｌｙ−Ｓｉ ＴＦＴ３２のゲートはゲート線３４、ドレインは信号線３３に接続されている。ただし第２図には、図面の簡略化のために画素は１つしか示していない。ゲート線３４の端部にはゲート線駆動バッファ２７が設けられており、更にゲート線駆動バッファ２７はゲート線シフトレジスタ２６によって走査される。ゲート線シフトレジスタ２６はゲート線クロックジェネレータ２５によって駆動される。また各信号線３３の端部には信号線選択スイッチ２３が設けられており、更に信号線選択スイッチ２３は信号線シフトレジスタ２２によって走査される。信号線シフトレジスタ２２は信号線クロックジェネレータ２１によって駆動される。また信号線選択スイッチ２３にはアナログ信号入力線３５が入力している。
次に本実施例の動作を以下に説明する。ゲート線クロックジェネレータ２５の出力するクロックパルスに従って、ゲート線シフトレジスタ２６はゲート線駆動バッファ２７を介してゲート線３４を順次選択する。選択された行の画素では、ｐｏｌｙ−Ｓｉ ＴＦＴ３２がオン状態に設定される。この期間内に信号線クロックジェネレータ２１の出力するクロックパルスに従って、信号線シフトレジスタ２２は信号線選択スイッチ２３を順次走査する。信号線選択スイッチ２３は、走査される際に対応する信号線３３をアナログ信号入力線３５に順次接続する。その結果、アナログ信号入力線３５に入力される画像信号は、信号線３３とｐｏｌｙ−Ｓｉ ＴＦＴ３２を介して、順次画素容量に書き込まれる。
第１図は信号線クロックジェネレータ２１の基本回路図である。インバータ１〜５、１１〜１５はｐｏｌｙ−Ｓｉ ＴＦＴ ＣＭＯＳ回路で構成されている。入力クロックＶｉｎはこれらのインバータを介することにより、出力クロックφとφ（ｉｎｖ．）の位相を、丁度πだけ反転させることができる。以上までは前述の従来例と同様の構成、動作であるが、本実施例においては更に結合容量７、１７と、クロックφｍで駆動されるリセットスイッチ８、１８と、ＣＭＯＳスイッチで構成された入力切替スイッチ２０とが設けられている。
次に、スイッチ８、１８、２０の動作について第３図〜第６図用いて説明する。第３図に示したように、クロックφｍは例えば１／６０秒のフレーム周期で動作し、いわゆる垂直ブランキング期間内にｎＭＯＳで構成されたリセットスイッチ８、１８を周期的にオンする。入力切替スイッチ２０の入力は、クロックφｍがオンしている期間と一致するかまたはこの期間を含むように、フレーム周期で所定の定電圧Ｖｍに切り替わり、残りの期間はクロック入力Ｖｉｎに接続される。ここでリセットスイッチ８の機能は、第４図に示すようにｐＭＯＳ９とｎＭＯＳ１０から構成されているインバータ３の入出力を短絡させることである。インバータ３の入出力をそれぞれＶｉｎ１、Ｖｏｕｔ１とおいた際の入出力特性をφ２として第５図に示す。このときリセットスイッチ８をオンするとインバータ３の入出力は強制的に等しくなり、更に入力切替スイッチ２０はＶｍに切り替わっているため、インバータ３の入力であるＶｉｎ１端子の電圧は、（Ｖｍ＋ΔＶ２）にリセットされる。ここでΔＶ２は、結合容量７に加わる電圧であり、結合容量７で保持される。即ち、インバータ３の入力は、入力ＶｉｎがＶｍに等しいとき（Ｖｍ＋ΔＶ２）に自動的に設定されることになる。したがって、Ｖｍは結合容量７が接続されたインバータ３の論理しきい値であり、インバータ３以降のインバータを含めた論理回路の論理しきい値でもある。同様に、入出力特性がφ１のインバータ１３についても、その入力電圧は（Ｖｍ＋ΔＶ１）にリセットされる。ΔＶ１は、結合容量１７に加わる電圧であり、結合容量１７で保持される。
以上のことから、インバータ３と１３の入力電圧すなわちインバータ３と１３自体の論理しきい値が、（Ｖｍ＋ΔＶ２）と（Ｖｍ＋ΔＶ１）というように異なっていても、一つの論理しきい値Ｖｍを入力切替スイッチ２０により印加することで、インバータ３と１３とを同時に反転させることができる事が分かる。
また、インバータの入出力を強制的に等しくしてインバータの入力電圧として設定する各々のインバータ自体の論理しきい値と、任意に設定する論理しきい値Ｖｍとから、結合容量７と１７で保持される電圧ΔＶ２、ΔＶ１が得られることから明らかなように、結合容量７と１７の値は互いに無関係である。素子設計上からは、同じ値の方が容易である。
また、本実施例では、インバータ３、１３として、インバータの入出力電圧を等しくしたときにインバータ自体の論理しきい値が得られる入出力特性を有するものを用いたが、入出力特性がこれと異なるインバータを用いる場合は、インバータ自体の論理しきい値を求める方法が異なることはいうまでもない。例えば、入力電圧のしきい値が入力電圧振幅の中央値から著しくずれた値に設計されている場合は、リセットスイッチ８に電池のような定電圧源を直列につないでおいた方が、インバータ自体の論理しきい値をより正しい値に設定できる。
次に、入力クロックＶｉｎの、時間ｔ依存性を第６図に示す。第６図に示すように、Ｖｉｎは時間と共に低レベル電圧Ｌから、高レベル電圧Ｈへとステップ状に移行している。図では一部しか示していないが、次には高レベル電圧Ｈから低レベル電圧Ｌへとステップ状に移行し、これを繰り返す。ここで、論理しきい値Ｖｍを例えば低レベル電圧Ｌと高レベル電圧Ｈの中間電圧に設定しておけば、図中に示す時間ｔ０においてＶｉｎがＶｍに等しくなった時、インバータ３、１３に同時にそれら自体の論理しきい値電圧、（Ｖｍ＋ΔＶ２）と（Ｖｍ＋ΔＶ１）が入力される。その結果、第１図に示すφ１とφ２とは同時に反転し、これらによって信号線シフトレジスタ１２２を介して駆動される信号選択スイッチのオンオフも同時に切り替わるので、信号選択スイッチ間の走査信号の飛び込みを回避することができる。また、信号線クロックジェネレータの低電圧化、ひいては高速化が可能となる。
第二の実施例
本実施例ではリセットスイッチとしてＣＭＯＳスイッチを用いている。第７図は、第一の実施例における第４図に示したリセットスイッチの構成図に対応する、第二の実施例のリセットスイッチを示しており、インバータはｐＭＯＳ ＴＦＴ５１とｎＭＯＳ ＴＦＴ５２とから構成され、リセットスイッチはｐＭＯＳ ＴＦＴ５３とｎＭＯＳ ＴＦＴ５４とから構成されている。このようにリセットスイッチにＣＭＯＳスイッチを用いることによって、リセットスイッチオフ時のフィードスルーチャージに起因するインバータの動作点のずれを小さくすることが可能となり、この点からも第一の実施例に比較してより低電圧で高速の動作が可能となる。
第三の実施例
本発明の第三の実施例の信号線シフトレジスタに本発明を適用したｐｏｌｙ−Ｓｉ ＴＦＴ液晶ディスプレイを第８図〜第１０図を用いて説明する。
第８図は本実施例の信号線シフトレジスタ２２の基本回路図である。インバータ５５〜６０と結合容量６３Ａ、６３Ｂ、６４Ａ、６４Ｂから構成され、更にインバータ５５、５７、５８、６０は信号線クロックジェネレータ２１の出力クロックφ、φ（ｉｎｖ．）によってゲートされている。この構成を取ることにより、図に示す信号線シフトレジスタ２２は、信号線クロックジェネレータ２１の出力クロックφ、φ（ｉｎｖ．）に同期して、順に信号線選択スイッチ２３への出力線６１、６２をオン電圧に走査する。
次に、ゲートインバータ５５の具体的回路を第９図に示す。ｐＭＯＳ ＴＦＴ６７とｎＭＯＳ ＴＦＴ６８とからなるＣＭＯＳインバータ回路、ｐＭＯＳ ＴＦＴ６９とｎＭＯＳ ＴＦＴ７０とからなるＣＭＯＳスイッチがこの順序に縦続接続している。画像信号は図の左端から入力される。また、ＣＭＯＳインバータ回路の入出力間にはクロックφｍで制御されるリセットスイッチ６６が設けられており、ＣＭＯＳスイッチは出力クロックφ、φ（ｉｎｖ．）で駆動される。ゲートインバータ５８に関しても、出力クロックφ、φ（ｉｎｖ．）が反転している以外は、このゲートインバータ５５と同様である。
次に、インバータ５６とゲートインバータ５７とからなるフリップフロップ回路の具体的回路を第１０図に示す。インバータ５６では、結合容量７７、ｐＭＯＳ ＴＦＴ７９とｎＭＯＳ ＴＦＴ８０とからなるＣＭＯＳインバータ回路が縦続接続している。画像信号は結合容量７７から入力される。また、ゲートインバータ５７では、結合容量７６、ｐＭＯＳ ＴＦＴ７３とｎＭＯＳ ＴＦＴ７４とからなるＣＭＯＳインバータ回路、ｐＭＯＳ ＴＦＴ７１とｎＭＯＳ ＴＦＴ７２とからなるＣＭＯＳスイッチが縦続接続している。インバータ５６とゲートインバータ５７とは、インバータ５６の出力が結合容量７６に入力するように並列接続している。また、インバータ５６とゲートインバータ５７のＣＭＯＳインバータ回路の入出力間にはクロックφｍで制御されるリセットスイッチ７８、７５が各々設けられており、ＣＭＯＳスイッチは出力クロックφ、φ（ｉｎｖ．）で駆動される。インバータ５９とゲートインバータ６０とからなるフリップフロップ回路に関しても、出力クロックφ、φ（ｉｎｖ．）が反転している以外は、このフリップフロップ回路と同様である。更にこの信号線シフトレジスタ２２の入力部には、それのスタートパルスと所定の定電圧Ｖｍに設定された信号線シフトレジスタ２２の論理しきい値とを切り替えるための切替スイッチが設けられている（図示せず）。
次に、第８図に示された信号線シフトレジスタ２２の動作を説明する。クロックφｍはフレーム周期で駆動され、いわゆる垂直ブランキング期間内に各リセットスイッチが導通する。このとき信号線シフトレジスタ２２の入力部には、切替スイッチ（図示せず）により切り替えられた信号線シフトレジスタ２２の論理しきい値Ｖｍが印加されている。Ｖｍは、例えばスタートパルスの低レベル電圧と高レベル電圧の間の中間電圧に設定する。またこの間はクロックφ、φ（ｉｎｖ．）で駆動されるＣＭＯＳスイッチはすべてオフしている。
この状態において、ゲートインバータ５５、５７、５８、６０およびインバータ５６、５９の入力電圧はそれら自体の論理しきい値にリセットされる。また、初段のゲートインバータ５５の入力側にある結合容量６５には、ゲートインバータ５５自体の論理しきい値と信号線シフトレジスタ２２の論理しきい値Ｖｍとの電位差が保持され、このゲートインバータ５５以外の、ゲートインバータ５７、５８、６０およびインバータ５６、５９の各結合容量には、それらとその前段のゲートインバータまたはインバータとの電位差が保持される。
以上の構成・動作により、本実施例では信号線シフトレジスタ２２の低電圧で高速な動作が可能となる。
以上の説明では信号線シフトレジスタに関して述べたが、本発明がゲート線シフトレジスタに関しても同様に適用可能であることはいうまでもない。また、どちらかまたは両方のシフトレジスタのクロックφｍを水平走査周期で駆動することも可能であり、この場合には第二の実施例同様に、結合容量をより小さく設計することができる。
また、第一の実施例から第三の実施例では、インバータで構成される２値反転論理回路は増幅機能をもたない。すなわち、その入力端と出力端で電圧振幅が等しい。
第四の実施例
本発明の第四の実施例のゲート線駆動バッファに本発明を適用したｐｏｌｙ−Ｓｉ ＴＦＴ液晶ディスプレイを第１１図、第１２図を用いて説明する。本実施例のゲート線駆動バッファでは、インバータ８５で構成される２値反転論理回路は増幅機能をもつ。
第１１図はゲート線駆動バッファ２７の基本回路図である。ゲート線シフトレジスタ２６の出力Ｖｉｎ２は、結合容量８６を介してインバータ８５に入力される。ゲート線シフトレジスタ２６までは低消費電力化のため例えば５Ｖの低電圧振幅で駆動されるが、液晶に印加する電圧は例えば±５Ｖであるため、ゲート線３４は例えば１５Ｖの大電圧振幅で駆動する必要がある。そこでインバータ８５のＶＨＨ端子には、例えば１５Ｖの高電圧を入力する必要がある。インバータ８５の入出力間には、フレーム周期で駆動されるクロックφｍで制御されるリセットスイッチ８７が設けられており、更にこのゲート線駆動バッファ２７の入力部にはゲート線シフトレジスタ２６の出力Ｖｉｎ２と所定の定電圧に設定されたゲート線駆動バッファ２７の論理しきい値Ｖｍとを切り替えるための切替スイッチ８８が設けられている。
次に、ゲート線駆動バッファ２７の動作を第１２図を用いて説明する。切替スイッチ８８とクロックφｍで制御されるリセットスイッチ８７の動作タイミングに関しては、第一の実施例と同様である。切替スイッチ８８がゲート線駆動バッファ２７の論理しきい値Ｖｍを入力してリセットスイッチ８７がオン状態になると、インバータ８５の入力電圧と出力電圧は等しくなり、第１２図に示したように、入力電圧は動作特性曲線上の電圧Ｖｒに自動的に設定される。この電圧Ｖｒは、動作特性曲線が出力Ｖｉｎ２側に長く延びた形状である為、インバータ８５自体の論理しきい値ではなく、その近くの値に設定される。その値は、例えば６Ｖ程度である。ゲート線駆動バッファ２７の論理しきい値ＶｍをＶｉｎ２の中間電圧である例えば２．５Ｖに設定した場合、結合容量８６には、（Ｖｒ−Ｖｍ）＝３．５Ｖの電圧が記憶保持される。
次いで垂直走査期間中に、リセットスイッチ８７がオフ状態になり、切替スイッチ８８がＶｉｎ２に切り替わると、インバータ８５には入力Ｖｉｎ２から０〜５Ｖの信号が入力され、インバータ８５の入力Ｖｉｎ３は、Ｖｒ（６Ｖ）を中心とした３．５〜８．５Ｖとなる。その結果、インバータ８５の出力Ｖｏｕｔ２は、Ｖｒが前述のようにインバータ８５自体の論理しきい値に近い値であるので、ほぼ０〜１５Ｖにフルスイングする。即ち、入力Ｖｉｎ２の電圧振幅ΔＶｉｎ２が５Ｖであるのに対して、出力Ｖｏｕｔ２の電圧振幅ΔＶｏｕｔ２は約１５Ｖに確実に増幅される。
また、本実施例では動作点Ｖｒがインバータ８５自体の論理しきい値に近い値であるが、論理しきい値に合わせたい場合は、インバータの入出力電圧を等しくせず、リセットスイッチ８７に電池のような定電圧源を直列につなぐことで実現できる。
本実施例はインバータ自体の論理しきい値のばらつきに対して、極めて安定に動作することは言うまでもない。
以上の構成・動作により、本実施例では信号線シフトレジスタ２２の低電圧で高速な動作が可能となる。
【図面の簡単な説明】
【図１】は第一の実施例における信号線クロックジェネレータの基本回路図である。
【図２】は第一の実施例におけるＴＦＴ液晶ディスプレイ構成図である。
【図３】は第一の実施例におけるクロックφｍと入力クロックＶｉｎを切り替える入力切替スイッチの動作説明図である。
【図４】は第一の実施例におけるリセットスイッチの構成図である。
【図５】は第一の実施例におけるインバータの入出力特性図である。
【図６】は第一の実施例における入力クロックの時間依存性を示す図である。
【図７】は第二の実施例におけるリセットスイッチの構成図である。
【図８】は第三の実施例における信号線シフトレジスタの基本回路図である。
【図９】は第三の実施例におけるゲートインバータの回路図である。
【図１０】は第三の実施例におけるフリップフロップ回路の回路図である。
【図１１】は第四の実施例におけるゲート線駆動バッファの基本回路図である。
【図１２】は第四の実施例におけるゲート線駆動バッファの動作特性図である。
【図１３】は従来技術によるＴＦＴ液晶ディスプレイの構成図である。
【図１４】は従来技術による信号線クロックジェネレータの基本回路図である。
【図１５】は従来技術によるインバータの入出力特性図である。
【図１６】は従来技術による入力クロックの時間依存性を示す図である。
Claims (7)
- ２値論理入力電圧と直流入力電圧とを切り替える切替手段と、
該切替手段の出力端とそれらの一端が接続された複数個の第１種の容量と、
該複数個の第１種の容量の各々の他端とそれらの入力端が接続された複数個の第１種の２値反転論理回路と、
該複数個の第１種の２値反転論理回路の各々の入力端と出力端との間をオン状態において一定電圧に保持する複数個の第１種のスイッチ手段を有し、
上記直流入力電圧の値は上記２値論理入力電圧の高電圧と低電圧の間の値に設定されており、
上記複数個の第１種のスイッチ手段のオフは、上記切替手段の上記２値論理入力電圧への切り替えと同時またはこれより前になされ、
上記複数個の第１種のスイッチ手段の上記一定電圧保持は、上記複数個の第１種の２値反転論理回路の上記入力端と上記出力端との間を短絡してなし、
上記２値反転論理回路はｐｏｌｙ−Ｓｉ ＴＦＴを用いたＣＭＯＳで構成されていることを特徴とする液晶ディスプレイ。 - 上記複数個の第１種の容量の容量値は等しいことを特徴とする請求項１記載の液晶ディスプレイ。
- さらに上記複数個の第１種の２値反転論理回路の各々の上記出力端に接続された第２種の容量と第２種の２値反転論理回路との直列接続体を複数個有し、
さらに上記複数個の直列接続体は全て、上記直列接続体を構成する上記第２種の２値反転論理回路の各々の入力端と出力端との間をオン状態において一定電圧に保持する第２種のスイッチ手段を有し、
さらに上記第２種のスイッチ手段の上記一定電圧保持は、上記第２種の２値反転論理回路の入力端と出力端との間を短絡してなすことを特徴とする請求項１記載の液晶ディスプレイ。 - ｐｏｌｙ−Ｓｉ ＴＦＴと画素容量とから構成される画素が複数個マトリクス状に配列された画素領域と、該画素領域を駆動する駆動手段を有し、
該駆動手段は、
２値論理入力電圧と直流入力電圧とを切り替える切替手段と、
該切替手段の出力端とそれらの一端が接続された複数個の第１種の容量と、
該複数個の第１種の容量の各々の他端とそれらの入力端が接続された複数個の第１種の２値反転論理回路と、
該複数個の第１種の２値反転論理回路の各々の入力端と出力端との間をオン状態において一定電圧に保持する複数個の第１種のスイッチ手段を有し、
上記直流入力電圧の値は上記２値論理入力電圧の高電圧と低電圧の間の値に設定されており、
上記複数個の第１種のスイッチ手段のオフは、上記切替手段の上記２値論理入力電圧への切り替えと同時またはこれより前になされる論理回路を有し、
さらに上記複数個の第１種のスイッチ手段の上記一定電圧保持は、上記複数個の第１種の２値反転論理回路の上記入力端と上記出力端との間を短絡してなし、
上記第１種の２値反転論理回路はｐｏｌｙ−Ｓｉ ＴＦＴを用いたＣＭＯＳで構成されていることを特徴とする液晶ディスプレイ。 - 上記複数個の第１種の容量の容量値は等しいことを特徴とする請求項４記載の液晶ディスプレイ。
- 垂直ブランキング期間内に上記第１種のスイッチ手段が上記オン状態にされるとともに、上記切替手段は上記第１種のスイッチ手段が上記オン状態である期間中上記直流入力電圧を選択することを特徴とする請求項４記載の液晶ディスプレイ。
- 水平ブランキング期間内に上記第１種のスイッチ手段が上記オン状態にされるとともに、上記切替手段は上記第１種のスイッチ手段が上記オン状態である期間中上記直流入力電圧を選択することを特徴とする請求項４記載の液晶ディスプレイ。
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