JPH086523A - サンプリング回路および画像表示装置 - Google Patents
サンプリング回路および画像表示装置Info
- Publication number
- JPH086523A JPH086523A JP13915094A JP13915094A JPH086523A JP H086523 A JPH086523 A JP H086523A JP 13915094 A JP13915094 A JP 13915094A JP 13915094 A JP13915094 A JP 13915094A JP H086523 A JPH086523 A JP H086523A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- sampling
- inverting
- signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 アナログ信号の書き込み時に発生する、トラ
ンジスタの寄生容量に起因する雑音を低く抑え、高精度
の書き込みが可能なサンプリング回路を提供する。 【構成】 アナログ信号をあるタイミング信号に同期し
てサンプリングするCMOS型サンプリング回路101
において、並列に接続されたnチャネル型トランジスタ
NMとpチャネル型トランジスタPMからなり、タイミ
ング発生回路から供給され途中で2系統に分岐されるタ
イミング信号に基づいてアナログ信号のサンプリングを
行うCMOS構成のサンプリング・スイッチASと、上
記タイミング発生回路と上記サンプリング・スイッチと
の間に挿入された複数段の反転回路INV1,INV2
,INV3,INV4,INV5と、上記2系統の信
号経路の各々に設けられ、同期信号によって動作が制御
される第1の同期型反転回路CINV1,CINV2と
を備えた。
ンジスタの寄生容量に起因する雑音を低く抑え、高精度
の書き込みが可能なサンプリング回路を提供する。 【構成】 アナログ信号をあるタイミング信号に同期し
てサンプリングするCMOS型サンプリング回路101
において、並列に接続されたnチャネル型トランジスタ
NMとpチャネル型トランジスタPMからなり、タイミ
ング発生回路から供給され途中で2系統に分岐されるタ
イミング信号に基づいてアナログ信号のサンプリングを
行うCMOS構成のサンプリング・スイッチASと、上
記タイミング発生回路と上記サンプリング・スイッチと
の間に挿入された複数段の反転回路INV1,INV2
,INV3,INV4,INV5と、上記2系統の信
号経路の各々に設けられ、同期信号によって動作が制御
される第1の同期型反転回路CINV1,CINV2と
を備えた。
Description
【0001】
【産業上の利用分野】本発明は、アナログ信号のサンプ
リング回路に関し、特に該サンプリング回路を構成する
CMOS構成のスイッチにおいて、トランジスタのカッ
プリング雑音に起因する信号変化を低減する回路構成に
関する。
リング回路に関し、特に該サンプリング回路を構成する
CMOS構成のスイッチにおいて、トランジスタのカッ
プリング雑音に起因する信号変化を低減する回路構成に
関する。
【0002】
【従来の技術】本発明の構成要素の1つであるサンプリ
ング回路は、現在、様々な分野で利用されており、それ
ぞれの利用分野に適した回路方式が採用されている。以
下では、特に、画像表示装置のデータ信号線駆動回路に
用いられているものにおける背景および課題について述
べる。但し、本発明は、これに限らず、他のいくつかの
分野においても適用できるものである。
ング回路は、現在、様々な分野で利用されており、それ
ぞれの利用分野に適した回路方式が採用されている。以
下では、特に、画像表示装置のデータ信号線駆動回路に
用いられているものにおける背景および課題について述
べる。但し、本発明は、これに限らず、他のいくつかの
分野においても適用できるものである。
【0003】従来の画像表示装置の一つとして、アクテ
ィブ・マトリクス駆動方式のものが知られている。図1
9はこの画像表示装置の構成を示す図である。図におい
て、200は画像表示装置で、画像アレイ201と、走
査信号線駆動回路GDと、データ信号線駆動回路SDと
からなっている。画素アレイ201には、多数の走査信
号線GLと多数のデータ信号線SLとが、これらが交差
するよう配設され、隣接する2つの走査信号線GLと隣
接する2つのデータ信号線SLとで包囲された部分に、
各画素CELLが配置されている。従って画素アレイ全
体では画素CELLがマトリクス状に並んでいる。
ィブ・マトリクス駆動方式のものが知られている。図1
9はこの画像表示装置の構成を示す図である。図におい
て、200は画像表示装置で、画像アレイ201と、走
査信号線駆動回路GDと、データ信号線駆動回路SDと
からなっている。画素アレイ201には、多数の走査信
号線GLと多数のデータ信号線SLとが、これらが交差
するよう配設され、隣接する2つの走査信号線GLと隣
接する2つのデータ信号線SLとで包囲された部分に、
各画素CELLが配置されている。従って画素アレイ全
体では画素CELLがマトリクス状に並んでいる。
【0004】データ信号線駆動回路SDは、第1のタイ
ミング信号TIM1に同期して、入力された映像信号D
ATAをサンプリングし、必要に応じて増幅して、各デ
ータ信号線SLに書き込む働きをする。走査信号線駆動
回路GDは、第2のタイミング信号TIM2に同期し
て、走査信号線GLを順次選択し、画素CELL内にあ
るスイッチング素子の開閉を制御することにより、各デ
ータ信号線SLに書き込まれた映像信号(データ)を各
画素CELLに書き込むとともに、各画素CELLに書
き込まれたデータを保持させる働きをする。
ミング信号TIM1に同期して、入力された映像信号D
ATAをサンプリングし、必要に応じて増幅して、各デ
ータ信号線SLに書き込む働きをする。走査信号線駆動
回路GDは、第2のタイミング信号TIM2に同期し
て、走査信号線GLを順次選択し、画素CELL内にあ
るスイッチング素子の開閉を制御することにより、各デ
ータ信号線SLに書き込まれた映像信号(データ)を各
画素CELLに書き込むとともに、各画素CELLに書
き込まれたデータを保持させる働きをする。
【0005】液晶表示装置を例にとると、図19におけ
る各画素CELLは、図20に示すように、MOSFE
T(電界効果トランジスタ)等のスイッチング素子SW
と、画素容量とにより構成される。この画素容量は、液
晶容量Clおよび必要によって付加される補助容量Cs
よりなる。同図において、スイッチング素子であるトラ
ンジスタSWのドレイン及びソースを介してデータ信号
線SLと画素容量の一方の電極とが接続され、トランジ
スタSWのゲートは走査信号線GLに接続され、画素容
量の他方の電極は全画素に共通の共通電極線に接続され
ている。そして、各液晶容量Clに印加された電圧によ
り、液晶の透過率または反射率が変調され、液晶表示が
行われる。
る各画素CELLは、図20に示すように、MOSFE
T(電界効果トランジスタ)等のスイッチング素子SW
と、画素容量とにより構成される。この画素容量は、液
晶容量Clおよび必要によって付加される補助容量Cs
よりなる。同図において、スイッチング素子であるトラ
ンジスタSWのドレイン及びソースを介してデータ信号
線SLと画素容量の一方の電極とが接続され、トランジ
スタSWのゲートは走査信号線GLに接続され、画素容
量の他方の電極は全画素に共通の共通電極線に接続され
ている。そして、各液晶容量Clに印加された電圧によ
り、液晶の透過率または反射率が変調され、液晶表示が
行われる。
【0006】ところで、従来のアクティブ・マトリクス
型液晶表示装置は、画素トランジスタSWの基板材料と
して透明基板上に形成された非晶質シリコン薄膜が用い
られ、走査信号線駆動回路GDやデータ信号線駆動回路
SDはそれぞれ外付けICで構成されてきた。
型液晶表示装置は、画素トランジスタSWの基板材料と
して透明基板上に形成された非晶質シリコン薄膜が用い
られ、走査信号線駆動回路GDやデータ信号線駆動回路
SDはそれぞれ外付けICで構成されてきた。
【0007】これに対して、近年、大画面化に伴う画素
トランジスタを駆動する能力の向上や、駆動ICの実装
コストの低減等の要求から、多結晶シリコン薄膜上にモ
ノリシックに画素アレイと駆動回路を形成する技術が報
告されている。更に、より大画面化および低コスト化を
目指して、ガラスの歪み点(約600℃)以下のプロセ
ス温度で、素子をガラス基板上の多結晶シリコン薄膜上
に形成することも試みられている。しかし、この多結晶
シリコン薄膜トランジスタは、単結晶シリコン基板上の
トランジスタに比べて、素子特性、特に、キャリア移動
度が小さいという問題がある。すなわち、同程度の駆動
力を得るためには、サイズの大きな素子を用いる必要が
ある。
トランジスタを駆動する能力の向上や、駆動ICの実装
コストの低減等の要求から、多結晶シリコン薄膜上にモ
ノリシックに画素アレイと駆動回路を形成する技術が報
告されている。更に、より大画面化および低コスト化を
目指して、ガラスの歪み点(約600℃)以下のプロセ
ス温度で、素子をガラス基板上の多結晶シリコン薄膜上
に形成することも試みられている。しかし、この多結晶
シリコン薄膜トランジスタは、単結晶シリコン基板上の
トランジスタに比べて、素子特性、特に、キャリア移動
度が小さいという問題がある。すなわち、同程度の駆動
力を得るためには、サイズの大きな素子を用いる必要が
ある。
【0008】次に、映像データをデータ信号線に書き込
む方法について述べる。データ信号線の駆動方法として
は、点順次駆動方式と線順次駆動方式とがある。
む方法について述べる。データ信号線の駆動方法として
は、点順次駆動方式と線順次駆動方式とがある。
【0009】点順次駆動方式では、図21に示すよう
に、映像入力信号線SIGに入力された映像信号を、シ
フト・レジスタSRの各段の出力パルスに同期させてサ
ンプリング・スイッチASを開閉することにより、デー
タ信号線SLに書き込む。ここで、SMPはサンプリン
グ回路であり、シフト・レジスタSRからの信号を増幅
するとともに、必要に応じてその反転信号を生成するも
のである。
に、映像入力信号線SIGに入力された映像信号を、シ
フト・レジスタSRの各段の出力パルスに同期させてサ
ンプリング・スイッチASを開閉することにより、デー
タ信号線SLに書き込む。ここで、SMPはサンプリン
グ回路であり、シフト・レジスタSRからの信号を増幅
するとともに、必要に応じてその反転信号を生成するも
のである。
【0010】この方式では、映像信号をデータ信号線S
Lに書き込む時間が、有効水平走査期間(水平走査期間
の約80%)のデータ線本数分の1しかないため、大画
面化に伴いデータ信号線の時定数(容量と抵抗の積)が
大きくなる場合や、高精細化に伴いサンプリング時間が
短くなる場合には、十分な書き込みができなくなり、表
示品位を損なう恐れがある。特に、前述のように、多結
晶シリコン薄膜トランジスタのような駆動能力の小さい
トランジスタでサンプリング・スイッチASを構成した
場合には、この影響が大きい。そこで、サンプリング・
スイッチASを構成するトランジスタのチャネル幅を大
きくすることによって、書き込み能力を確保している。
Lに書き込む時間が、有効水平走査期間(水平走査期間
の約80%)のデータ線本数分の1しかないため、大画
面化に伴いデータ信号線の時定数(容量と抵抗の積)が
大きくなる場合や、高精細化に伴いサンプリング時間が
短くなる場合には、十分な書き込みができなくなり、表
示品位を損なう恐れがある。特に、前述のように、多結
晶シリコン薄膜トランジスタのような駆動能力の小さい
トランジスタでサンプリング・スイッチASを構成した
場合には、この影響が大きい。そこで、サンプリング・
スイッチASを構成するトランジスタのチャネル幅を大
きくすることによって、書き込み能力を確保している。
【0011】これに対し、線順次駆動方式では、図22
に示すように、一旦、映像信号をサンプリング容量Cs
aに蓄え、これを次の水平走査期間において、バッファ
(増幅器)AMPを介してデータ信号線SLに出力す
る。一般にサンプリング容量Csaはデータ信号線SL
の容量よりも小さいので、映像入力信号線SIGからの
書き込みは短時間でよく、また、負荷の大きいデータ信
号線SLへの書き込みには水平走査期間があてられるの
で、データ信号線SLへの書き込みを十分に行うことが
でき、点順次駆動方式のような問題は少ない。
に示すように、一旦、映像信号をサンプリング容量Cs
aに蓄え、これを次の水平走査期間において、バッファ
(増幅器)AMPを介してデータ信号線SLに出力す
る。一般にサンプリング容量Csaはデータ信号線SL
の容量よりも小さいので、映像入力信号線SIGからの
書き込みは短時間でよく、また、負荷の大きいデータ信
号線SLへの書き込みには水平走査期間があてられるの
で、データ信号線SLへの書き込みを十分に行うことが
でき、点順次駆動方式のような問題は少ない。
【0012】しかし、サンプリング容量Csaに保持さ
れた電荷の、サンプリング・スイッチAS1及びAS2
のリーク電流による時間的な減少や、バッファAMPへ
の転送時における容量分割による電荷の減少の影響を抑
えるために、サンプリング容量Csaの容量を増加させ
ると、点順次駆動方式の場合と同様な書き込み不足が生
ずる可能性がある。この場合にも同様に、サンプリング
・スイッチAS1及びAS2を構成するトランジスタの
チャネル幅を大きくすることによって、書き込み能力を
確保することになる。
れた電荷の、サンプリング・スイッチAS1及びAS2
のリーク電流による時間的な減少や、バッファAMPへ
の転送時における容量分割による電荷の減少の影響を抑
えるために、サンプリング容量Csaの容量を増加させ
ると、点順次駆動方式の場合と同様な書き込み不足が生
ずる可能性がある。この場合にも同様に、サンプリング
・スイッチAS1及びAS2を構成するトランジスタの
チャネル幅を大きくすることによって、書き込み能力を
確保することになる。
【0013】ところで、従来のサンプリング回路は、図
25のような構成を採っていた。すなわち、サンプリン
グ・スイッチASを、nチャネル型トランジスタNMと
pチャネル型トランジスタPMとを並列接続したCMO
S構成とし、低電位側の映像信号はnチャネル型トラン
ジスタNMで、高電位側の映像信号はpチャネル型トラ
ンジスタPMで書き込むようにしている。このとき、サ
ンプリング用タイミング信号の発生回路であるシフト・
レジスタSRから出力された信号は、複数段の反転回路
(インバータ)INV1、INV2、INV8、INV
3、INV4、INV9、INV5と、必要に応じて設
けられる幾つかの論理回路(図示せず)を介して、サン
プリング・トランジスタNM及びPMに入力される。反
転回路は、駆動力の小さいシフト・レジスタからの出力
信号で、チャネル幅の大きい(入力負荷の大きい)サン
プリング・トランジスタを駆動するために、および、信
号の位相(極性)を合わせるために挿入されるものであ
る。後段になる程、大きなチャネル幅のトランジスタか
らなる反転回路が用いられる。
25のような構成を採っていた。すなわち、サンプリン
グ・スイッチASを、nチャネル型トランジスタNMと
pチャネル型トランジスタPMとを並列接続したCMO
S構成とし、低電位側の映像信号はnチャネル型トラン
ジスタNMで、高電位側の映像信号はpチャネル型トラ
ンジスタPMで書き込むようにしている。このとき、サ
ンプリング用タイミング信号の発生回路であるシフト・
レジスタSRから出力された信号は、複数段の反転回路
(インバータ)INV1、INV2、INV8、INV
3、INV4、INV9、INV5と、必要に応じて設
けられる幾つかの論理回路(図示せず)を介して、サン
プリング・トランジスタNM及びPMに入力される。反
転回路は、駆動力の小さいシフト・レジスタからの出力
信号で、チャネル幅の大きい(入力負荷の大きい)サン
プリング・トランジスタを駆動するために、および、信
号の位相(極性)を合わせるために挿入されるものであ
る。後段になる程、大きなチャネル幅のトランジスタか
らなる反転回路が用いられる。
【0014】一方、論理回路は、必要最小限の映像信号
のみをサンプリングするために、サンプリングのタイミ
ングを制御するために挿入されるものである。このと
き、nチャネル型トランジスタNMとpチャネル型トラ
ンジスタPMへの入力信号は逆位相のものが必要とされ
るため、一方のサンプリング・トランジスタへの経路に
反転回路を奇数個(通常1個)追加して、逆位相信号を
生成している。
のみをサンプリングするために、サンプリングのタイミ
ングを制御するために挿入されるものである。このと
き、nチャネル型トランジスタNMとpチャネル型トラ
ンジスタPMへの入力信号は逆位相のものが必要とされ
るため、一方のサンプリング・トランジスタへの経路に
反転回路を奇数個(通常1個)追加して、逆位相信号を
生成している。
【0015】
【発明が解決しようとする課題】ところで、図25のよ
うな構成のサンプリング回路では、nチャネル型トラン
ジスタNMへの信号経路と、pチャネル型トランジスタ
PMへの信号経路とで、反転回路の段数が異なるので、
遅延時間に若干の差が生じ、導通および遮断のタイミン
グにずれが生ずることがある。その結果、映像信号の書
き込み時に、信号レベルの変動を招き、正確な書き込み
ができなくなる場合がある。以下で、その理由を述べ
る。
うな構成のサンプリング回路では、nチャネル型トラン
ジスタNMへの信号経路と、pチャネル型トランジスタ
PMへの信号経路とで、反転回路の段数が異なるので、
遅延時間に若干の差が生じ、導通および遮断のタイミン
グにずれが生ずることがある。その結果、映像信号の書
き込み時に、信号レベルの変動を招き、正確な書き込み
ができなくなる場合がある。以下で、その理由を述べ
る。
【0016】サンプリング回路を構成するトランジスタ
NMおよびPMが遮断されるとき、トランジスタのソー
ス電極とゲート電極との間の寄生容量により、雑音が発
生する。この雑音は、トランジスタが遮断された後のゲ
ート電極の電位変化によって生ずるので、nチャネル型
トランジスタNMでは負極性の雑音となり、pチャネル
型トランジスタPMでは正極性の雑音となる。また、雑
音の大きさは、トランジスタのチャネル幅に比例する。
NMおよびPMが遮断されるとき、トランジスタのソー
ス電極とゲート電極との間の寄生容量により、雑音が発
生する。この雑音は、トランジスタが遮断された後のゲ
ート電極の電位変化によって生ずるので、nチャネル型
トランジスタNMでは負極性の雑音となり、pチャネル
型トランジスタPMでは正極性の雑音となる。また、雑
音の大きさは、トランジスタのチャネル幅に比例する。
【0017】nチャネル型トランジスタNMとpチャネ
ル型トランジスタPMとで、遮断のタイミングが一致し
ており、更に、雑音の大きさが同じであれば、両者の雑
音は殆ど相殺されるが、これらのタイミングにずれがあ
ると、遮断のタイミングが遅い方のトランジスタに起因
する雑音が残ることになる。すなわち、図25において
は、pチャネル型トランジスタPMへの信号経路の方
が、nチャネル型トランジスタNMへの信号経路より
も、反転回路1段分だけ長いため、遮断のタイミングが
遅くなる。したがって、データ信号線SLの電位は正方
向にシフトする。
ル型トランジスタPMとで、遮断のタイミングが一致し
ており、更に、雑音の大きさが同じであれば、両者の雑
音は殆ど相殺されるが、これらのタイミングにずれがあ
ると、遮断のタイミングが遅い方のトランジスタに起因
する雑音が残ることになる。すなわち、図25において
は、pチャネル型トランジスタPMへの信号経路の方
が、nチャネル型トランジスタNMへの信号経路より
も、反転回路1段分だけ長いため、遮断のタイミングが
遅くなる。したがって、データ信号線SLの電位は正方
向にシフトする。
【0018】このようなサンプリング回路を画像表示装
置のデータ信号線駆動回路に適用した場合、映像信号の
電位変動を招き液晶表示に支障をきたす。特に、多階調
の表示を行おうとする場合には、所望の階調が得られな
い可能性がある。更に、前述のように、大画面化や高精
細化に伴い、上記トランジスタのチャネル幅を大きくし
た場合には、この影響は大きくなる。また、前述のよう
に、多結晶シリコン薄膜トランジスタのように駆動力の
小さな素子を用いた場合にも、トランジスタのチャネル
幅を大きくする必要があり、この影響は大きくなる。
置のデータ信号線駆動回路に適用した場合、映像信号の
電位変動を招き液晶表示に支障をきたす。特に、多階調
の表示を行おうとする場合には、所望の階調が得られな
い可能性がある。更に、前述のように、大画面化や高精
細化に伴い、上記トランジスタのチャネル幅を大きくし
た場合には、この影響は大きくなる。また、前述のよう
に、多結晶シリコン薄膜トランジスタのように駆動力の
小さな素子を用いた場合にも、トランジスタのチャネル
幅を大きくする必要があり、この影響は大きくなる。
【0019】そこで、図26に示すように、サンプリン
グ回路内の2つの信号経路の対応する箇所において、2
つの反転回路INV12およびINV13を逆向きに並
列接続したラッチ回路を組み込むことにより、nチャネ
ル型トランジスタNMとpチャネル型トランジスタPM
とで、遮断のタイミングを一致させる方式が提案されて
いる(SID 92 DIGEST pp55〜5
8)。しかし、この方式では、両系列の信号のタイミン
グを揃えるには、ラッチ回路を構成する反転回路INV
12およびINV13の駆動力をある程度大きくしてお
く必要がある。その場合には、信号遷移時に、一時的
に、異なる極性の信号が入力されるため信号変化が鈍る
とともに、中間電位が維持されるため貫通電流が流れる
ことが予想される。
グ回路内の2つの信号経路の対応する箇所において、2
つの反転回路INV12およびINV13を逆向きに並
列接続したラッチ回路を組み込むことにより、nチャネ
ル型トランジスタNMとpチャネル型トランジスタPM
とで、遮断のタイミングを一致させる方式が提案されて
いる(SID 92 DIGEST pp55〜5
8)。しかし、この方式では、両系列の信号のタイミン
グを揃えるには、ラッチ回路を構成する反転回路INV
12およびINV13の駆動力をある程度大きくしてお
く必要がある。その場合には、信号遷移時に、一時的
に、異なる極性の信号が入力されるため信号変化が鈍る
とともに、中間電位が維持されるため貫通電流が流れる
ことが予想される。
【0020】本発明は、このような問題点を解決するた
めになされたものであり、サンプリング回路内の2つの
信号経路の対応する箇所にラッチ回路を組み込むことな
く、サンプリング・スイッチを構成する2つのトランジ
スタにおいて、遮断時のタイミングを揃えることがで
き、映像信号の高精度の書き込みが可能なサンプリング
回路を得ること、およびこれを用いた表示品位の優れた
画像表示装置を提供することが本発明の目的である。
めになされたものであり、サンプリング回路内の2つの
信号経路の対応する箇所にラッチ回路を組み込むことな
く、サンプリング・スイッチを構成する2つのトランジ
スタにおいて、遮断時のタイミングを揃えることがで
き、映像信号の高精度の書き込みが可能なサンプリング
回路を得ること、およびこれを用いた表示品位の優れた
画像表示装置を提供することが本発明の目的である。
【0021】
【課題を解決するための手段】本発明のサンプリング回
路は、並列に接続されたnチャネル型トランジスタとp
チャネル型トランジスタからなり、タイミング発生回路
から供給され途中で2系統に分岐されるタイミング信号
に基づいてアナログ信号のサンプリングを行うCMOS
構成のサンプリング・スイッチと、上記タイミング発生
回路と上記サンプリング・スイッチとの間に挿入された
複数段の反転回路とを備え、かつ上記2系統の信号経路
の各々において挿入された同期信号によって動作が制御
される第1の同期型反転回路を備えており、そのことに
より上記目的が達成される。
路は、並列に接続されたnチャネル型トランジスタとp
チャネル型トランジスタからなり、タイミング発生回路
から供給され途中で2系統に分岐されるタイミング信号
に基づいてアナログ信号のサンプリングを行うCMOS
構成のサンプリング・スイッチと、上記タイミング発生
回路と上記サンプリング・スイッチとの間に挿入された
複数段の反転回路とを備え、かつ上記2系統の信号経路
の各々において挿入された同期信号によって動作が制御
される第1の同期型反転回路を備えており、そのことに
より上記目的が達成される。
【0022】また、前記サンプリング回路は、前記第1
の同期型反転回路の直後に、コンデンサを有するもので
あってもよい。
の同期型反転回路の直後に、コンデンサを有するもので
あってもよい。
【0023】また、前記サンプリング回路は、前記第1
の同期型反転回路の直後に接続された第1の反転回路
と、該第1の反転回路と並列に、かつ、反対方向に接続
された第2の反転回路とを有するものであってもよい。
の同期型反転回路の直後に接続された第1の反転回路
と、該第1の反転回路と並列に、かつ、反対方向に接続
された第2の反転回路とを有するものであってもよい。
【0024】また、前記サンプリング回路は、前記第1
の同期型反転回路の直後に接続された第1の反転回路
と、該第1の反転回路と並列に、かつ、反対方向に接続
され、前記第1の同期型反転回路とは逆位相の同期信号
によって動作が制御される第2の同期型反転回路とを有
するものであってもよい。
の同期型反転回路の直後に接続された第1の反転回路
と、該第1の反転回路と並列に、かつ、反対方向に接続
され、前記第1の同期型反転回路とは逆位相の同期信号
によって動作が制御される第2の同期型反転回路とを有
するものであってもよい。
【0025】本発明のサンプリング回路は、並列に接続
されたnチャネル型トランジスタとpチャネル型トラン
ジスタからなり、タイミング発生回路から供給され途中
で2系統に分岐されるタイミング信号に基づいてアナロ
グ信号のサンプリングを行うCMOS構成のサンプリン
グ・スイッチと、上記タイミング発生回路と上記サンプ
リング・スイッチとの間に挿入された複数段の反転回路
とを備え、かつ、上記2系統の信号回路の各々において
挿入された、第3の反転回路と、該第3の反転回路の直
前に、同期信号によって動作が制御される第1の転送ス
イッチとを有しており、そのことにより上記目的が達成
される。
されたnチャネル型トランジスタとpチャネル型トラン
ジスタからなり、タイミング発生回路から供給され途中
で2系統に分岐されるタイミング信号に基づいてアナロ
グ信号のサンプリングを行うCMOS構成のサンプリン
グ・スイッチと、上記タイミング発生回路と上記サンプ
リング・スイッチとの間に挿入された複数段の反転回路
とを備え、かつ、上記2系統の信号回路の各々において
挿入された、第3の反転回路と、該第3の反転回路の直
前に、同期信号によって動作が制御される第1の転送ス
イッチとを有しており、そのことにより上記目的が達成
される。
【0026】また、前記サンプリング回路は、前記第1
の転送スイッチと前記第3の反転回路の間に、コンデン
サを有するものであってもよい。
の転送スイッチと前記第3の反転回路の間に、コンデン
サを有するものであってもよい。
【0027】また、前記サンプリング回路は、前記第3
の反転回路と並列に、かつ、反対方向に接続された第4
の反転回路を有するものであってもよい。
の反転回路と並列に、かつ、反対方向に接続された第4
の反転回路を有するものであってもよい。
【0028】また、前記サンプリング回路は、前記第3
の反転回路と並列に、かつ、反対方向に接続された第4
の反転回路と、該第4の反転回路と該第1の転送スイッ
チとの間に挿入された、前記第1の転送スイッチとは逆
位相の同期信号によって動作が制御される第2の転送ス
イッチとを有するものであってもよい。
の反転回路と並列に、かつ、反対方向に接続された第4
の反転回路と、該第4の反転回路と該第1の転送スイッ
チとの間に挿入された、前記第1の転送スイッチとは逆
位相の同期信号によって動作が制御される第2の転送ス
イッチとを有するものであってもよい。
【0029】また、前記サンプリング回路は、前記第1
および第2の転送スイッチの少なくとも一方は、nチャ
ネル型トランジスタとpチャネル型トランジスタとが、
並列に接続されたCMOSスイッチからなるものでもよ
い。
および第2の転送スイッチの少なくとも一方は、nチャ
ネル型トランジスタとpチャネル型トランジスタとが、
並列に接続されたCMOSスイッチからなるものでもよ
い。
【0030】また、前記サンプリング回路は、前記第1
及び第2の転送スイッチの一方がnチャネル型トランジ
スタであり、他方がpチャネル型トランジスタであり、
該2つの転送スイッチを制御する信号が、同一タイミン
グ信号であるものでもよい。
及び第2の転送スイッチの一方がnチャネル型トランジ
スタであり、他方がpチャネル型トランジスタであり、
該2つの転送スイッチを制御する信号が、同一タイミン
グ信号であるものでもよい。
【0031】また、本発明のサンプリング回路は、並列
に接続されたnチャネル型トランジスタとpチャネル型
トランジスタからなり、タイミング発生回路から供給さ
れ途中で2系統に分岐されるタイミング信号に基づいて
アナログ信号のサンプリングを行うCMOS構成のサン
プリング・スイッチと、上記タイミング発生回路と上記
サンプリング・スイッチとの間に挿入された複数段の反
転回路とを備え、かつ、上記2系統のうち少なくとも一
方の信号経路を構成する複数段の反転回路のうち、少な
くとも1個の反転回路の直前に挿入されたコンデンサを
有しており、そのことにより上記目的が達成される。
に接続されたnチャネル型トランジスタとpチャネル型
トランジスタからなり、タイミング発生回路から供給さ
れ途中で2系統に分岐されるタイミング信号に基づいて
アナログ信号のサンプリングを行うCMOS構成のサン
プリング・スイッチと、上記タイミング発生回路と上記
サンプリング・スイッチとの間に挿入された複数段の反
転回路とを備え、かつ、上記2系統のうち少なくとも一
方の信号経路を構成する複数段の反転回路のうち、少な
くとも1個の反転回路の直前に挿入されたコンデンサを
有しており、そのことにより上記目的が達成される。
【0032】また、本発明のサンプリング回路は、並列
に接続されたnチャネル型トランジスタとpチャネル型
トランジスタからなり、タイミング発生回路から供給さ
れ途中で2系統に分岐されるタイミング信号に基づいて
アナログ信号のサンプリングを行うCMOS構成のサン
プリング・スイッチと、上記タイミング発生回路と上記
サンプリング・スイッチとの間に挿入された複数段の反
転回路とを備え、上記2系統のうち少なくとも一方の信
号経路を構成する複数段の反転回路のうち、少なくとも
1個の反転回路は、該反転回路を構成するトランジスタ
のチャネル長またはチャネル幅が、他方の信号経路にお
ける対応する反転回路を構成するトランジスタのものよ
りも大きい回路構成としており、そのことにより上記目
的が達成される。
に接続されたnチャネル型トランジスタとpチャネル型
トランジスタからなり、タイミング発生回路から供給さ
れ途中で2系統に分岐されるタイミング信号に基づいて
アナログ信号のサンプリングを行うCMOS構成のサン
プリング・スイッチと、上記タイミング発生回路と上記
サンプリング・スイッチとの間に挿入された複数段の反
転回路とを備え、上記2系統のうち少なくとも一方の信
号経路を構成する複数段の反転回路のうち、少なくとも
1個の反転回路は、該反転回路を構成するトランジスタ
のチャネル長またはチャネル幅が、他方の信号経路にお
ける対応する反転回路を構成するトランジスタのものよ
りも大きい回路構成としており、そのことにより上記目
的が達成される。
【0033】また、本発明のサンプリング回路は、並列
に接続されたnチャネル型トランジスタとpチャネル型
トランジスタからなり、タイミング発生回路から供給さ
れ途中で2系統に分岐されるタイミング信号に基づいて
アナログ信号のサンプリングを行うCMOS構成のサン
プリング・スイッチと、上記タイミング発生回路と上記
サンプリング・スイッチとの間に挿入された複数段の反
転回路とを備えている。上記2系統の信号経路を構成す
る複数段の反転回路のうち、各信号経路について、少な
くとも1個の反転回路は、反転機能を司る第1のpチャ
ネル型トランジスタと電源端子または出力端子との間に
第2のnチャネル型トランジスタが挿入され、反転機能
を司る第1のnチャネル型トランジスタと接地端子また
は出力端子との間に第2のpチャネル型トランジスタが
挿入され、該挿入された2個のトランジスタのゲート電
極に、この反転回路の位置する信号経路とは異なる信号
経路のタイミング信号が入力される回路構成としてい
る。そのことにより上記目的が達成される。
に接続されたnチャネル型トランジスタとpチャネル型
トランジスタからなり、タイミング発生回路から供給さ
れ途中で2系統に分岐されるタイミング信号に基づいて
アナログ信号のサンプリングを行うCMOS構成のサン
プリング・スイッチと、上記タイミング発生回路と上記
サンプリング・スイッチとの間に挿入された複数段の反
転回路とを備えている。上記2系統の信号経路を構成す
る複数段の反転回路のうち、各信号経路について、少な
くとも1個の反転回路は、反転機能を司る第1のpチャ
ネル型トランジスタと電源端子または出力端子との間に
第2のnチャネル型トランジスタが挿入され、反転機能
を司る第1のnチャネル型トランジスタと接地端子また
は出力端子との間に第2のpチャネル型トランジスタが
挿入され、該挿入された2個のトランジスタのゲート電
極に、この反転回路の位置する信号経路とは異なる信号
経路のタイミング信号が入力される回路構成としてい
る。そのことにより上記目的が達成される。
【0034】また、前記サンプリング回路は、前記2系
統の信号が入力される反転回路の直後に挿入されたコン
デンサを有するものであってもよい。
統の信号が入力される反転回路の直後に挿入されたコン
デンサを有するものであってもよい。
【0035】また、前記サンプリング回路は、前記2系
統の信号が入力される反転回路の直後の第1の反転回路
と並列に、反対方向に接続された第2の反転回路を有す
るものであってもよい。
統の信号が入力される反転回路の直後の第1の反転回路
と並列に、反対方向に接続された第2の反転回路を有す
るものであってもよい。
【0036】また、本発明のサンプリング回路は、並列
に接続されたnチャネル型トランジスタとpチャネル型
トランジスタからなり、タイミング発生回路から供給さ
れ途中で2系統に分岐されるタイミング信号に基づいて
アナログ信号のサンプリングを行うCMOS構成のサン
プリング・スイッチと、上記タイミング発生回路と上記
サンプリング・スイッチとの間に挿入された複数段の反
転回路とを備えている。上記2系統の信号経路の一方を
構成する複数段の反転回路のうち、少なくとも1個の反
転回路は、反転機能を司る第1のpチャネル型トランジ
スタと並列に第2のチャネル型トランジスタが付加接続
され、反転機能を司る第1のnチャネル型トランジスタ
と接地端子または出力端子との間に第2のpチャネル型
トランジスタが付加接続され、該付加接続されたそれぞ
れ2個のトランジスタのゲート電極に、それぞれ他方の
信号経路のタイミング信号が入力されるものとしてい
る。上記2系統の信号経路の他方を構成する複数段の反
転回路のうち、少なくとも1個の反転回路は、反転機能
を司る第3のpチャネル型トランジスタと電源端子また
は出力端子との間に第4のnチャネル型トランジスタが
付加接続され、反転機能を司る第3のnチャネル型トラ
ンジスタと並列に第4のpチャネル型トランジスタが付
加接続され、該付加接続されたそれぞれ2個のトランジ
スタのゲート電極に、それぞれ一方の信号経路のタイミ
ング信号が入力されるものとしている。そのことにより
上記目的が達成される。
に接続されたnチャネル型トランジスタとpチャネル型
トランジスタからなり、タイミング発生回路から供給さ
れ途中で2系統に分岐されるタイミング信号に基づいて
アナログ信号のサンプリングを行うCMOS構成のサン
プリング・スイッチと、上記タイミング発生回路と上記
サンプリング・スイッチとの間に挿入された複数段の反
転回路とを備えている。上記2系統の信号経路の一方を
構成する複数段の反転回路のうち、少なくとも1個の反
転回路は、反転機能を司る第1のpチャネル型トランジ
スタと並列に第2のチャネル型トランジスタが付加接続
され、反転機能を司る第1のnチャネル型トランジスタ
と接地端子または出力端子との間に第2のpチャネル型
トランジスタが付加接続され、該付加接続されたそれぞ
れ2個のトランジスタのゲート電極に、それぞれ他方の
信号経路のタイミング信号が入力されるものとしてい
る。上記2系統の信号経路の他方を構成する複数段の反
転回路のうち、少なくとも1個の反転回路は、反転機能
を司る第3のpチャネル型トランジスタと電源端子また
は出力端子との間に第4のnチャネル型トランジスタが
付加接続され、反転機能を司る第3のnチャネル型トラ
ンジスタと並列に第4のpチャネル型トランジスタが付
加接続され、該付加接続されたそれぞれ2個のトランジ
スタのゲート電極に、それぞれ一方の信号経路のタイミ
ング信号が入力されるものとしている。そのことにより
上記目的が達成される。
【0037】また、前記サンプリング回路を構成する素
子は、薄膜トランジスタであってもよい。
子は、薄膜トランジスタであってもよい。
【0038】また、本発明は、表示を行う画素がマトリ
クス状に設けられたアクティブ・マトリクス型画像表示
装置であって、タイミング信号に同期してデータ信号線
に映像信号を書き込むデータ信号線駆動回路を、上述の
サンプリング回路を含む構成としており、そのことによ
り上記目的が達成される。
クス状に設けられたアクティブ・マトリクス型画像表示
装置であって、タイミング信号に同期してデータ信号線
に映像信号を書き込むデータ信号線駆動回路を、上述の
サンプリング回路を含む構成としており、そのことによ
り上記目的が達成される。
【0039】また、前記画像表示装置は、少なくとも前
記画素および前記データ信号線駆動回路を、絶縁基板上
に形成された多結晶シリコン薄膜または単結晶シリコン
薄膜上に構成したものでもよい。
記画素および前記データ信号線駆動回路を、絶縁基板上
に形成された多結晶シリコン薄膜または単結晶シリコン
薄膜上に構成したものでもよい。
【0040】また、本発明は画像表示装置の1つである
液晶表示装置にも適用できる。
液晶表示装置にも適用できる。
【0041】
【作用】本発明のサンプリング回路においては、2系統
の信号経路のそれぞれに第1の同期型反転回路を挿入し
たから、2系統のサンプリング信号のタイミングを揃え
ることができる。これによりサンプリング・スイッチの
遮断時における電位変動を抑えることが可能となり、ア
ナログ信号の高精度の書き込みが可能となる。
の信号経路のそれぞれに第1の同期型反転回路を挿入し
たから、2系統のサンプリング信号のタイミングを揃え
ることができる。これによりサンプリング・スイッチの
遮断時における電位変動を抑えることが可能となり、ア
ナログ信号の高精度の書き込みが可能となる。
【0042】また、前記サンプリング回路において、前
記第1の同期型反転回路の直後に、コンデンサ、或い
は、第1の反転回路およびこれに反対方向に並列接続さ
れた第2の反転回路、或いは第1の反転回路およびこれ
に反対方向に並列接続され前記第1の同期型反転回路と
は逆位相の同期信号によって動作が制御される第2の同
期型反転回路を備えることにより、前記第1の同期型反
転回路からの出力が遮断されたときにも、遮断直前の信
号情報を保持でき、このためより安定した動作が可能と
なる。
記第1の同期型反転回路の直後に、コンデンサ、或い
は、第1の反転回路およびこれに反対方向に並列接続さ
れた第2の反転回路、或いは第1の反転回路およびこれ
に反対方向に並列接続され前記第1の同期型反転回路と
は逆位相の同期信号によって動作が制御される第2の同
期型反転回路を備えることにより、前記第1の同期型反
転回路からの出力が遮断されたときにも、遮断直前の信
号情報を保持でき、このためより安定した動作が可能と
なる。
【0043】また、本発明のサンプリング回路において
は、2系統の信号経路の各々において、第3の反転回路
を挿入し、該第3の反転回路の直前に、同期信号によっ
て動作が制御される第1の転送スイッチを配置したの
で、2系統のサンプリング信号のタイミングを揃えるこ
とができる。このため、サンプリング・スイッチの遮断
時における電位変動を抑えることが可能となり、アナロ
グ信号の高精度の書き込みが可能となる。
は、2系統の信号経路の各々において、第3の反転回路
を挿入し、該第3の反転回路の直前に、同期信号によっ
て動作が制御される第1の転送スイッチを配置したの
で、2系統のサンプリング信号のタイミングを揃えるこ
とができる。このため、サンプリング・スイッチの遮断
時における電位変動を抑えることが可能となり、アナロ
グ信号の高精度の書き込みが可能となる。
【0044】また、前記サンプリング回路において、前
記第1の転送スイッチと前記第3の反転回路の間に、コ
ンデンサ、或は、前記第3の反転回路と反対方向に並列
接続された第4の反転回路、或は、前記第3の反転回路
と反対方向に並列接続された第4の反転回路および該第
4の反転回路と前記第1の転送スイッチとの間に挿入さ
れた該第1の転送スイッチとは逆位相の同期信号によっ
て動作が制御される第2の転送スイッチを備えることに
より、前記第1の転送スイッチが遮断されたときにも、
遮断直前の信号情報を保持でき、より安定した動作が可
能となる。
記第1の転送スイッチと前記第3の反転回路の間に、コ
ンデンサ、或は、前記第3の反転回路と反対方向に並列
接続された第4の反転回路、或は、前記第3の反転回路
と反対方向に並列接続された第4の反転回路および該第
4の反転回路と前記第1の転送スイッチとの間に挿入さ
れた該第1の転送スイッチとは逆位相の同期信号によっ
て動作が制御される第2の転送スイッチを備えることに
より、前記第1の転送スイッチが遮断されたときにも、
遮断直前の信号情報を保持でき、より安定した動作が可
能となる。
【0045】また、前記サンプリング回路において、前
記第1および第2の転送スイッチをCMOSスイッチで
構成することにより、高電位側の信号も低電位側の信号
も共に、確実に転送することができ、安定した動作が可
能になる。
記第1および第2の転送スイッチをCMOSスイッチで
構成することにより、高電位側の信号も低電位側の信号
も共に、確実に転送することができ、安定した動作が可
能になる。
【0046】また、前記サンプリング回路において、前
記第1および第2の転送スイッチの一方をnチャネル型
トランジスタとし、他方をpチャネル型トランジスタと
し、該2つの転送スイッチを制御する信号を同一のタイ
ミング信号とすることにより、回路規模を縮小すること
ができるとともに、外部から入力すべき信号の数を削減
することができる。
記第1および第2の転送スイッチの一方をnチャネル型
トランジスタとし、他方をpチャネル型トランジスタと
し、該2つの転送スイッチを制御する信号を同一のタイ
ミング信号とすることにより、回路規模を縮小すること
ができるとともに、外部から入力すべき信号の数を削減
することができる。
【0047】また、本発明のサンプリング回路において
は、信号経路を形成する反転回路の直前にコンデンサを
挿入したので、2系統のサンプリング信号のタイミング
を揃えることができる。このためサンプリング・スイッ
チの遮断時における電位変動を抑えることが可能とな
り、アナログ信号の高精度の書き込みが可能となる。
は、信号経路を形成する反転回路の直前にコンデンサを
挿入したので、2系統のサンプリング信号のタイミング
を揃えることができる。このためサンプリング・スイッ
チの遮断時における電位変動を抑えることが可能とな
り、アナログ信号の高精度の書き込みが可能となる。
【0048】また、本発明のサンプリング回路において
は、信号経路を形成する反転回路の少なくとも1つを、
該反転回路を構成するトランジスタのチャネル長または
チャネル幅が、他方の信号経路における対応する反転回
路を構成するトランジスタのものよりも大きいものとし
たので、2系統のサンプリング信号のタイミングを揃え
ることができる。このためサンプリング・スイッチの遮
断時における電位変動を抑えることが可能となり、アナ
ログ信号の高精度の書き込みが可能となる。
は、信号経路を形成する反転回路の少なくとも1つを、
該反転回路を構成するトランジスタのチャネル長または
チャネル幅が、他方の信号経路における対応する反転回
路を構成するトランジスタのものよりも大きいものとし
たので、2系統のサンプリング信号のタイミングを揃え
ることができる。このためサンプリング・スイッチの遮
断時における電位変動を抑えることが可能となり、アナ
ログ信号の高精度の書き込みが可能となる。
【0049】また、本発明のサンプリング回路において
は、2系統の信号経路の各々を構成する反転回路の少な
くとも1つを、反転機能を司るpチャネル型トランジス
タと電源端子または出力端子との間にnチャネル型トラ
ンジスタが挿入され、反転機能を司るnチャネル型トラ
ンジスタと接地端子または出力端子との間にpチャネル
型トランジスタが挿入され、該挿入された2個のトラン
ジスタのゲート電極に、他方の信号経路のタイミング信
号が入力される回路構成としたので、2系統のサンプリ
ング信号のタイミングを揃えることができる。このため
サンプリング・スイッチの遮断時における電位変動を抑
えることが可能となり、アナログ信号の高精度の書き込
みが可能となる。
は、2系統の信号経路の各々を構成する反転回路の少な
くとも1つを、反転機能を司るpチャネル型トランジス
タと電源端子または出力端子との間にnチャネル型トラ
ンジスタが挿入され、反転機能を司るnチャネル型トラ
ンジスタと接地端子または出力端子との間にpチャネル
型トランジスタが挿入され、該挿入された2個のトラン
ジスタのゲート電極に、他方の信号経路のタイミング信
号が入力される回路構成としたので、2系統のサンプリ
ング信号のタイミングを揃えることができる。このため
サンプリング・スイッチの遮断時における電位変動を抑
えることが可能となり、アナログ信号の高精度の書き込
みが可能となる。
【0050】また、前記サンプリング回路において、前
記2系統の信号が入力される反転回路の直後に、コンデ
ンサ、或は、前記2系統の信号が入力される反転回路直
後の第1の反転回路と反対方向に並列接続された第2の
反転回路を備えることにより、前記2系統の信号が入力
される反転回路が一時的に遮断されたときにも、遮断直
前の信号情報を保持でき、より安定した動作が可能とな
る。
記2系統の信号が入力される反転回路の直後に、コンデ
ンサ、或は、前記2系統の信号が入力される反転回路直
後の第1の反転回路と反対方向に並列接続された第2の
反転回路を備えることにより、前記2系統の信号が入力
される反転回路が一時的に遮断されたときにも、遮断直
前の信号情報を保持でき、より安定した動作が可能とな
る。
【0051】また、本発明のサンプリング回路において
は、2系統の信号経路の一方を構成する反転回路におい
て、反転機能を司る第1のpチャネル型トランジスタと
並列に第2のnチャネル型トランジスタを付加接続し、
反転機能を司る第1のnチャネル型トランジスタと接地
端子または出力端子との間に第2のpチャネル型トラン
ジスタを付加接続し、該付加されたそれぞれ2個のトラ
ンジスタのゲート電極に、他方の経路のタイミング信号
を供給するようにし、かつ他方の信号経路を構成する反
転回路において、反転機能を司る第3のpチャネル型ト
ランジスタと電源端子または出力端子との間に第4のn
チャネル型トランジスタを付加接続し、反転機能を司る
第3のnチャネル型トランジスタと並列に第4のpチャ
ネル型トランジスタを付加接続し、該付加されたそれぞ
れ2個のトランジスタのゲート電極に、一方の経路のタ
イミング信号を供給するようにしたので、2系統のサン
プリング信号のタイミングを揃えることができる。この
ためサンプリング・スイッチの遮断時における電位変動
を抑えることが可能となり、アナログ信号の高精度の書
き込みが可能となる。
は、2系統の信号経路の一方を構成する反転回路におい
て、反転機能を司る第1のpチャネル型トランジスタと
並列に第2のnチャネル型トランジスタを付加接続し、
反転機能を司る第1のnチャネル型トランジスタと接地
端子または出力端子との間に第2のpチャネル型トラン
ジスタを付加接続し、該付加されたそれぞれ2個のトラ
ンジスタのゲート電極に、他方の経路のタイミング信号
を供給するようにし、かつ他方の信号経路を構成する反
転回路において、反転機能を司る第3のpチャネル型ト
ランジスタと電源端子または出力端子との間に第4のn
チャネル型トランジスタを付加接続し、反転機能を司る
第3のnチャネル型トランジスタと並列に第4のpチャ
ネル型トランジスタを付加接続し、該付加されたそれぞ
れ2個のトランジスタのゲート電極に、一方の経路のタ
イミング信号を供給するようにしたので、2系統のサン
プリング信号のタイミングを揃えることができる。この
ためサンプリング・スイッチの遮断時における電位変動
を抑えることが可能となり、アナログ信号の高精度の書
き込みが可能となる。
【0052】また、前記サンプリング回路を構成する素
子が薄膜トランジスタである場合には、その素子特性が
単結晶基板上のトランジスタに比べて劣っているため
に、トランジスタ・サイズを大きくする必要がある。こ
のような場合には、信号の電位変動が大きく現れる可能
性があるので、更に大きな効果が期待できる。
子が薄膜トランジスタである場合には、その素子特性が
単結晶基板上のトランジスタに比べて劣っているため
に、トランジスタ・サイズを大きくする必要がある。こ
のような場合には、信号の電位変動が大きく現れる可能
性があるので、更に大きな効果が期待できる。
【0053】また、上記サンプリング回路を、アクティ
ブ・マトリクス型画像表示装置のデータ信号駆動回路に
適用することにより、映像信号の高精度の書き込みが可
能となり、表示品位の優れた画像表示装置が実現でき
る。
ブ・マトリクス型画像表示装置のデータ信号駆動回路に
適用することにより、映像信号の高精度の書き込みが可
能となり、表示品位の優れた画像表示装置が実現でき
る。
【0054】また、前記画像表示装置において、少なく
とも画素およびデータ信号駆動回路を、絶縁基板上に形
成された多結晶シリコン薄膜上に構成した場合には、そ
の素子特性が単結晶基板上のシリコン・トランジスタに
比べて劣っていることから、トランジスタサイズを大き
くした結果生ずる信号の電位変動に対して、更に大きな
効果が期待できる。
とも画素およびデータ信号駆動回路を、絶縁基板上に形
成された多結晶シリコン薄膜上に構成した場合には、そ
の素子特性が単結晶基板上のシリコン・トランジスタに
比べて劣っていることから、トランジスタサイズを大き
くした結果生ずる信号の電位変動に対して、更に大きな
効果が期待できる。
【0055】
【実施例】以下、本発明の実施例を図について説明す
る。
る。
【0056】(実施例1)図1は、本発明の第1の実施
例によるサンプリング回路の構成例を示す図である。図
1において、101は、本実施例のサンプリング回路
で、その入力側にシフト・レジスタSRの出力を増幅す
る2段の反転回路INV1,INV2を有し、その出力
側に、nチャネル及びpチャネル型トランジスタNM及
びPMを並列接続してなるCMOS構成のサンプリング
・スイッチASを有している。
例によるサンプリング回路の構成例を示す図である。図
1において、101は、本実施例のサンプリング回路
で、その入力側にシフト・レジスタSRの出力を増幅す
る2段の反転回路INV1,INV2を有し、その出力
側に、nチャネル及びpチャネル型トランジスタNM及
びPMを並列接続してなるCMOS構成のサンプリング
・スイッチASを有している。
【0057】上記nチャネル型トランジスタNMのゲー
トと反転回路INV2との間には第1の信号経路が、p
チャネル型トランジスタPMのゲートと反転回路INV
2との間には第2の信号経路が形成されている。
トと反転回路INV2との間には第1の信号経路が、p
チャネル型トランジスタPMのゲートと反転回路INV
2との間には第2の信号経路が形成されている。
【0058】上記第1の信号経路には、1段の同期型反
転回路CINV1と1段の反転回路INV3とが信号の
流れの方向に順次設けられている。また上記第2の信号
経路には、1段の反転回路INV4と、1段の同期型反
転回路CINV2と、1段の反転回路INV5とが信号
の流れの方向に順次設けられている。
転回路CINV1と1段の反転回路INV3とが信号の
流れの方向に順次設けられている。また上記第2の信号
経路には、1段の反転回路INV4と、1段の同期型反
転回路CINV2と、1段の反転回路INV5とが信号
の流れの方向に順次設けられている。
【0059】次に動作について説明する。シフト・レジ
スタSRからの出力信号(タイミング信号)は、2段の
反転回路INV1及びINV2を経て増幅された後、2
系統に分岐する。分岐したタイミング信号の一方は、1
段の同期型反転回路CINV1と1段の反転回路INV
3を経て、nチャネル・トランジスタNMのゲート電極
に入力される。他方のタイミング信号は、1段の反転回
路INV4と1段の同期型反転回路CINV2と1段の
反転回路INV5を経て、pチャネル・トランジスタP
Mのゲート電極に入力される。そして、nチャネル・ト
ランジスタNMおよびpチャネル・トランジスタPMか
らなるサンプリング・スイッチASにより、映像信号を
映像信号線VSからデータ信号線SLに書き込む。ここ
で、シフト・レジスタSRの回路構成としては、図23
に示すものを採用している。なお、図23は、図1等に
おけるシフト・レジスタSRの2段分の回路を示してい
る。また、図23および図1等にある同期型反転回路
(クロックト・インバータ)の回路例は図24(a),
(b)に示している。
スタSRからの出力信号(タイミング信号)は、2段の
反転回路INV1及びINV2を経て増幅された後、2
系統に分岐する。分岐したタイミング信号の一方は、1
段の同期型反転回路CINV1と1段の反転回路INV
3を経て、nチャネル・トランジスタNMのゲート電極
に入力される。他方のタイミング信号は、1段の反転回
路INV4と1段の同期型反転回路CINV2と1段の
反転回路INV5を経て、pチャネル・トランジスタP
Mのゲート電極に入力される。そして、nチャネル・ト
ランジスタNMおよびpチャネル・トランジスタPMか
らなるサンプリング・スイッチASにより、映像信号を
映像信号線VSからデータ信号線SLに書き込む。ここ
で、シフト・レジスタSRの回路構成としては、図23
に示すものを採用している。なお、図23は、図1等に
おけるシフト・レジスタSRの2段分の回路を示してい
る。また、図23および図1等にある同期型反転回路
(クロックト・インバータ)の回路例は図24(a),
(b)に示している。
【0060】このとき2つの信号回路における同期型反
転回路CINV1及びCINV2を、同一の同期信号
(タイミング信号)CLKで動作させることにより、後
段での信号の反転が同時になる。これにより、サンプリ
ング・トランジスタNM及びPMにおける遮断時の雑音
が相殺され、アナログ信号をデータ信号線SLへ高精度
で書き込むことが可能となる。
転回路CINV1及びCINV2を、同一の同期信号
(タイミング信号)CLKで動作させることにより、後
段での信号の反転が同時になる。これにより、サンプリ
ング・トランジスタNM及びPMにおける遮断時の雑音
が相殺され、アナログ信号をデータ信号線SLへ高精度
で書き込むことが可能となる。
【0061】ここで、同期型反転回路CINV1及びC
INV2が動作していないときには、次段の反転回路I
NV3およびINV5への入力がないため、動作が不安
定になる可能性がある。この対策として、図2に実施例
1の変形例を示す。この変形例のサンプリング回路10
1aでは、同期型反転回路CINV1及びCINV2の
直後にコンデンサC1及びC2を挿入している。これに
より短時間ならば、同期型反転回路の出力信号を保持す
ることができ、動作の安定化が図られる。
INV2が動作していないときには、次段の反転回路I
NV3およびINV5への入力がないため、動作が不安
定になる可能性がある。この対策として、図2に実施例
1の変形例を示す。この変形例のサンプリング回路10
1aでは、同期型反転回路CINV1及びCINV2の
直後にコンデンサC1及びC2を挿入している。これに
より短時間ならば、同期型反転回路の出力信号を保持す
ることができ、動作の安定化が図られる。
【0062】また、上記実施例1の他の変形例2として
図3に示すサンプリング回路101bのように、同期型
反転回路CINV1及びCINV2の直後の反転回路I
NV3及びINV5に、反転回路INV6及びINV7
を逆方向に並列接続してもよい。この場合、ラッチ回路
が構成されるので、動作の安定化が図られる。このと
き、反転回路INV6及びINV7は、同期型反転回路
CINV1及びCINV2が動作するときに、影響を与
えないように、その駆動力を小さくしておく必要があ
る。
図3に示すサンプリング回路101bのように、同期型
反転回路CINV1及びCINV2の直後の反転回路I
NV3及びINV5に、反転回路INV6及びINV7
を逆方向に並列接続してもよい。この場合、ラッチ回路
が構成されるので、動作の安定化が図られる。このと
き、反転回路INV6及びINV7は、同期型反転回路
CINV1及びCINV2が動作するときに、影響を与
えないように、その駆動力を小さくしておく必要があ
る。
【0063】また、上記実施例1の他の変形例3として
図4に示すサンプリング回路101cのように、同期型
反転回路CINV1及びCINV2の直後の反転回路I
NV3及びINV5に、同期型反転回路CINV1及び
CINV2の同期信号とは逆位相の同期信号/CLKで
動作するような同期型反転回路CINV3及びCINV
4を逆方向に並列接続してもよい。この場合も、ラッチ
回路が構成されるので、動作の安定化が図られる。
図4に示すサンプリング回路101cのように、同期型
反転回路CINV1及びCINV2の直後の反転回路I
NV3及びINV5に、同期型反転回路CINV1及び
CINV2の同期信号とは逆位相の同期信号/CLKで
動作するような同期型反転回路CINV3及びCINV
4を逆方向に並列接続してもよい。この場合も、ラッチ
回路が構成されるので、動作の安定化が図られる。
【0064】(実施例2)図5は、本発明の第2の実施
例によるサンプリング回路の構成例を示す図である。図
5において、102は本発明の第2の実施例によるサン
プリング回路で、この回路102は、上記第1実施例の
サンプリング回路101における同期型反転回路CIN
V1に代えて、反転回路INV8及びその出力に接続さ
れた転送スイッチTG1を備え、上記回路101におけ
る同期型反転回路CINV2に代えて、反転回路INV
9及びその出力に接続された転送スイッチTG2を備え
ている。
例によるサンプリング回路の構成例を示す図である。図
5において、102は本発明の第2の実施例によるサン
プリング回路で、この回路102は、上記第1実施例の
サンプリング回路101における同期型反転回路CIN
V1に代えて、反転回路INV8及びその出力に接続さ
れた転送スイッチTG1を備え、上記回路101におけ
る同期型反転回路CINV2に代えて、反転回路INV
9及びその出力に接続された転送スイッチTG2を備え
ている。
【0065】次に動作について説明する。シフト・レジ
スタSRからの出力信号(タイミング信号)は、2段の
反転回路INV1及びINV2を経て増幅された後、2
系統に分岐する。分岐したタイミング信号の一方は、反
転回路INV8、転送スイッチTG1、反転回路INV
3を経て、nチャネル・トランジスタNMのゲート電極
に入力される。他方のタイミング信号は、2段の反転回
路INV4及びINV9、転送スイッチTG2、反転回
路INV5を経て、pチャネル・トランジスタPMのゲ
ート電極に入力される。そして、nチャネル・トランジ
スタNMおよびpチャネル・トランジスタPMからなる
サンプリング・スイッチASにより、映像信号を映像信
号線VSからデータ信号線SLに書き込む。
スタSRからの出力信号(タイミング信号)は、2段の
反転回路INV1及びINV2を経て増幅された後、2
系統に分岐する。分岐したタイミング信号の一方は、反
転回路INV8、転送スイッチTG1、反転回路INV
3を経て、nチャネル・トランジスタNMのゲート電極
に入力される。他方のタイミング信号は、2段の反転回
路INV4及びINV9、転送スイッチTG2、反転回
路INV5を経て、pチャネル・トランジスタPMのゲ
ート電極に入力される。そして、nチャネル・トランジ
スタNMおよびpチャネル・トランジスタPMからなる
サンプリング・スイッチASにより、映像信号を映像信
号線VSからデータ信号線SLに書き込む。
【0066】このとき2つの信号経路における転送スイ
ッチTG1及びTG2を、同一の同期信号(タイミング
信号)CLKで動作させることにより、後段での信号の
反転タイミングが同時になる。これにより、サンプリン
グ・トランジスタNM及びPMにおける遮断時の雑音が
相殺され、アナログ信号をデータ信号線SLへ高精度で
書き込むことが可能となる。
ッチTG1及びTG2を、同一の同期信号(タイミング
信号)CLKで動作させることにより、後段での信号の
反転タイミングが同時になる。これにより、サンプリン
グ・トランジスタNM及びPMにおける遮断時の雑音が
相殺され、アナログ信号をデータ信号線SLへ高精度で
書き込むことが可能となる。
【0067】ここで、転送スイッチTG1及びTG2が
遮断されているときには、次段の反転回路INV3およ
びINV5への入力がないため、動作が不安定になる可
能性がある。
遮断されているときには、次段の反転回路INV3およ
びINV5への入力がないため、動作が不安定になる可
能性がある。
【0068】この対策として、図6に実施例2の変形例
のサンプリング回路102aを示す。この変形例では、
転送スイッチTG1及びTG2の出力と接地との間にコ
ンデンサC1及びC2をそれぞれ接続している。これに
より、短時間ならば転送スイッチTG1及びTG2の出
力信号を保持することができ、動作の安定化が図られ
る。
のサンプリング回路102aを示す。この変形例では、
転送スイッチTG1及びTG2の出力と接地との間にコ
ンデンサC1及びC2をそれぞれ接続している。これに
より、短時間ならば転送スイッチTG1及びTG2の出
力信号を保持することができ、動作の安定化が図られ
る。
【0069】また、上記実施例2の他の変形例2とし
て、図7に示すサンプリング回路102bのように、転
送スイッチTG1及びTG2の直後の反転回路INV3
及びINV5に、反転回路INV6及びINV7を逆方
向に並列接続してもよい。この場合ラッチ回路が構成さ
れるので、動作の安定化が図られる。このとき、反転回
路INV6及びINV7は、転送スイッチTG1及びT
G2が動作するときに、影響を与えないように、その駆
動力を小さくしておく必要がある。
て、図7に示すサンプリング回路102bのように、転
送スイッチTG1及びTG2の直後の反転回路INV3
及びINV5に、反転回路INV6及びINV7を逆方
向に並列接続してもよい。この場合ラッチ回路が構成さ
れるので、動作の安定化が図られる。このとき、反転回
路INV6及びINV7は、転送スイッチTG1及びT
G2が動作するときに、影響を与えないように、その駆
動力を小さくしておく必要がある。
【0070】また、上記実施例2の他の変形例3とし
て、図8に示すサンプリング回路102cのように、図
7のサンプリング回路の回路構成において、転送スイッ
チTG1,TG2と反転回路INV6,INV7の間
に、転送スイッチTG1及びTG2とは逆位相の同期信
号/CLKで動作するような転送スイッチTG3,TG
4を挿入してもよい。この場合も、ラッチ回路が構成さ
れるので、動作の安定化が図られる。
て、図8に示すサンプリング回路102cのように、図
7のサンプリング回路の回路構成において、転送スイッ
チTG1,TG2と反転回路INV6,INV7の間
に、転送スイッチTG1及びTG2とは逆位相の同期信
号/CLKで動作するような転送スイッチTG3,TG
4を挿入してもよい。この場合も、ラッチ回路が構成さ
れるので、動作の安定化が図られる。
【0071】また、図9に示すサンプリング回路102
dのように、図5ないし図8に示される上記回路構成に
おいて、転送スイッチTG1,TG2を、nチャネル型
トランジスタTGN1,TGN2とpチャネル型トラン
ジスタTGP1、TGP2を並列に接続したCMOS構
成とし、上記nチャネル型トランジスタのゲート電極に
同期信号CLKを、pチャネル型トランジスタのゲート
電極に、上記同期信号と逆位相の同期信号/CLKを入
力するようにしてもよい。この場合、転送スイッチがC
MOS構成であるためサンプリング信号の確実な転送が
できるとともに、高電位側のサンプリング信号と低電位
側のサンプリング信号の転送速度の差を抑えることがで
きる。
dのように、図5ないし図8に示される上記回路構成に
おいて、転送スイッチTG1,TG2を、nチャネル型
トランジスタTGN1,TGN2とpチャネル型トラン
ジスタTGP1、TGP2を並列に接続したCMOS構
成とし、上記nチャネル型トランジスタのゲート電極に
同期信号CLKを、pチャネル型トランジスタのゲート
電極に、上記同期信号と逆位相の同期信号/CLKを入
力するようにしてもよい。この場合、転送スイッチがC
MOS構成であるためサンプリング信号の確実な転送が
できるとともに、高電位側のサンプリング信号と低電位
側のサンプリング信号の転送速度の差を抑えることがで
きる。
【0072】また、図10に示すサンプリング回路10
2eのように、図8のサンプリング回路102cの回路
構成における、第1の転送スイッチTG1,TG2をn
チャネル型トランジスタTGN1,TGN2で、第2の
転送スイッチTG3,TG4をpチャネル型トランジス
タTGP3,TGP4で構成し、同一の同期信号(タイ
ミング信号)CLKで駆動するようにしてもよい。この
場合、単一の同期信号によっても、安定した動作を実現
することができる。
2eのように、図8のサンプリング回路102cの回路
構成における、第1の転送スイッチTG1,TG2をn
チャネル型トランジスタTGN1,TGN2で、第2の
転送スイッチTG3,TG4をpチャネル型トランジス
タTGP3,TGP4で構成し、同一の同期信号(タイ
ミング信号)CLKで駆動するようにしてもよい。この
場合、単一の同期信号によっても、安定した動作を実現
することができる。
【0073】(実施例3)図11は、本発明の第3の実
施例によるサンプリング回路の構成例を示す図である。
図11において、103は本発明の第3の実施例による
サンプリング回路であり、その入力側にシフト・レジス
タSRの出力を増幅する2段の反転回路INV1,IN
V2を有し、その出力側に、nチャネル及びpチャネル
型トランジスタNM,PMを並列接続してなるCMOS
構成のサンプリングスイッチASを有している。
施例によるサンプリング回路の構成例を示す図である。
図11において、103は本発明の第3の実施例による
サンプリング回路であり、その入力側にシフト・レジス
タSRの出力を増幅する2段の反転回路INV1,IN
V2を有し、その出力側に、nチャネル及びpチャネル
型トランジスタNM,PMを並列接続してなるCMOS
構成のサンプリングスイッチASを有している。
【0074】上記nチャネル型トランジスタNMのゲー
トと、反転回路INV2との間には第1の信号経路が、
pチャネル型トランジスタPMのゲートと反転回路IN
V2との間には第2の信号経路が形成されている。
トと、反転回路INV2との間には第1の信号経路が、
pチャネル型トランジスタPMのゲートと反転回路IN
V2との間には第2の信号経路が形成されている。
【0075】上記第1の信号経路には、2段の反転回路
INV8、INV3が、信号の流れの方向に順次設けら
れている。また第2の信号経路には、3段の反転回路I
NV4、INV9、INV5が信号の流れの方向に順次
設けられている。そしてここでは、反転回路INV8の
出力には適当な容量のコンデンサC3が接続されてい
る。
INV8、INV3が、信号の流れの方向に順次設けら
れている。また第2の信号経路には、3段の反転回路I
NV4、INV9、INV5が信号の流れの方向に順次
設けられている。そしてここでは、反転回路INV8の
出力には適当な容量のコンデンサC3が接続されてい
る。
【0076】次に動作について説明する。シフト・レジ
スタSRからの出力信号は、2段の反転回路INV1及
びINV2を経て増幅された後、2系統に分岐する。分
岐されたタイミング信号の一方は、2段の反転回路IN
V8及びINV3を経て、nチャネル・トランジスタN
Mのゲート電極に入力される。他方のタイミング信号
は、3段の反転回路INV4、INV9、INV5を経
て、pチャネル・トランジスタPMのゲート電極に入力
される。そして、nチャネル・トランジスタNMおよび
pチャネル・トランジスタPMからなるサンプリング・
スイッチASにより、映像信号を映像信号線VSからデ
ータ信号線SLに書き込む。
スタSRからの出力信号は、2段の反転回路INV1及
びINV2を経て増幅された後、2系統に分岐する。分
岐されたタイミング信号の一方は、2段の反転回路IN
V8及びINV3を経て、nチャネル・トランジスタN
Mのゲート電極に入力される。他方のタイミング信号
は、3段の反転回路INV4、INV9、INV5を経
て、pチャネル・トランジスタPMのゲート電極に入力
される。そして、nチャネル・トランジスタNMおよび
pチャネル・トランジスタPMからなるサンプリング・
スイッチASにより、映像信号を映像信号線VSからデ
ータ信号線SLに書き込む。
【0077】ここでは、反転回路INV8の直後に適当
な大きさのコンデンサC3を挿入しているため、反転回
路INV8の負荷が大きくなって信号遅延が生じ、その
結果として、該反転回路INV8の後段での2つの信号
経路における信号の切り替わりが同時になる。この結
果、サンプリング・トランジスタNM及びPMにおける
遮断時の雑音が相殺され、アナログ信号をデータ信号線
SLへ高精度で書き込むことが可能となる。
な大きさのコンデンサC3を挿入しているため、反転回
路INV8の負荷が大きくなって信号遅延が生じ、その
結果として、該反転回路INV8の後段での2つの信号
経路における信号の切り替わりが同時になる。この結
果、サンプリング・トランジスタNM及びPMにおける
遮断時の雑音が相殺され、アナログ信号をデータ信号線
SLへ高精度で書き込むことが可能となる。
【0078】なお、負荷としてのコンデンサの挿入箇所
は、一カ所に限ることはなく、複数の箇所に分散されて
いてもよい。
は、一カ所に限ることはなく、複数の箇所に分散されて
いてもよい。
【0079】(実施例4)図12は、本発明の第4の実
施例よるサンプリング回路の構成例を示す図である。図
12において、104は本発明の第4の実施例によるサ
ンプリング回路である。これは、第3実施例のサンプリ
ング回路103における反転回路INV8とその出力に
接続されたコンデンサC3に代えて、対応する反転回路
INV5より入力容量の大きな反転回路INV3aを備
えたものである。
施例よるサンプリング回路の構成例を示す図である。図
12において、104は本発明の第4の実施例によるサ
ンプリング回路である。これは、第3実施例のサンプリ
ング回路103における反転回路INV8とその出力に
接続されたコンデンサC3に代えて、対応する反転回路
INV5より入力容量の大きな反転回路INV3aを備
えたものである。
【0080】上記反転回路INV3aを構成するトラン
ジスタは、そのチャネル長及びチャネル幅ともに、反転
回路INV5のトランジスタのものより大きくなってい
る。
ジスタは、そのチャネル長及びチャネル幅ともに、反転
回路INV5のトランジスタのものより大きくなってい
る。
【0081】次に動作について説明する。シフト・レジ
スタSRからの出力信号は、2段の反転回路INV1及
びINV2を経て増幅された後、2系統に分岐し、その
一方は、2段の反転回路INV8及びINV3を経て、
nチャネル・トランジスタNMのゲート電極に入力され
る。上記分岐した信号の他方は、3段の反転回路INV
4、INV9、INV5を経て、pチャネル・トランジ
スタPMのゲート電極に入力される。そして、nチャネ
ル・トランジスタNMおよびpチャネル・トランジスタ
PMからなるサンプリング・スイッチASにより、映像
信号を映像信号線VSからデータ信号線SLに書き込
む。
スタSRからの出力信号は、2段の反転回路INV1及
びINV2を経て増幅された後、2系統に分岐し、その
一方は、2段の反転回路INV8及びINV3を経て、
nチャネル・トランジスタNMのゲート電極に入力され
る。上記分岐した信号の他方は、3段の反転回路INV
4、INV9、INV5を経て、pチャネル・トランジ
スタPMのゲート電極に入力される。そして、nチャネ
ル・トランジスタNMおよびpチャネル・トランジスタ
PMからなるサンプリング・スイッチASにより、映像
信号を映像信号線VSからデータ信号線SLに書き込
む。
【0082】この実施例では、反転回路INV3aを構
成するトランジスタは、そのチャネル長およびチャネル
幅をともに、対応する反転回路INV5を構成するトラ
ンジスタのものよりも大きくしているため、反転回路と
しての駆動能力はそのままで、入力容量が大きくなって
いる。このため、前段の反転回路INV8の負荷が大き
くなって信号遅延が生じる。その結果として、上記反転
回路3aの後段での2つの信号経路における信号の切り
替わりが同時になり、これによりサンプリング・トラン
ジスタNM及びPMにおける遮断時の雑音が相殺され、
アナログ信号をデータ信号線SLへ高精度で書き込むこ
とが可能となる。
成するトランジスタは、そのチャネル長およびチャネル
幅をともに、対応する反転回路INV5を構成するトラ
ンジスタのものよりも大きくしているため、反転回路と
しての駆動能力はそのままで、入力容量が大きくなって
いる。このため、前段の反転回路INV8の負荷が大き
くなって信号遅延が生じる。その結果として、上記反転
回路3aの後段での2つの信号経路における信号の切り
替わりが同時になり、これによりサンプリング・トラン
ジスタNM及びPMにおける遮断時の雑音が相殺され、
アナログ信号をデータ信号線SLへ高精度で書き込むこ
とが可能となる。
【0083】なお、チャネル長およびチャネル幅の大き
いトランジスタで構成される反転回路を第1の信号経路
に複数設け、負荷を分散させるようにしてもよい。
いトランジスタで構成される反転回路を第1の信号経路
に複数設け、負荷を分散させるようにしてもよい。
【0084】(実施例5)図13は、本発明の第5の実
施例によるサンプリング回路の構成例を示す図である。
図13において、105は本発明の第5の実施例による
サンプリング回路である。この回路105は、第1の実
施例のサンプリング回路101における同期型反転回路
CINV1及びCINV2に代えて、それぞれ動作制御
型反転回路TINV1及びTINV2を備えたものであ
る。
施例によるサンプリング回路の構成例を示す図である。
図13において、105は本発明の第5の実施例による
サンプリング回路である。この回路105は、第1の実
施例のサンプリング回路101における同期型反転回路
CINV1及びCINV2に代えて、それぞれ動作制御
型反転回路TINV1及びTINV2を備えたものであ
る。
【0085】ここで、動作制御型反転回路TINV1及
びTINV2では、図14(a),(b)に示すよう
に、反転機能を司るpチャネル型トランジスタPTR1
と電源端子VCCとの間にnチャネル型トランジスタN
TR2が挿入されている。反転機能を司るnチャネル型
トランジスタNTR1と接地端子VSSとの間にpチャ
ネル型トランジスタPTR2が挿入されている。ここ
で、直列に接続された2個のトランジスタNTR1とP
TR2、及びPTR1とNTR2の位置は、それぞれ入
れ替わっていても構わない。該挿入された2個のトラン
ジスタNTR2及びPTR2のゲート電極には、各反転
回路が位置している信号経路とは異なる信号経路のタイ
ミング信号が入力されるようになっている。
びTINV2では、図14(a),(b)に示すよう
に、反転機能を司るpチャネル型トランジスタPTR1
と電源端子VCCとの間にnチャネル型トランジスタN
TR2が挿入されている。反転機能を司るnチャネル型
トランジスタNTR1と接地端子VSSとの間にpチャ
ネル型トランジスタPTR2が挿入されている。ここ
で、直列に接続された2個のトランジスタNTR1とP
TR2、及びPTR1とNTR2の位置は、それぞれ入
れ替わっていても構わない。該挿入された2個のトラン
ジスタNTR2及びPTR2のゲート電極には、各反転
回路が位置している信号経路とは異なる信号経路のタイ
ミング信号が入力されるようになっている。
【0086】次に動作について説明する。シフト・レジ
スタSRからの出力信号は、2段の反転回路INV1及
びINV2を経て増幅された後、2系統に分岐し、その
一方は、動作制御型反転回路TINV1及び反転回路I
NV3を経て、nチャネル・トランジスタNMのゲート
電極に入力される。上記分岐した信号の他方は、反転回
路INV4及び動作制御型反転回路TINV2、反転回
路INV5を経て、pチャネル・トランジスタPMのゲ
ート電極に入力される。そして、nチャネル・トランジ
スタNMおよびpチャネル・トランジスタPMからなる
サンプリング・スイッチASにより、映像信号を映像信
号線VSからデータ信号線SLに書き込む。
スタSRからの出力信号は、2段の反転回路INV1及
びINV2を経て増幅された後、2系統に分岐し、その
一方は、動作制御型反転回路TINV1及び反転回路I
NV3を経て、nチャネル・トランジスタNMのゲート
電極に入力される。上記分岐した信号の他方は、反転回
路INV4及び動作制御型反転回路TINV2、反転回
路INV5を経て、pチャネル・トランジスタPMのゲ
ート電極に入力される。そして、nチャネル・トランジ
スタNMおよびpチャネル・トランジスタPMからなる
サンプリング・スイッチASにより、映像信号を映像信
号線VSからデータ信号線SLに書き込む。
【0087】ここでは、動作制御型反転回路TINV1
及びTINV2は、2つの経路の信号が逆位相になった
ときにのみ、入力IN1に対する反転回路として動作
し、他の期間では、出力が高インピーダンス状態にな
る。したがって、その後段での2つの信号経路における
信号の切り替わりが同時になり、これによってサンプリ
ング・トランジスタNM及びPMにおける遮断時の雑音
が相殺され、アナログ信号をデータ信号線SLへ高精度
で書き込むことが可能となる。
及びTINV2は、2つの経路の信号が逆位相になった
ときにのみ、入力IN1に対する反転回路として動作
し、他の期間では、出力が高インピーダンス状態にな
る。したがって、その後段での2つの信号経路における
信号の切り替わりが同時になり、これによってサンプリ
ング・トランジスタNM及びPMにおける遮断時の雑音
が相殺され、アナログ信号をデータ信号線SLへ高精度
で書き込むことが可能となる。
【0088】ここで、動作制御型反転回路TINV1及
びTINV2の出力が高インピーダンス状態にあるの
は、信号が切り替わる一瞬だけであるが、その期間に
は、次段の反転回路INV3およびINV5への入力が
ないため、動作が不安定になる可能性がある。
びTINV2の出力が高インピーダンス状態にあるの
は、信号が切り替わる一瞬だけであるが、その期間に
は、次段の反転回路INV3およびINV5への入力が
ないため、動作が不安定になる可能性がある。
【0089】この対策として、第5実施例の変形例のサ
ンプリング回路を図15に示す。この変形例のサンプリ
ング回路105aでは動作制御型反転回路TINV1及
びTINV2の直後にコンデンサC1及びC2を挿入し
ている。これにより、短時間ならば上記反転回路TIN
V1,TINV2の出力信号を保持することができ、動
作の安定化が図られる。
ンプリング回路を図15に示す。この変形例のサンプリ
ング回路105aでは動作制御型反転回路TINV1及
びTINV2の直後にコンデンサC1及びC2を挿入し
ている。これにより、短時間ならば上記反転回路TIN
V1,TINV2の出力信号を保持することができ、動
作の安定化が図られる。
【0090】また、上記実施例5の他の変形例2とし
て、図16に示すサンプリング回路105bのように、
動作制御型反転回路TINV1及びTINV2の直後の
反転回路INV3及びINV5に、それぞれ、反転回路
INV6及びINV7を逆方向に並列接続してもよい。
この場合、ラッチ回路が構成されるので、動作の安定化
が図られる。このとき、反転回路INV6及びINV7
は、動作制御型反転回路TINV1及びTINV2が動
作するときに、影響を与えないように、その駆動力を小
さくしておく必要がある。
て、図16に示すサンプリング回路105bのように、
動作制御型反転回路TINV1及びTINV2の直後の
反転回路INV3及びINV5に、それぞれ、反転回路
INV6及びINV7を逆方向に並列接続してもよい。
この場合、ラッチ回路が構成されるので、動作の安定化
が図られる。このとき、反転回路INV6及びINV7
は、動作制御型反転回路TINV1及びTINV2が動
作するときに、影響を与えないように、その駆動力を小
さくしておく必要がある。
【0091】(実施例6)図17は、本発明の第6の実
施例によるサンプリング回路の構成例を示す図である。
図17において、106は本発明の第6の実施例による
サンプリング回路である。この回路106は、上記第5
の実施例のサンプリング回路105における動作制御型
反転回路TINV1に代えて、動作制御型反転回路TN
ANDを備え、上記実施例の回路105における動作制
御型反転回路TINV2に代えて、動作制御型反転回路
TNORを備えたものである。
施例によるサンプリング回路の構成例を示す図である。
図17において、106は本発明の第6の実施例による
サンプリング回路である。この回路106は、上記第5
の実施例のサンプリング回路105における動作制御型
反転回路TINV1に代えて、動作制御型反転回路TN
ANDを備え、上記実施例の回路105における動作制
御型反転回路TINV2に代えて、動作制御型反転回路
TNORを備えたものである。
【0092】ここで、動作制御型反転回路TNANDで
は、図18(a),(b)に示すように、反転機能を司
るpチャネル型トランジスタPTR1と並列にnチャネ
ル型トランジスタNTR3が接続され、反転機能を司る
nチャネル型トランジスタNTR1と接地端子VSSと
の間にpチャネル型トランジスタPTR3が挿入されて
いる。ここで、直列に接続された2個のトランジスタN
TR1とPTR3の位置は入れ替わっていても構わな
い。該2個のトランジスタNTR3およびPTR3のゲ
ート電極には、反転回路TNANDが位置する信号経路
とは異なる信号経路のタイミング信号が入力される。ま
た、動作制御型反転回路TNORでは、図18(c),
(d)に示すように、反転機能を司るpチャネル型トラ
ンジスタPTR1と電源端子VCCとの間にnチャネル
型トランジスタNTR4が挿入され、反転機能を司るn
チャネル型トランジスタNTR1と並列にpチャネル型
トランジスタPTR4が接続されている。ここで、直列
に接続された2個のトランジスタPTR1とNTR4の
位置は入れ替わっていても構わない。該2個のトランジ
スタNTR4及びPTR4のゲート電極には、反転回路
TNORが位置する信号経路とは異なる信号経路のタイ
ミング信号が入力される。
は、図18(a),(b)に示すように、反転機能を司
るpチャネル型トランジスタPTR1と並列にnチャネ
ル型トランジスタNTR3が接続され、反転機能を司る
nチャネル型トランジスタNTR1と接地端子VSSと
の間にpチャネル型トランジスタPTR3が挿入されて
いる。ここで、直列に接続された2個のトランジスタN
TR1とPTR3の位置は入れ替わっていても構わな
い。該2個のトランジスタNTR3およびPTR3のゲ
ート電極には、反転回路TNANDが位置する信号経路
とは異なる信号経路のタイミング信号が入力される。ま
た、動作制御型反転回路TNORでは、図18(c),
(d)に示すように、反転機能を司るpチャネル型トラ
ンジスタPTR1と電源端子VCCとの間にnチャネル
型トランジスタNTR4が挿入され、反転機能を司るn
チャネル型トランジスタNTR1と並列にpチャネル型
トランジスタPTR4が接続されている。ここで、直列
に接続された2個のトランジスタPTR1とNTR4の
位置は入れ替わっていても構わない。該2個のトランジ
スタNTR4及びPTR4のゲート電極には、反転回路
TNORが位置する信号経路とは異なる信号経路のタイ
ミング信号が入力される。
【0093】次に動作について説明する。シフト・レジ
スタSRからの出力信号は、2段の反転回路INV1及
びINV2を経て増幅された後、2系統に分岐し、その
一方は、動作制御型反転回路TNAND及び反転回路I
NV3を経て、nチャネル・トランジスタNMのゲート
電極に入力される。上記分岐した信号の他方は、反転回
路INV4、動作制御型反転回路TNOR、反転回路I
NV5を経て、pチャネル・トランジスタPMのゲート
電極に入力される。そして、nチャネル・トランジスタ
NMおよびpチャネル・トランジスタPMからなるサン
プリング・スイッチASにより、映像信号を映像信号線
VSからデータ信号線SLに書き込む。
スタSRからの出力信号は、2段の反転回路INV1及
びINV2を経て増幅された後、2系統に分岐し、その
一方は、動作制御型反転回路TNAND及び反転回路I
NV3を経て、nチャネル・トランジスタNMのゲート
電極に入力される。上記分岐した信号の他方は、反転回
路INV4、動作制御型反転回路TNOR、反転回路I
NV5を経て、pチャネル・トランジスタPMのゲート
電極に入力される。そして、nチャネル・トランジスタ
NMおよびpチャネル・トランジスタPMからなるサン
プリング・スイッチASにより、映像信号を映像信号線
VSからデータ信号線SLに書き込む。
【0094】この時、動作制御型反転回路TNANDで
は、第1の入力IN1に高電位の信号が、第2の入力I
N2に低電位の信号が印加されたときにのみ、低電位の
信号が出力され、他の入力に対しては、高電位の信号が
出力される。また、動作制御型反転回路TNORでは、
第1の入力IN1に低電位の信号が、第2の入力IN2
に高電位の信号が印加されたときにのみ、高電位の信号
が出力され、他の入力に対しては、低電位の信号が出力
される。
は、第1の入力IN1に高電位の信号が、第2の入力I
N2に低電位の信号が印加されたときにのみ、低電位の
信号が出力され、他の入力に対しては、高電位の信号が
出力される。また、動作制御型反転回路TNORでは、
第1の入力IN1に低電位の信号が、第2の入力IN2
に高電位の信号が印加されたときにのみ、高電位の信号
が出力され、他の入力に対しては、低電位の信号が出力
される。
【0095】したがって、この2つの動作制御型反転回
路TNAND及びTNORは、サンプリング・スイッチ
を構成する2つのトランジスタNM及びPMがともに導
通するような信号が入力されたときにのみ、反転回路と
して機能し、他の期間では、常に2つのトランジスタN
M及びPMを遮断するような信号を出力する。これによ
り、上記反転回路TNAND,TNORの後段での2つ
の信号経路における信号の切り替わりが同時になり、サ
ンプリング・トランジスタNM及びPMにおける遮断時
の雑音が相殺され、アナログ信号をデータ信号線SLへ
高精度で書き込むことが可能となる。
路TNAND及びTNORは、サンプリング・スイッチ
を構成する2つのトランジスタNM及びPMがともに導
通するような信号が入力されたときにのみ、反転回路と
して機能し、他の期間では、常に2つのトランジスタN
M及びPMを遮断するような信号を出力する。これによ
り、上記反転回路TNAND,TNORの後段での2つ
の信号経路における信号の切り替わりが同時になり、サ
ンプリング・トランジスタNM及びPMにおける遮断時
の雑音が相殺され、アナログ信号をデータ信号線SLへ
高精度で書き込むことが可能となる。
【0096】また、このとき、動作制御型反転回路TN
AND及びTNORの出力が、高インピーダンス状態に
なることはないので、非常に安定した動作が期待でき
る。
AND及びTNORの出力が、高インピーダンス状態に
なることはないので、非常に安定した動作が期待でき
る。
【0097】以上の実施例において、各トランジスタ
を、少なくとも表面が絶縁性である基板上に形成された
薄膜トランジスタ、例えば、多結晶シリコン薄膜トラン
ジスタなどとした場合には、上記構成の有効性が特に発
揮される。なぜならこれらのトランジスタの駆動能力
は、単結晶基板上のトランジスタに比べて小さいため、
サンプリング・スイッチを構成するトランジスタのサイ
ズ(チャネル幅)を大きくする必要があり、また、サン
プリング回路における反転回路1段分の遅延が大きくな
る。その結果、トランジスタの寄生容量に起因する雑音
が大きくなる可能性があるからである。
を、少なくとも表面が絶縁性である基板上に形成された
薄膜トランジスタ、例えば、多結晶シリコン薄膜トラン
ジスタなどとした場合には、上記構成の有効性が特に発
揮される。なぜならこれらのトランジスタの駆動能力
は、単結晶基板上のトランジスタに比べて小さいため、
サンプリング・スイッチを構成するトランジスタのサイ
ズ(チャネル幅)を大きくする必要があり、また、サン
プリング回路における反転回路1段分の遅延が大きくな
る。その結果、トランジスタの寄生容量に起因する雑音
が大きくなる可能性があるからである。
【0098】(実施例7)上記実施例では、サンプリン
グ回路について説明したが、ここでは、これをアクティ
ブ・マトリクス型の画像表示装置、特に、液晶表示装置
に適用した場合について述べる。アクティブ・マトリク
ス型の液晶表示装置は、前述のように、図19及び図2
0に示される構成をなしている。
グ回路について説明したが、ここでは、これをアクティ
ブ・マトリクス型の画像表示装置、特に、液晶表示装置
に適用した場合について述べる。アクティブ・マトリク
ス型の液晶表示装置は、前述のように、図19及び図2
0に示される構成をなしている。
【0099】図21に示す点順次駆動方式のアクティブ
・マトリクス型液晶表示装置では、映像信号をデータ信
号線SLに書き込む期間は数十ナノ秒〜数百ナノ秒と非
常に短く、また、データ信号線SLでの保持時間は数十
マイクロ秒以上が必要とされる。一方、液晶表示装置で
は、液晶の劣化を防ぐために液晶の反転駆動をさせる必
要があり、液晶駆動電圧を5Vとすると、映像信号の振
幅は10Vとなる。このように大きな信号を、高速に書
き込むためには、駆動力の大きな、すなわち、チャネル
幅の大きなトランジスタからなるサンプリング・スイッ
チASを用いなければならない。このとき、前述のよう
に、トランジスタの寄生容量により、書き込み信号に比
較的大きな雑音が重畳される可能性がある。
・マトリクス型液晶表示装置では、映像信号をデータ信
号線SLに書き込む期間は数十ナノ秒〜数百ナノ秒と非
常に短く、また、データ信号線SLでの保持時間は数十
マイクロ秒以上が必要とされる。一方、液晶表示装置で
は、液晶の劣化を防ぐために液晶の反転駆動をさせる必
要があり、液晶駆動電圧を5Vとすると、映像信号の振
幅は10Vとなる。このように大きな信号を、高速に書
き込むためには、駆動力の大きな、すなわち、チャネル
幅の大きなトランジスタからなるサンプリング・スイッ
チASを用いなければならない。このとき、前述のよう
に、トランジスタの寄生容量により、書き込み信号に比
較的大きな雑音が重畳される可能性がある。
【0100】そこで、本発明によるサンプリング回路
を、上記液晶表示装置に適用することにより、上記雑音
の発生を低く抑えることが可能となる。
を、上記液晶表示装置に適用することにより、上記雑音
の発生を低く抑えることが可能となる。
【0101】また、図22に示す線順次駆動方式のアク
ティブ・マトリクス型液晶表示装置でも、同様に、映像
信号をサンプリング容量Csaに書き込む期間は数十ナ
ノ秒〜数百ナノ秒と非常に短く、また、サンプリング容
量Csaでの保持時間は数十マイクロ秒以上が必要とさ
れる。線順次駆動方式では、点順次駆動方式に比べて、
負荷容量が小さいため、書き込みはやや容易になるが、
画像表示装置の大画面化や高精細化にともなって、サン
プリング容量Csaも大きくなる傾向にあり、点順次方
式と同様の問題が生じている。そこで、本発明によるサ
ンプリング回路を、線順次方式の液晶表示装置に適用す
ることにより、点順次駆動方式の場合と同様の効果が期
待できる。
ティブ・マトリクス型液晶表示装置でも、同様に、映像
信号をサンプリング容量Csaに書き込む期間は数十ナ
ノ秒〜数百ナノ秒と非常に短く、また、サンプリング容
量Csaでの保持時間は数十マイクロ秒以上が必要とさ
れる。線順次駆動方式では、点順次駆動方式に比べて、
負荷容量が小さいため、書き込みはやや容易になるが、
画像表示装置の大画面化や高精細化にともなって、サン
プリング容量Csaも大きくなる傾向にあり、点順次方
式と同様の問題が生じている。そこで、本発明によるサ
ンプリング回路を、線順次方式の液晶表示装置に適用す
ることにより、点順次駆動方式の場合と同様の効果が期
待できる。
【0102】以上のように、この実施例では、映像信号
をデータ信号線SL、または、サンプリング容量Csa
に書き込む際に、トランジスタの寄生容量に起因する雑
音の発生を抑えることができるので、高精度で映像信号
の書き込みを行うことができ、表示品位の優れた、多階
調の画像を表示することが可能となる。
をデータ信号線SL、または、サンプリング容量Csa
に書き込む際に、トランジスタの寄生容量に起因する雑
音の発生を抑えることができるので、高精度で映像信号
の書き込みを行うことができ、表示品位の優れた、多階
調の画像を表示することが可能となる。
【0103】特に、近年、開発が進められているモノリ
シック構造、つまり画素アレイと駆動回路が同一基板上
に一体形成された構造の液晶表示装置においては、駆動
回路の素子として、特性の劣った薄膜トランジスタを用
いるため、上記構成がより効果を発揮する。
シック構造、つまり画素アレイと駆動回路が同一基板上
に一体形成された構造の液晶表示装置においては、駆動
回路の素子として、特性の劣った薄膜トランジスタを用
いるため、上記構成がより効果を発揮する。
【0104】上記実施例では、アクティブ・マトリクス
型の液晶表示装置への適用を中心に記述したが、本発明
はこれに限らず、他の表示装置にも適用できる。
型の液晶表示装置への適用を中心に記述したが、本発明
はこれに限らず、他の表示装置にも適用できる。
【0105】
【発明の効果】本発明に係るサンプリング回路によれ
ば、CMOSサンプリング・スイッチを構成する2つの
トランジスタが同時に遮断されるので、トランジスタの
寄生容量に起因する雑音の発生を抑えることができ、ア
ナログ信号を高精度に書き込むことが可能となるという
優れた効果がある。
ば、CMOSサンプリング・スイッチを構成する2つの
トランジスタが同時に遮断されるので、トランジスタの
寄生容量に起因する雑音の発生を抑えることができ、ア
ナログ信号を高精度に書き込むことが可能となるという
優れた効果がある。
【0106】また、本発明によれば、上記サンプリング
回路を、アクティブ・マトリクス型画像表示装置のデー
タ信号線駆動回路に適用することにより、映像信号の十
分な書き込みが可能となり、表示品位の優れた画像表示
装置が実現可能になるという優れた効果がある。
回路を、アクティブ・マトリクス型画像表示装置のデー
タ信号線駆動回路に適用することにより、映像信号の十
分な書き込みが可能となり、表示品位の優れた画像表示
装置が実現可能になるという優れた効果がある。
【図1】本発明の第1の実施例によるサンプリング回路
の構成例を示す図である。
の構成例を示す図である。
【図2】上記第1の実施例によるサンプリング回路の変
形例を示す図である。
形例を示す図である。
【図3】上記第1の実施例のサンプリング回路の他の変
形例2を示す図である。
形例2を示す図である。
【図4】上記第1の実施例のサンプリング回路の他の変
形例3を示す図である。
形例3を示す図である。
【図5】本発明の第2の実施例によるサンプリング回路
の構成例を示す図である。
の構成例を示す図である。
【図6】上記第2の実施例によるサンプリング回路の変
形例を示す図である。
形例を示す図である。
【図7】上記第2の実施例によるサンプリング回路の他
の変形例2を示す図である。
の変形例2を示す図である。
【図8】上記第2の実施例によるサンプリング回路の他
の変形例3を示す図である。
の変形例3を示す図である。
【図9】上記第2の実施例によるサンプリング回路の他
の変形例4を示す図である。
の変形例4を示す図である。
【図10】上記第2の実施例によるサンプリング回路の
他の変形例5を示す図である。
他の変形例5を示す図である。
【図11】本発明の第3の実施例によるサンプリング回
路の構成例を示す図である。
路の構成例を示す図である。
【図12】本発明の第4の実施例によるサンプリング回
路の構成例を示す図である。
路の構成例を示す図である。
【図13】本発明の第5の実施例によるサンプリング回
路の構成例を示す図である。
路の構成例を示す図である。
【図14】上記第5の実施例のサンプリング回路におけ
る動作制御型反転回路の構成例を説明するための図であ
る。
る動作制御型反転回路の構成例を説明するための図であ
る。
【図15】上記第5の実施例のサンプリング回路の変形
例を示す図である。
例を示す図である。
【図16】上記第5の実施例によるサンプリング回路の
他の変形例2を示す図である。
他の変形例2を示す図である。
【図17】本発明の第6の実施例によるサンプリング回
路の構成例を示す図である。
路の構成例を示す図である。
【図18】上記第6の実施例によるサンプリング回路に
おける動作制御型反転回路の構成例を示す図である。
おける動作制御型反転回路の構成例を示す図である。
【図19】本発明及び従来の画素表示装置の構成例を説
明するための図である。
明するための図である。
【図20】図19に示される画像表示装置における画素
の構成例を示す図である。
の構成例を示す図である。
【図21】図19に示される画素表示装置におけるデー
タ線駆動回路の構成例を示す図である。
タ線駆動回路の構成例を示す図である。
【図22】図19に示される画素表示装置におけるデー
タ線駆動回路の別の構成例を示す図である。
タ線駆動回路の別の構成例を示す図である。
【図23】図21及び図22に示されるデータ線駆動回
路におけるシフト・レジスタの構成例を示す図である。
路におけるシフト・レジスタの構成例を示す図である。
【図24】図23に示されるシフト・レジスタにおける
同期型反転回路(クロックト・インバーター)の構成例
を示す図である。
同期型反転回路(クロックト・インバーター)の構成例
を示す図である。
【図25】従来のサンプリング回路の構成例を示す図で
ある。
ある。
【図26】従来のサンプリング回路の別の構成例を示す
図である。
図である。
101,101a,101b,101c,102,10
2a,102b,102c,102d,102e,10
3,104,105,105a,105b,106 サ
ンプリング回路 SR シフト・レジスタ NM nチャネル型サンプリング・トランジスタ PM pチャネル型サンプリング・トランジスタ INV1,INV2 ,INV3,INV4,INV
5,INV6 ,INV7,INV8 ,INV9,IN
V10 ,INV11,INV12,INV13反転回
路(インバータ) CINV1,CINV2,CINV3,CINV4 同
期型反転回路 TINV1,TINV2,TNAND,TNOR 動作
制御型反転回路 C1,C2,C3 コンデンサ TG1,TG2,TG3,TG4,TGN1,TGN
2,TGP1,TGP2,TGP3,TGP4 転送ゲ
ート NTR1,NTR2,NTR3,NTR4 nチャネル
型トランジスタ PTR1,PTR2,PTR3,PTR4 pチャネル
型トランジスタ CLK,/CLK,CLK1 同期信号 VS,Data,SIG 映像信号線 SL,SL1,SL2・・・SLm,SLi,SLi+1,
SLi+2,SLi+3 データ信号線 GLj,GLj+1,GLj+2 走査信号線 VCC 電源端子 VSS 接地端子 IN,IN1,IN2 入力端子 OUT,OUTi,OUTi+1 出力端子 SD データ信号線駆動回路 GD 走査信号線駆動回路 TIM1,TIM2 タイミング信号線 Cell 画素 C1 液晶容量 Cs 補助容量 SW 画素スイッチ(トランジスタ) SRT シフト・レジスタのスタート・パルス線 AS,AS1,AS2 サンプリング・スイッチ SMP サンプリング回路 AMP バッファ(増幅器) Csa サンプリング容量 Ch ホールド容量 TRF データ転送信号線
2a,102b,102c,102d,102e,10
3,104,105,105a,105b,106 サ
ンプリング回路 SR シフト・レジスタ NM nチャネル型サンプリング・トランジスタ PM pチャネル型サンプリング・トランジスタ INV1,INV2 ,INV3,INV4,INV
5,INV6 ,INV7,INV8 ,INV9,IN
V10 ,INV11,INV12,INV13反転回
路(インバータ) CINV1,CINV2,CINV3,CINV4 同
期型反転回路 TINV1,TINV2,TNAND,TNOR 動作
制御型反転回路 C1,C2,C3 コンデンサ TG1,TG2,TG3,TG4,TGN1,TGN
2,TGP1,TGP2,TGP3,TGP4 転送ゲ
ート NTR1,NTR2,NTR3,NTR4 nチャネル
型トランジスタ PTR1,PTR2,PTR3,PTR4 pチャネル
型トランジスタ CLK,/CLK,CLK1 同期信号 VS,Data,SIG 映像信号線 SL,SL1,SL2・・・SLm,SLi,SLi+1,
SLi+2,SLi+3 データ信号線 GLj,GLj+1,GLj+2 走査信号線 VCC 電源端子 VSS 接地端子 IN,IN1,IN2 入力端子 OUT,OUTi,OUTi+1 出力端子 SD データ信号線駆動回路 GD 走査信号線駆動回路 TIM1,TIM2 タイミング信号線 Cell 画素 C1 液晶容量 Cs 補助容量 SW 画素スイッチ(トランジスタ) SRT シフト・レジスタのスタート・パルス線 AS,AS1,AS2 サンプリング・スイッチ SMP サンプリング回路 AMP バッファ(増幅器) Csa サンプリング容量 Ch ホールド容量 TRF データ転送信号線
Claims (19)
- 【請求項1】 並列に接続されたnチャネル型トランジ
スタとpチャネル型トランジスタからなり、タイミング
発生回路から供給され途中で2系統に分岐されるタイミ
ング信号に基づいてアナログ信号のサンプリングを行う
CMOS構成のサンプリング・スイッチと、 前記タイミング発生回路と前記サンプリング・スイッチ
との間に挿入された複数段の反転回路と、 前記2系統の信号経路の各々に設けられ、同期信号によ
って動作が制御される第1の同期型反転回路とを備えた
サンプリング回路。 - 【請求項2】 前記第1の同期型反転回路の出力にコン
デンサを接続した請求項1に記載のサンプリング回路。 - 【請求項3】 前記第1の同期型反転回路の出力に接続
された第1の反転回路と、該第1の反転回路と並列に、
かつ、反対方向に接続された第2の反転回路とを有する
請求項1に記載のサンプリング回路。 - 【請求項4】 前記第1の同期型反転回路の出力に接続
された第1の反転回路と、該第1の反転回路と並列に、
かつ、反対方向に接続され、前記第1の同期型反転回路
とは逆位相の同期信号によって動作が制御される第2の
同期型反転回路とを有する請求項1に記載のサンプリン
グ回路。 - 【請求項5】 並列に接続されたnチャネル型トランジ
スタとpチャネル型トランジスタからなり、タイミング
発生回路から供給され途中で2系統に分岐されるタイミ
ング信号に基づいてアナログ信号のサンプリングを行う
CMOS構成のサンプリング・スイッチと、 前記タイミング発生回路と前記サンプリング・スイッチ
との間に挿入された複数段の反転回路と、 前記2系統の信号経路の各々に設けられた第3の反転回
路と、 該第3の反転回路の直前に設けられ、同期信号によって
動作が制御される第1の転送スイッチとを備えたサンプ
リング回路。 - 【請求項6】 前記第1の転送スイッチと前記第3の反
転回路との接続点に、コンデンサを接続した請求項5に
記載のサンプリング回路。 - 【請求項7】 前記第3の反転回路と並列に、かつ、反
対方向に接続された第4の反転回路を有する請求項5に
記載のサンプリング回路。 - 【請求項8】 前記第3の反転回路と並列に、かつ、反
対方向に接続された第4の反転回路と、 該第4の反転回路と前記第1の転送スイッチとの間に挿
入され、前記第1の転送スイッチとは逆位相の同期信号
によって動作が制御される第2の転送スイッチとを有す
る請求項5に記載のサンプリング回路。 - 【請求項9】 前記第1および第2の転送スイッチの少
なくとも一方は、nチャネル型トランジスタとpチャネ
ル型トランジスタとが並列に接続されたCMOSスイッ
チである請求項5ないし8のいずれかに記載のサンプリ
ング回路。 - 【請求項10】 前記第1および第2の転送スイッチ
は、一方はnチャネル型トランジスタであり、他方はp
チャネル型トランジスタであり、該2つの転送スイッチ
を制御する信号が、同一のタイミング信号である請求項
5または8に記載のサンプリング回路。 - 【請求項11】 並列に接続されたnチャネル型トラン
ジスタとpチャネル型トランジスタからなり、タイミン
グ発生回路から発生され途中で2系統に分岐されるタイ
ミング信号に基づいてアナログ信号のサンプリングを行
うCMOS構成のサンプリング・スイッチと、 前記タイミング発生回路と前記サンプリング・スイッチ
との間に挿入された複数段の反転回路と、 前記2系統のうち少なくとも一方の信号経路を構成する
複数段の反転回路のうち、少なくとも1個の反転回路の
直前に接続されたコンデンサとを備えたサンプリング回
路。 - 【請求項12】 並列に接続されたnチャネル型トラン
ジスタとpチャネル型トランジスタからなり、タイミン
グ発生回路から供給され途中で2系統に分岐されるタイ
ミング信号に基づいてアナログ信号のサンプリングを行
うCMOS構成のサンプリング・スイッチと、 前記タイミング発生回路と前記サンプリング・スイッチ
との間に挿入された複数段の反転回路とを備え、 前記2系統のうち少なくとも一方の信号経路を構成する
複数段の反転回路のうち、少なくとも1個の反転回路
は、該反転回路を構成するトランジスタのチャネル長ま
たはチャネル幅が、他方の信号経路における対応する反
転回路を構成するトランジスタのものよりも大きいもの
であるサンプリング回路。 - 【請求項13】 並列に接続されたnチャネル型トラン
ジスタとpチャネル型トランジスタからなり、タイミン
グ発生回路から供給され途中で2系統に分岐されるタイ
ミング信号に基づいてアナログ信号のサンプリングを行
うCMOS構成のサンプリング・スイッチと、 前記タイミング発生回路と前記サンプリング・スイッチ
との間に挿入された複数段の反転回路とを備え、 前記2系統の信号経路を構成する複数段の反転回路のう
ち、各信号経路について少なくとも1個の反転回路は、
反転機能を司る第1のpチャネル型トランジスタと電源
端子または出力端子との間に第2のnチャネル型トラン
ジスタが挿入され、反転機能を司る第1のnチャネル型
トランジスタと接地端子または出力端子との間に第2の
pチャネル型トランジスタが挿入され、該挿入された2
個のトランジスタのゲート電極に、この反転回路の位置
する信号経路とは異なる信号経路のタイミング信号が入
力されるものであるサンプリング回路。 - 【請求項14】 前記2系統の信号が入力される各反転
回路の出力に接続されたコンデンサを有する請求項13
に記載のサンプリング回路。 - 【請求項15】 前記2系統の信号が入力される反転回
路の出力に接続された第1の反転回路と、 該第1の反転回路に並列に、かつ、反対方向に接続され
た第2の反転回路とを有する請求項13に記載のサンプ
リング回路。 - 【請求項16】 並列に接続されたnチャネル型トラン
ジスタとpチャネル型トランジスタからなり、タイミン
グ発生回路から供給され途中で2系統に分岐されるタイ
ミング信号に基づいてアナログ信号のサンプリングを行
うCMOS構成のサンプリング・スイッチと、 前記タイミング発生回路と前記サンプリング・スイッチ
との間に挿入された複数段の反転回路とを備え、 前記2系統の信号経路の一方を構成する複数段の反転回
路のうち、少なくとも1個の反転回路は、反転機能を司
る第1のpチャネル型トランジスタと並列に第2のnチ
ャネル型トランジスタが付加接続され、反転機能を司る
第1のnチャネル型トランジスタと接地端子または出力
端子との間に第2のpチャネル型トランジスタが付加接
続され、該付加接続されたそれぞれ2個のトランジスタ
のゲート電極に、他方の信号経路のタイミング信号が入
力されるものであり、 前記2系統の信号経路の他方を構成する複数段の反転回
路のうち、少なくとも1個の反転回路は、反転機能を司
る第3のpチャネル型トランジスタと電源端子または出
力端子との間に第4のnチャネル型トランジスタが付加
接続され、反転機能を司る第3のnチャネル型トランジ
スタと並列に第4のpチャネル型トランジスタが付加接
続され、該付加接続されたそれぞれ2個のトランジスタ
のゲート電極に、一方の信号経路のタイミング信号が入
力されるものであるサンプリング回路。 - 【請求項17】 前記サンプリング回路を構成する素子
が、薄膜トランジスタである請求項1ないし16のいず
れかに記載のサンプリング回路。 - 【請求項18】 表示を行う画素がマトリクス状に設け
られたアクティブ・マトリクス型画像表示装置であっ
て、 タイミング信号に同期してデータ信号線に映像信号を書
き込むデータ信号線駆動回路を備え、 該データ信号線駆動回路は、請求項1ないし14のいず
れかに記載のサンプリング回路を有する画像表示装置。 - 【請求項19】 少なくとも前記画素および前記データ
信号線駆動回路は、絶縁基板上に形成された多結晶シリ
コン薄膜または単結晶シリコン薄膜上に構成したもので
ある請求項18に記載の画像表示装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13915094A JPH086523A (ja) | 1994-06-21 | 1994-06-21 | サンプリング回路および画像表示装置 |
CNB951023527A CN1136529C (zh) | 1994-05-31 | 1995-03-22 | 信号放大器和图像显示装置 |
KR1019950007883A KR950034028A (ko) | 1994-05-31 | 1995-03-31 | 샘플링회로, 신호증폭기 및 화상표시장치 |
US09/594,439 US6225866B1 (en) | 1994-05-31 | 2000-06-14 | Series connected multi-stage linear FET amplifier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13915094A JPH086523A (ja) | 1994-06-21 | 1994-06-21 | サンプリング回路および画像表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH086523A true JPH086523A (ja) | 1996-01-12 |
Family
ID=15238735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13915094A Withdrawn JPH086523A (ja) | 1994-05-31 | 1994-06-21 | サンプリング回路および画像表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH086523A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000017847A1 (fr) * | 1998-09-18 | 2000-03-30 | Hitachi, Ltd. | Composant a semi-conducteur et affichage a cristaux liquides comprenant ce composant |
JP2002176345A (ja) * | 2000-07-31 | 2002-06-21 | Semiconductor Energy Lab Co Ltd | 電気回路の駆動方法 |
JP2006330712A (ja) * | 2005-04-28 | 2006-12-07 | Semiconductor Energy Lab Co Ltd | データラッチ回路 |
KR101247223B1 (ko) * | 2005-04-28 | 2013-03-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 데이터 래치회로, 데이터 래치회로의 구동방법 및 표시장치 |
-
1994
- 1994-06-21 JP JP13915094A patent/JPH086523A/ja not_active Withdrawn
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000017847A1 (fr) * | 1998-09-18 | 2000-03-30 | Hitachi, Ltd. | Composant a semi-conducteur et affichage a cristaux liquides comprenant ce composant |
JP2002176345A (ja) * | 2000-07-31 | 2002-06-21 | Semiconductor Energy Lab Co Ltd | 電気回路の駆動方法 |
JP4519372B2 (ja) * | 2000-07-31 | 2010-08-04 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
US8232982B2 (en) | 2000-07-31 | 2012-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
US8421783B2 (en) | 2000-07-31 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
US9153187B2 (en) | 2000-07-31 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of an electric circuit |
JP2006330712A (ja) * | 2005-04-28 | 2006-12-07 | Semiconductor Energy Lab Co Ltd | データラッチ回路 |
KR101247223B1 (ko) * | 2005-04-28 | 2013-03-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 데이터 래치회로, 데이터 래치회로의 구동방법 및 표시장치 |
US8730215B2 (en) | 2005-04-28 | 2014-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit, driving method of the data latch circuit, and display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3442449B2 (ja) | 表示装置及びその駆動回路 | |
US6621886B2 (en) | Shift register having fewer lines therein, and liquid crystal display having the same | |
JP4480944B2 (ja) | シフトレジスタおよびそれを用いる表示装置 | |
US7688933B2 (en) | Shift register circuit and display drive device | |
EP1128356B1 (en) | Precharge circuit and image display device using the same | |
US8373637B2 (en) | Shift register and liquid crystal display using same | |
WO2009104322A1 (ja) | 表示装置および表示装置の駆動方法ならびに走査信号線駆動回路 | |
US20100321372A1 (en) | Display device and method for driving display | |
JP2002041001A (ja) | 画像表示装置およびその駆動方法 | |
RU2438194C1 (ru) | Схема управления линии запоминающего конденсатора и устройство отображения | |
US7986761B2 (en) | Shift register and liquid crystal display device using same | |
KR20070002412A (ko) | 액정표시장치의 아날로그 샘플링 장치 | |
US6275210B1 (en) | Liquid crystal display device and driver circuit thereof | |
JPH08137443A (ja) | 画像表示装置 | |
US6157228A (en) | Data line driving circuit formed by a TFT based on polycrystalline silicon | |
JP2000322019A (ja) | 信号線駆動回路および画像表示装置 | |
JPH09134970A (ja) | サンプリング回路および画像表示装置 | |
JPH10282931A (ja) | 液晶駆動回路及び液晶表示装置 | |
US6040816A (en) | Active matrix display device with phase-adjusted sampling pulses | |
JPH09182004A (ja) | 走査回路および画像表示装置 | |
JPH086523A (ja) | サンプリング回路および画像表示装置 | |
JPH09223948A (ja) | シフトレジスタ回路および画像表示装置 | |
JP2002202747A (ja) | 画像表示装置 | |
JP4585683B2 (ja) | 表示駆動回路 | |
US7512855B2 (en) | Shift register circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |