JP4519372B2 - 液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は電気回路の構成に関する。より詳細には、同期をとる必要のある回路において、トランジスタの特性のバラツキにより生じる同期信号とのずれ（遅延）のバラツキを少なくする技術に関する。
【０００１】
【従来の技術】
クロックなどの共通の信号を用い、前記共通の信号にあわせてデータを取り込んだり、計算結果を準備したりすることによって、同期をとる電気回路が一般に使われている。
【０００２】
なお、電気回路において、該電気回路の構成が複雑になると、電気回路全体の動作を一定のリズムにのせて実行しないと、各部の処理時間の相違などにより、動作のタイミングにずれが生じてしまい、上手く動作しないことがある。そこで、電気回路全体の同期をとるために、電気回路に共通して基本パルスが供給される。本明細書では、該基本パルスのことを共通信号又は同期信号とよぶ。代表的な共通信号としては、クロック信号やクロックバック信号、又はトリガ信号等が挙げられる。なお、クロックバック信号は、クロック信号の逆相の信号である。
【０００３】
また、本明細書において、トリガ信号とは、状態変化の引き金となる信号のことをよぶ。より詳細には、マルチバイブレータなどの電気回路は、それ自身で発振を継続する能力はない。しかし、外部から入力パルスが入力されると、その入力パルスと異なる時間幅の出力パルスが出力される。このような入力パルスは、出力パルスを発振させる引き金役であることから、トリガ信号とよばれている。
【０００４】
前記電気回路において、従来は、トランジスタの制御電極（ゲート端子）に共通の信号を入力し、前記トランジスタの入力端子と出力端子の間の抵抗が変化することを利用して、共通の信号に同期した信号を作製していた。
【０００５】
なお、本明細書において、トランジスタの入力端子と出力端子は、トランジスタのソース領域とドレイン領域と同義で用いる。すなわち、トランジスタのソース領域とドレイン領域は、一方は入力端子であり、もう一方は出力端子である。
【０００６】
ところがトランジスタの特性にはバラツキがあり、このバラツキを受けて、共通の信号に同期しているはずの信号もバラツキが生じていた。
【０００７】
前記電気回路を構成する方法の一つとして、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを組み合わせて論理回路を構成する、ＣＭＯＳを用いる方法が知られている。
【０００８】
前記ＣＭＯＳで使われるＭＯＳトランジスタは、制御電極（ゲート端子）の電圧がしきい値電圧以下の場合はほとんど電流が流れず、しきい値電圧を超えたところから電流が増加し始める。それゆえに、特に前記しきい値電圧のバラツキは、共通の信号に同期しているはずの信号にバラツキをもたせてしまうことで問題となっていた。
【０００９】
従来の電気回路の構成の具体的な例として、図３にＡＮＤを用いた回路を示す。ＡＮＤは２つの入力端子を持ち、該２つの入力端子にＨｉの入力（高いほうの電源電圧と同じ電圧が入力されたとき）があるとき、Ｈｉの出力をする。ＡＮＤの２つの入力端子は、一方には共通の信号が入力され、もう一方には制御信号が入力される。
【００１０】
なお、本明細書において、制御信号とは、ビデオ信号やスタートパルスなどを示す。
【００１１】
図４は、図３のＡＮＤを、ＣＭＯＳで構成した場合の回路例である。１０１、１０２、１０３はｐチャネルＭＯＳトランジスタで、１０４、１０５、１０６はｎチャネルＭＯＳトランジスタである。ここで、Ｖｄｄ、Ｖｓｓは電源供給線であり、Ｖｄｄ＞Ｖｓｓである。
【００１２】
図３に示される電気回路に、図５で示される共通の信号、制御信号１、制御信号２を入力する。理想的には図５で示すように、共通の信号と制御信号１が同時にＨｉになっている時間だけ出力１が、共通の信号と制御信号２が同時にＨｉになっている時間だけ出力２及び出力３が出力されることが望ましい。このようにして共通の信号と同期のとれた信号が作成できる。
【００１３】
実際には、ＡＮＤを通過することによって、共通の信号や制御信号などの信号は遅延する。すべてのトランジスタがまったく同じ特性であれば、すべてのＡＮＤで同じだけの遅延がおこるが、すべてのトランジスタが同じ特性ということはないので、遅延もバラツキが生じる（図７）。また、ここでは示していないが、出力信号の立ち上がり時間、立ち下り時間など、波形にもバラツキが生じてしまう。
【００１４】
図６にＭＯＳトランジスタのしきい値電圧にバラツキが生じた例を示す。ここで、横軸Ｖｇはゲート端子に印加した電圧で、縦軸ｌｏｇ（Ｉｄ）はトランジスタのソース領域とドレイン領域との間に流れる電流をｌｏｇ表示したものである。トランジスタのソース領域とドレイン領域との間にある一定の電圧を印加しておき、ソース領域とドレイン領域との間に流れる電流を測定しながらゲート端子に印加する電圧を変化させていくと、ある電圧（しきい値電圧）から電流が流れはじめる。
【００１５】
しきい値電圧のバラツキによるトランジスタの特性がばらつくことによって、図７のように伝播遅延のバラツキ、波形のバラツキをまねき、クロックに同期しているはずの信号にもバラツキが生じてしまう。
【００１６】
【発明が解決しようとする課題】
電気回路が有する複数のトランジスタの特性は、それぞれ異なっており、そのために、複数のトランジスタのしきい値電圧には、ばらつきが存在する。本発明は、トランジスタのしきい値電圧のばらつきに起因する問題を解決することを課題とする。
【００１７】
また、共通の信号に同期した複数の信号が必要な場合に、前記複数の信号のばらつきを少なくすることを課題とする。
【００１８】
【課題を解決するための手段】
本発明者は、トランジスタから出力される信号のバラツキは、同期をとるために用いられている共通の信号によってトランジスタをＯＮ、ＯＦＦとすることが原因のひとつになっていると考えた。そこで、トランジスタのＯＮ状態、又はＯＦＦ状態とするために出力する信号を異なる信号で行い、共通の信号を導通させることで、同期した信号をつくる方法を考案した。
【００１９】
従来は、トランジスタの制御電極（ゲート端子）に共通の信号を入力し、前記トランジスタの入力電極と出力電極との間の抵抗が変化することを利用して、共通の信号に同期した信号を作製していた。本発明では、共通の信号をトランジスタの入力端子又は出力端子のどちらか一方に入力する。
【００２０】
トランジスタをスイッチング素子にたとえて図示すると、図１、図２に示すようになる。図１は従来の方法で、共通の信号をトランジスタの制御電極（ゲート端子）に接続する。同期をとりたい信号をトランジスタの入力端子及び出力端子のどちらか一方に接続し、共通の信号のタイミングにあわせて、出力する。
【００２１】
図２は本発明の方法で、共通の信号をトランジスタの入力端子及び出力端子のどちらか一方に接続する。同期をとりたい信号をトランジスタの制御電極（ゲート端子）に接続し、前記同期をとりたい信号によってトランジスタがＯＮ状態になり、その状態で共通の信号を出力する。共通の信号によって、トランジスタがＯＮ状態になるのではなく、トランジスタがＯＮ状態で共通の信号が導通するので、共通の信号から見てトランジスタは抵抗体のように振る舞い、トランジスタのバラツキの影響を受けにくくなる。
【００２２】
特にＭＯＳトランジスタやＭＩＳトランジスタは、トランジスタがＯＮになるまでの時間がしきい値に左右されるので、従来の方法ではしきい値バラツキの影響を受けやすかった。
【００２３】
ＭＯＳトランジスタおよびＭＩＳトランジスタは、入出力端子に相当するソースおよびドレイン端子が存在し、ソース端子とドレイン端子との間の電流通路であるチャネル部分において、制御電極（ゲート端子）に印加した電圧による電界を及ぼすことにより、その電気伝導特性を制御する方式のトランジスタである。
【００２４】
共通の信号が配線の寄生容量や抵抗等を受けて波形が乱れている場合も、この方法を使えば、できる限り共通の信号に近い信号を得ることができる。また、共通の信号に同期した信号に次段の駆動能力が足りない場合、従来であれば複数のインバーターを使ってバッファー回路を構成していたが、共通の信号をアナログスイッチに通すので、バッファー回路が必要なくなるメリットもある。なお、共通の信号は一つの電気回路に複数存在してもよい。
【００２５】
【発明の実施の形態】
共通の信号をトランジスタの入出力端子に入力して、共通の信号に同期した信号を作製する回路を考える。
【００２６】
図８に、アナログスイッチ（ＡＳＷと表記する）を用いて、図３のＡＮＤと同じ働きをする回路例を示す。アナログスイッチは、制御端子と、制御端子に印加する電圧で導通、又は非導通が決まる入力端子および出力端子を備えている。制御端子には制御信号が入力される。入力端子および出力端子の一方には、共通の信号が入力される。
【００２７】
図９に、ＭＯＳトランジスタを用いてアナログスイッチを構成する回路例を示す。ここでは、ｎチャネルＭＯＳトランジスタ１１１とｐチャネルＭＯＳトランジスタ１１２を組み合わせて、能力的なバランスをとっている。もちろん、アナログスイッチはｎチャネルＭＯＳトランジスタのみ、ｐチャネルトランジスタのみでも機能する。また、ＶｉｎｂはＶｉｎと逆位相の信号であり、常に逆位相の論理レベルで出力される。
【００２８】
図８で示される回路に図５の信号を入力しても、ＡＮＤの場合と同じ結果が得られる。図９で示される回路例から、共通の信号はＭＯＳトランジスタの入出力電極に入力され、制御信号はＭＯＳトランジスタの制御電極（ゲート端子）に入力される。図５の入力信号から、まず、制御信号でトランジスタをＯＮ状態にしてから、共通の信号が入力される。
【００２９】
つまり、共通の信号によってトランジスタがＯＮされるのではなく、トランジスタがＯＮの状態で共通の信号が導通するので、共通の信号から見てトランジスタは抵抗体のように振る舞い、トランジスタのバラツキを受けにくくなる。その結果、ＡＮＤを用いる場合よりも出力信号にバラツキが少なくなる。
【００３０】
【実施例】
[実施例１]
最近、ガラス基板上に半導体薄膜を形成して薄膜トランジスタ（ＴＦＴ）を作成する技術が急速に発達してきている。薄膜トランジスタの中でも特に、多結晶シリコン薄膜トランジスタ（poly-Si ＴＦＴ）はアモルファス薄膜トランジスタと比べて、高速で動作することが可能である。そのため、多結晶シリコン薄膜トランジスタを用いた半導体表示装置は、アモルファス薄膜トランジスタを用いる場合と異なり、駆動回路を画素部と同じ基板上に直接形成することができる。
【００３１】
駆動回路を画素部と同じ基板上に直接形成したアクティブマトリクス型液晶表示装置において、点順次アナログ方式で駆動する駆動回路に、本発明を適用する例を示す。図１０は、その概略図の一例である。
【００３２】
図１０に示されるアクティブマトリクス型液晶表示装置の回路図は、ソース側駆動回路２０１と、ゲート側駆動回路２０２と、画素部２０３を有する。画素部２０３では、ソース側駆動回路２０１に接続されたソース信号線２０４と、ゲート側駆動回路２０２に接続されたゲート信号線２０５が交差している。ソース信号線２０４とゲート信号線２０５を備えた（囲まれた）領域に、画素の薄膜トランジスタ（画素ＴＦＴ）２０６と、対向電極と画素電極の間に液晶をはさんだ液晶セル２０７と、保持容量２０８とが設けられている。
【００３３】
ソース側駆動回路２０１からソース信号線２０４に出力されたアナログのビデオ信号（画像情報を有するアナログのビデオ信号）は、画素ＴＦＴ２０６により選択され、所定の画素の画素電極に書き込まれる。画素ＴＦＴ２０６は、ゲート側駆動回路２０２からゲート信号線２０５を介して入力される選択信号により動作する。
【００３４】
図１０に示されるアクティブマトリクス型液晶表示装置の回路図は、画素部２０３に、ｍ×ｎ個の画素を有するものとする。つまり、ソース信号線２０４はｍ本、ゲート信号線２０５はｎ本必要である。
【００３５】
ソース側駆動回路２０１には、ソース側スタートパルス、ソース側クロック信号、ビデオ信号が入力され、それらの関係を図１１に示す。スタートパルスはビデオ信号の始まるタイミングを示し、ビデオ信号はクロックの半周期の期間に１画素分の画像情報を伝える。ビデオ信号には、1列目の画素の情報からｍ列目の画素の情報までが順番に並んでいる。
【００３６】
個々の画素に、ビデオ信号の画像情報を伝えるために、ソース側駆動回路２０１は図１２のように構成されている。ＳＲ１、ＳＲ２、・・・、ＳＲ（ｍ−１）、ＳＲ（ｍ）はシフトレジスタで、ひとつ前のシフトレジスタの状態を、クロックの立ち上がり、立ち下りのタイミングで、伝えるものである。図１３にＳＲ１、ＳＲ２、・・・、ＳＲ（ｍ−１）、ＳＲ（ｍ）の出力を示す。
【００３７】
そのシフトレジスタの信号（サンプリング信号）をアナログスイッチＡＳＷ１、ＡＳＷ２、・・・、ＡＳＷ（ｍ−１）、ＡＳＷ（ｍ）が受けて、適切なタイミングでビデオ信号をソース信号線２０４に伝える。
【００３８】
ここでソース側クロック信号は、本明細書で用いられている“共通の信号、共通信号”である。シフトレジスタの出力信号（サンプリング信号）はできる限りバラツキを押さえたいところである。なぜなら、ビデオ信号をソース信号線２０４に伝えるタイミングがばらつくと、となりの画素に書き込むべき信号を書き込むなど、映像不良を起こす可能性があるからである。
【００３９】
図１４に従来のシフトレジスタの回路例、図１５に本発明を用いたシフトレジスタの回路例を示す。図１４、図１５は、シフトレジスタにＲＳ（セットリセット）フリップフロップを用いた例であり、ＳＥＴ、ＲＥＳＥＴ、同期をとるためのＣＬＫ（クロック）、ＣＬＫと逆位相のＣＬＫｂ、４つの入力端子を持つ。また、出力端子としてＯＵＴとＯＵＴｂを持ち、ＯＵＴｂはＯＵＴの反転信号を出力する。出力端子ＯＵＴは次段のシフトレジスタのＳＥＴ端子と、ビデオ信号とソース信号線２０４につながれているアナログスイッチの制御端子につながれており、ＯＵＴｂは次段のシフトレジスタのＲＥＳＥＴ端子につながれている。
【００４０】
図１４は、インバーター２１１、インバーター２１２、ＮＡＮＤ２１３、ＮＡＮＤ２１４でＲＳフリップフロップを構成している。図１５は、インバーター２２１、インバーター２２２、ＮＡＮＤ２２３、ＮＡＮＤ２２４でＲＳフリップフロップを構成している。インバーターの構成を図１６に、ＮＡＮＤの構成を図１７に示す。
【００４１】
図１６に示すインバーターはｐチャネルＴＦＴ２３１と、ｎチャネルＴＦＴ２３２からなり、入力信号を反転して出力する。図１７に示すＮＡＮＤはｐチャネルＴＦＴ２３３、ｐチャネルＴＦＴ２３４、ｎチャネルＴＦＴ２３５、ｎチャネルＴＦＴ２３６からなり、２つの入力端子にＨｉが入力された場合のみ、Ｌｏｗを出力する。
【００４２】
図１４、図１５のＲＳフリップフロップは、ＳＥＴ信号がＨｉになればその瞬間からＮＡＮＤ２１３（図１５では２２３）の出力の電位はＨｉになり、ＲＥＳＥＴ信号がＨｉになる瞬間までその状態を保つ。
【００４３】
従来のシフトレジスタの回路例を示す図１４では、ＲＳフリップフロップの情報をクロックに同期をとって出力するのはクロックドインバーター２１５、クロックドインバーター２１６である。クロックドインバーターの構成を図１８に示す。クロックドインバーターはｐチャネルＴＦＴ２３７、ｐチャネルＴＦＴ２３８、ｎチャネルＴＦＴ２３９、ｎチャネルＴＦＴ２４０からなり、ＣＫがＨｉ、その反転信号ＣＫｂがＬｏｗの時、インバーターとして動作するものである。
【００４４】
本発明を用いたシフトレジスタの回路例を示す図１５では、アナログスイッチ２２５、アナログスイッチ２２６を用いて、クロックに同期のとれた信号を出力している。この例では、従来のクロックドインバーターからアナログスイッチに変えることで、バラツキの少ない信号を出力できるようになった。
【００４５】
なお図１５では回路の構成をわかりやすくするため、必要最小限の構成で表現したが、実際には図１９のようにしてもよい。すなわち図１９に示す電気回路では、図１５に示すアナログスイッチに比べて、アナログスイッチ２４６を追加して設けて出力端子ＯＵＴ２を作り、次段のシフトレジスタのＳＥＴ端子に出力するＯＵＴと、ビデオ信号とソース信号線２０４につながれているアナログスイッチの制御端子に出力するＯＵＴ２とを分離している。さらに論理動作を確実にするためｎチャネルＴＦＴ２４９、ｎチャネルＴＦＴ２５０、ｐチャネルＴＦＴ２４８を設けている。
【００４６】
ここまでがソース側駆動回路２０１によってビデオ信号が分割され、それぞれのソース信号線２０４に書き込まれる過程である。その間、ゲート側駆動回路２０２はゲート信号線２０５のある1行を選択していて、その行の画素ＴＦＴ２０６はＯＮになっており、液晶セル２０７と保持容量２０８に、ソース信号線２０４の信号を書き込む。ゲート側駆動回路２０２はゲート信号線２０５を順番に選択すればよいので、ソース側駆動回路２０１と同様にシフトレジスタを用い、シフトレジスタの出力を増幅してゲート信号線２０５に出力すればよい。
【００４７】
以上のようにして、ゲート信号線２０５が一本ずつ選択される。すべて選択されると一枚の絵ができる。
【００４８】
[実施例２]
本発明は様々な半導体表示装置に用いることができる。特に、アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置（発光装置）、アクティブマトリクス型ＥＣ表示装置に用いることができる。即ち、それら半導体表示装置を表示媒体として組み込んだ電子機器すべてに本発明を適用できる。
【００４９】
そのような電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などがあげられる。それらの一例を図２０、図２１、図２２に示す。
【００５０】
図２０（Ａ）はパーソナルコンピュータであり、本体１００１、映像入力部１００２、表示装置１００３、キーボード１００４で構成される。本発明は表示装置１００３やその他の回路に適用することができる。
【００５１】
なお、本実施例において、その他の回路とは、記憶媒体として用いられるメモリや、デジタルデータを一時的に記憶しておくメモリ回路であるレジスタなどを指す。レジスタは、デジタル回路におけるメモ用紙のような役目の回路である。
【００５２】
図２０（Ｂ）はビデオカメラであり、本体１１０１、表示装置１１０２、音声入力部１１０３、操作スイッチ１１０４、バッテリー１１０５、受像部１１０６で構成される。本発明は表示装置１１０２やその他の回路に適用することができる。
【００５３】
図２０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体１２０１、カメラ部１２０２、受像部１２０３、操作スイッチ１２０４、表示装置１２０５で構成される。本発明は表示装置１２０５やその他の回路に適用できる。
【００５４】
図２０（Ｄ）はゴーグル型ディスプレイであり、本体１３０１、表示装置１３０２、アーム部１３０３で構成される。本発明は表示装置１３０２やその他の回路に適用することができる。
【００５５】
図２０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１４０１、表示装置１４０２、スピーカー部１４０３、記録媒体１４０４、操作スイッチ１４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置１４０２やその他の回路に適用することができる。
【００５６】
図２１（Ａ）はフロント型プロジェクターであり、光源光学系及び表示装置１６０１、スクリーン１６０２で構成される。本発明は表示装置１６０１やその他の回路に適用することができる。
【００５７】
図２１（Ｂ）はリア型プロジェクターであり、本体１７０１、光源光学系及び表示装置１７０２、ミラー１７０３、ミラー１７０４、スクリーン１７０５で構成される。本発明は表示装置１７０２やその他の回路に適用することができる。
【００５８】
なお、図２１（Ｃ）は、図２１（Ａ）及び図２１（Ｂ）中における光源光学系及び表示装置１６０１、１７０２の構造の一例を示した図である。光源光学系及び表置１６０１、１７０２は、光源光学系１８０１、ミラー１８０２、１８０４〜１８０６、ダイクロイックミラー１８０３、光学系１８０７、表示装置１８０８、位相差板１８０９、投射光学系１８１０で構成される。投射光学系１８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置１８０８を三つ使用しているため三板式と呼ばれている。また、図２１（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調整するためのフィルム、ＩＲフィルム等を設けてもよい。
【００５９】
また、図２１（Ｄ）は、図２１（Ｃ）中における光源光学系１８０１の構造の一例を示した図である。本実施例では、光源光学系１８０１は、リフレクター１８１１、光源１８１２、レンズアレイ１８１３、１８１４，偏光変換素子１８１５、集光レンズ１８１６で構成される。なお、図２１（Ｄ）に示した光源光学系は一例であって、この構成に限定されない。例えば、光源光学系に実施者が適宜、光源レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【００６０】
図２１（Ｃ）は三板式の例を示したが、図２２（Ａ）は単板式の一例を示した図である。図２２（Ａ）に示した光源光学系及び表示装置は、光源光学系１９０１、表示装置１９０２、投射光学系１９０３、位相差板１９０４で構成される。投射光学系１９０３は、投射レンズを備えた複数の光学レンズで構成される。図２２（Ａ）に示した光源光学系及び表示装置は図２１（Ａ）及び図２１（Ｂ）中における光源光学系及び表示装置１６０１、１７０２に適用できる。また、光源光学系１９０１は図２１（Ｄ）示した光源光学系を用いればよい。なお、表示装置１９０２にはカラーフィルター（図示しない）が設けられており、表示映像をカラー化している。
【００６１】
また、図２２（Ｂ）に示した光源光学系及び表示装置は、図２２（Ａ）の応用例であり、カラーフィルターを設ける代わりに、ＲＧＢの回転カラーフィルター円板１９０５を用いて表示映像をカラー化している。図２２（Ｂ）に示した光源光学系及び表示装置は図２１（Ａ）及び図２１（Ｂ）中における光源光学系及び表示装置１６０１、１７０２に適用できる。
【００６２】
また、図２２（Ｃ）に示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置１９１６にマイクロレンズアレイ１９１５を設け、ダイクロイックミラー（緑）１９１２、ダイクロイックミラー（赤）１９１３、ダイクロイックミラー（青）１９１４を用いて表示映像をカラー化している。投射光学系１９１７は、投射レンズを備えた複数の光学レンズで構成される。図２２（Ｃ）に示した光源光学系及び表示装置は図２１（Ａ）及び図２１（Ｂ）中における光源光学系及び表示装置１６０１、１７０２に適用できる。また、光源光学系１９１１としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。
【００６３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【００６４】
【発明の効果】
本発明は構成が簡単であり、同期をとって動作させようとしているあらゆる半導体回路に適用することができる。また、半導体素子のバラツキによる同期信号からのずれを少なくする効果が期待できる。
【００６５】
また、同期信号を半導体素子で構成したアナログスイッチに入力することにより、従来であれば複数のインバーターを使って構成していたバッファー回路が必要なくなるメリットがある。
【図面の簡単な説明】
【図１】 トランジスタをスイッチング素子にたとえて、従来の構成
【図２】 トランジスタをスイッチング素子にたとえて、本発明の構成
【図３】 ＡＮＤを用いた、従来の回路例
【図４】 ＡＮＤをＭＯＳトランジスタで構成した回路例
【図５】 理想的な入出力信号のタイミングチャート
【図６】 しきい値バラツキのあるＭＯＳトランジスタの静特性
【図７】 伝播遅延のある入出力信号のタイミングチャート
【図８】 図３と同じ機能をする回路を、アナログスイッチを用いて構成した例
【図９】 アナログスイッチをＭＯＳトランジスタで構成した回路例
【図１０】 駆動回路を画素部と同じ基板上に直接形成したアクティブマトリクス型液晶表示装置の例
【図１１】 ソース側駆動回路に入力される信号
【図１２】 ソース側駆動回路の例
【図１３】 ソース側駆動回路に入力される信号とシフトレジスタの出力の関係
【図１４】 従来のシフトレジスタの回路例
【図１５】 本発明を用いたシフトレジスタの回路例
【図１６】 インバーターの回路例
【図１７】 ＮＡＮＤの回路例
【図１８】 クロックドインバーターの回路例
【図１９】 本発明を用いたシフトレジスタの回路例２
【図２０】 最新電子機器の例
【図２１】 プロジェクター（三板式）
【図２２】 プロジェクター（単板式）
本発明は電気回路の構成に関する。より詳細には、同期をとる必要のある回路において、トランジスタの特性のバラツキにより生じる同期信号とのずれ（遅延）のバラツキを少なくする技術に関する。
【０００１】
【従来の技術】
クロックなどの共通の信号を用い、前記共通の信号にあわせてデータを取り込んだり、計算結果を準備したりすることによって、同期をとる電気回路が一般に使われている。
【０００２】
なお、電気回路において、該電気回路の構成が複雑になると、電気回路全体の動作を一定のリズムにのせて実行しないと、各部の処理時間の相違などにより、動作のタイミングにずれが生じてしまい、上手く動作しないことがある。そこで、電気回路全体の同期をとるために、電気回路に共通して基本パルスが供給される。本明細書では、該基本パルスのことを共通信号又は同期信号とよぶ。代表的な共通信号としては、クロック信号やクロックバック信号、又はトリガ信号等が挙げられる。なお、クロックバック信号は、クロック信号の逆相の信号である。
【０００３】
また、本明細書において、トリガ信号とは、状態変化の引き金となる信号のことをよぶ。より詳細には、マルチバイブレータなどの電気回路は、それ自身で発振を継続する能力はない。しかし、外部から入力パルスが入力されると、その入力パルスと異なる時間幅の出力パルスが出力される。このような入力パルスは、出力パルスを発振させる引き金役であることから、トリガ信号とよばれている。
【０００４】
前記電気回路において、従来は、トランジスタの制御電極（ゲート端子）に共通の信号を入力し、前記トランジスタの入力端子と出力端子の間の抵抗が変化することを利用して、共通の信号に同期した信号を作製していた。
【０００５】
なお、本明細書において、トランジスタの入力端子と出力端子は、トランジスタのソース領域とドレイン領域と同義で用いる。すなわち、トランジスタのソース領域とドレイン領域は、一方は入力端子であり、もう一方は出力端子である。
【０００６】
ところがトランジスタの特性にはバラツキがあり、このバラツキを受けて、共通の信号に同期しているはずの信号もバラツキが生じていた。
【０００７】
前記電気回路を構成する方法の一つとして、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを組み合わせて論理回路を構成する、ＣＭＯＳを用いる方法が知られている。
【０００８】
前記ＣＭＯＳで使われるＭＯＳトランジスタは、制御電極（ゲート端子）の電圧がしきい値電圧以下の場合はほとんど電流が流れず、しきい値電圧を超えたところから電流が増加し始める。それゆえに、特に前記しきい値電圧のバラツキは、共通の信号に同期しているはずの信号にバラツキをもたせてしまうことで問題となっていた。
【０００９】
従来の電気回路の構成の具体的な例として、図３にＡＮＤを用いた回路を示す。ＡＮＤは２つの入力端子を持ち、該２つの入力端子にＨｉの入力（高いほうの電源電圧と同じ電圧が入力されたとき）があるとき、Ｈｉの出力をする。ＡＮＤの２つの入力端子は、一方には共通の信号が入力され、もう一方には制御信号が入力される。
【００１０】
なお、本明細書において、制御信号とは、ビデオ信号やスタートパルスなどを示す。
【００１１】
図４は、図３のＡＮＤを、ＣＭＯＳで構成した場合の回路例である。１０１、１０２、１０３はｐチャネルＭＯＳトランジスタで、１０４、１０５、１０６はｎチャネルＭＯＳトランジスタである。ここで、Ｖｄｄ、Ｖｓｓは電源供給線であり、Ｖｄｄ＞Ｖｓｓである。
【００１２】
図３に示される電気回路に、図５で示される共通の信号、制御信号１、制御信号２を入力する。理想的には図５で示すように、共通の信号と制御信号１が同時にＨｉになっている時間だけ出力１が、共通の信号と制御信号２が同時にＨｉになっている時間だけ出力２及び出力３が出力されることが望ましい。このようにして共通の信号と同期のとれた信号が作成できる。
【００１３】
実際には、ＡＮＤを通過することによって、共通の信号や制御信号などの信号は遅延する。すべてのトランジスタがまったく同じ特性であれば、すべてのＡＮＤで同じだけの遅延がおこるが、すべてのトランジスタが同じ特性ということはないので、遅延もバラツキが生じる（図７）。また、ここでは示していないが、出力信号の立ち上がり時間、立ち下り時間など、波形にもバラツキが生じてしまう。
【００１４】
図６にＭＯＳトランジスタのしきい値電圧にバラツキが生じた例を示す。ここで、横軸Ｖｇはゲート端子に印加した電圧で、縦軸ｌｏｇ（Ｉｄ）はトランジスタのソース領域とドレイン領域との間に流れる電流をｌｏｇ表示したものである。トランジスタのソース領域とドレイン領域との間にある一定の電圧を印加しておき、ソース領域とドレイン領域との間に流れる電流を測定しながらゲート端子に印加する電圧を変化させていくと、ある電圧（しきい値電圧）から電流が流れはじめる。
【００１５】
しきい値電圧のバラツキによるトランジスタの特性がばらつくことによって、図７のように伝播遅延のバラツキ、波形のバラツキをまねき、クロックに同期しているはずの信号にもバラツキが生じてしまう。
【００１６】
【発明が解決しようとする課題】
電気回路が有する複数のトランジスタの特性は、それぞれ異なっており、そのために、複数のトランジスタのしきい値電圧には、ばらつきが存在する。本発明は、トランジスタのしきい値電圧のばらつきに起因する問題を解決することを課題とする。
【００１７】
また、共通の信号に同期した複数の信号が必要な場合に、前記複数の信号のばらつきを少なくすることを課題とする。
【００１８】
【課題を解決するための手段】
本発明者は、トランジスタから出力される信号のバラツキは、同期をとるために用いられている共通の信号によってトランジスタをＯＮ、ＯＦＦとすることが原因のひとつになっていると考えた。そこで、トランジスタのＯＮ状態、又はＯＦＦ状態とするために出力する信号を異なる信号で行い、共通の信号を導通させることで、同期した信号をつくる方法を考案した。
【００１９】
従来は、トランジスタの制御電極（ゲート端子）に共通の信号を入力し、前記トランジスタの入力電極と出力電極との間の抵抗が変化することを利用して、共通の信号に同期した信号を作製していた。本発明では、共通の信号をトランジスタの入力端子又は出力端子のどちらか一方に入力する。
【００２０】
トランジスタをスイッチング素子にたとえて図示すると、図１、図２に示すようになる。図１は従来の方法で、共通の信号をトランジスタの制御電極（ゲート端子）に接続する。同期をとりたい信号をトランジスタの入力端子及び出力端子のどちらか一方に接続し、共通の信号のタイミングにあわせて、出力する。
【００２１】
図２は本発明の方法で、共通の信号をトランジスタの入力端子及び出力端子のどちらか一方に接続する。同期をとりたい信号をトランジスタの制御電極（ゲート端子）に接続し、前記同期をとりたい信号によってトランジスタがＯＮ状態になり、その状態で共通の信号を出力する。共通の信号によって、トランジスタがＯＮ状態になるのではなく、トランジスタがＯＮ状態で共通の信号が導通するので、共通の信号から見てトランジスタは抵抗体のように振る舞い、トランジスタのバラツキの影響を受けにくくなる。
【００２２】
特にＭＯＳトランジスタやＭＩＳトランジスタは、トランジスタがＯＮになるまでの時間がしきい値に左右されるので、従来の方法ではしきい値バラツキの影響を受けやすかった。
【００２３】
ＭＯＳトランジスタおよびＭＩＳトランジスタは、入出力端子に相当するソースおよびドレイン端子が存在し、ソース端子とドレイン端子との間の電流通路であるチャネル部分において、制御電極（ゲート端子）に印加した電圧による電界を及ぼすことにより、その電気伝導特性を制御する方式のトランジスタである。
【００２４】
共通の信号が配線の寄生容量や抵抗等を受けて波形が乱れている場合も、この方法を使えば、できる限り共通の信号に近い信号を得ることができる。また、共通の信号に同期した信号に次段の駆動能力が足りない場合、従来であれば複数のインバーターを使ってバッファー回路を構成していたが、共通の信号をアナログスイッチに通すので、バッファー回路が必要なくなるメリットもある。なお、共通の信号は一つの電気回路に複数存在してもよい。
【００２５】
【発明の実施の形態】
共通の信号をトランジスタの入出力端子に入力して、共通の信号に同期した信号を作製する回路を考える。
【００２６】
図８に、アナログスイッチ（ＡＳＷと表記する）を用いて、図３のＡＮＤと同じ働きをする回路例を示す。アナログスイッチは、制御端子と、制御端子に印加する電圧で導通、又は非導通が決まる入力端子および出力端子を備えている。制御端子には制御信号が入力される。入力端子および出力端子の一方には、共通の信号が入力される。
【００２７】
図９に、ＭＯＳトランジスタを用いてアナログスイッチを構成する回路例を示す。ここでは、ｎチャネルＭＯＳトランジスタ１１１とｐチャネルＭＯＳトランジスタ１１２を組み合わせて、能力的なバランスをとっている。もちろん、アナログスイッチはｎチャネルＭＯＳトランジスタのみ、ｐチャネルトランジスタのみでも機能する。また、ＶｉｎｂはＶｉｎと逆位相の信号であり、常に逆位相の論理レベルで出力される。
【００２８】
図８で示される回路に図５の信号を入力しても、ＡＮＤの場合と同じ結果が得られる。図９で示される回路例から、共通の信号はＭＯＳトランジスタの入出力電極に入力され、制御信号はＭＯＳトランジスタの制御電極（ゲート端子）に入力される。図５の入力信号から、まず、制御信号でトランジスタをＯＮ状態にしてから、共通の信号が入力される。
【００２９】
つまり、共通の信号によってトランジスタがＯＮされるのではなく、トランジスタがＯＮの状態で共通の信号が導通するので、共通の信号から見てトランジスタは抵抗体のように振る舞い、トランジスタのバラツキを受けにくくなる。その結果、ＡＮＤを用いる場合よりも出力信号にバラツキが少なくなる。
【００３０】
【実施例】
[実施例１]
最近、ガラス基板上に半導体薄膜を形成して薄膜トランジスタ（ＴＦＴ）を作成する技術が急速に発達してきている。薄膜トランジスタの中でも特に、多結晶シリコン薄膜トランジスタ（poly-Si ＴＦＴ）はアモルファス薄膜トランジスタと比べて、高速で動作することが可能である。そのため、多結晶シリコン薄膜トランジスタを用いた半導体表示装置は、アモルファス薄膜トランジスタを用いる場合と異なり、駆動回路を画素部と同じ基板上に直接形成することができる。
【００３１】
駆動回路を画素部と同じ基板上に直接形成したアクティブマトリクス型液晶表示装置において、点順次アナログ方式で駆動する駆動回路に、本発明を適用する例を示す。図１０は、その概略図の一例である。
【００３２】
図１０に示されるアクティブマトリクス型液晶表示装置の回路図は、ソース側駆動回路２０１と、ゲート側駆動回路２０２と、画素部２０３を有する。画素部２０３では、ソース側駆動回路２０１に接続されたソース信号線２０４と、ゲート側駆動回路２０２に接続されたゲート信号線２０５が交差している。ソース信号線２０４とゲート信号線２０５を備えた（囲まれた）領域に、画素の薄膜トランジスタ（画素ＴＦＴ）２０６と、対向電極と画素電極の間に液晶をはさんだ液晶セル２０７と、保持容量２０８とが設けられている。
【００３３】
ソース側駆動回路２０１からソース信号線２０４に出力されたアナログのビデオ信号（画像情報を有するアナログのビデオ信号）は、画素ＴＦＴ２０６により選択され、所定の画素の画素電極に書き込まれる。画素ＴＦＴ２０６は、ゲート側駆動回路２０２からゲート信号線２０５を介して入力される選択信号により動作する。
【００３４】
図１０に示されるアクティブマトリクス型液晶表示装置の回路図は、画素部２０３に、ｍ×ｎ個の画素を有するものとする。つまり、ソース信号線２０４はｍ本、ゲート信号線２０５はｎ本必要である。
【００３５】
ソース側駆動回路２０１には、ソース側スタートパルス、ソース側クロック信号、ビデオ信号が入力され、それらの関係を図１１に示す。スタートパルスはビデオ信号の始まるタイミングを示し、ビデオ信号はクロックの半周期の期間に１画素分の画像情報を伝える。ビデオ信号には、1列目の画素の情報からｍ列目の画素の情報までが順番に並んでいる。
【００３６】
個々の画素に、ビデオ信号の画像情報を伝えるために、ソース側駆動回路２０１は図１２のように構成されている。ＳＲ１、ＳＲ２、・・・、ＳＲ（ｍ−１）、ＳＲ（ｍ）はシフトレジスタで、ひとつ前のシフトレジスタの状態を、クロックの立ち上がり、立ち下りのタイミングで、伝えるものである。図１３にＳＲ１、ＳＲ２、・・・、ＳＲ（ｍ−１）、ＳＲ（ｍ）の出力を示す。
【００３７】
そのシフトレジスタの信号（サンプリング信号）をアナログスイッチＡＳＷ１、ＡＳＷ２、・・・、ＡＳＷ（ｍ−１）、ＡＳＷ（ｍ）が受けて、適切なタイミングでビデオ信号をソース信号線２０４に伝える。
【００３８】
ここでソース側クロック信号は、本明細書で用いられている“共通の信号、共通信号”である。シフトレジスタの出力信号（サンプリング信号）はできる限りバラツキを押さえたいところである。なぜなら、ビデオ信号をソース信号線２０４に伝えるタイミングがばらつくと、となりの画素に書き込むべき信号を書き込むなど、映像不良を起こす可能性があるからである。
【００３９】
図１４に従来のシフトレジスタの回路例、図１５に本発明を用いたシフトレジスタの回路例を示す。図１４、図１５は、シフトレジスタにＲＳ（セットリセット）フリップフロップを用いた例であり、ＳＥＴ、ＲＥＳＥＴ、同期をとるためのＣＬＫ（クロック）、ＣＬＫと逆位相のＣＬＫｂ、４つの入力端子を持つ。また、出力端子としてＯＵＴとＯＵＴｂを持ち、ＯＵＴｂはＯＵＴの反転信号を出力する。出力端子ＯＵＴは次段のシフトレジスタのＳＥＴ端子と、ビデオ信号とソース信号線２０４につながれているアナログスイッチの制御端子につながれており、ＯＵＴｂは次段のシフトレジスタのＲＥＳＥＴ端子につながれている。
【００４０】
図１４は、インバーター２１１、インバーター２１２、ＮＡＮＤ２１３、ＮＡＮＤ２１４でＲＳフリップフロップを構成している。図１５は、インバーター２２１、インバーター２２２、ＮＡＮＤ２２３、ＮＡＮＤ２２４でＲＳフリップフロップを構成している。インバーターの構成を図１６に、ＮＡＮＤの構成を図１７に示す。
【００４１】
図１６に示すインバーターはｐチャネルＴＦＴ２３１と、ｎチャネルＴＦＴ２３２からなり、入力信号を反転して出力する。図１７に示すＮＡＮＤはｐチャネルＴＦＴ２３３、ｐチャネルＴＦＴ２３４、ｎチャネルＴＦＴ２３５、ｎチャネルＴＦＴ２３６からなり、２つの入力端子にＨｉが入力された場合のみ、Ｌｏｗを出力する。
【００４２】
図１４、図１５のＲＳフリップフロップは、ＳＥＴ信号がＨｉになればその瞬間からＮＡＮＤ２１３（図１５では２２３）の出力の電位はＨｉになり、ＲＥＳＥＴ信号がＨｉになる瞬間までその状態を保つ。
【００４３】
従来のシフトレジスタの回路例を示す図１４では、ＲＳフリップフロップの情報をクロックに同期をとって出力するのはクロックドインバーター２１５、クロックドインバーター２１６である。クロックドインバーターの構成を図１８に示す。クロックドインバーターはｐチャネルＴＦＴ２３７、ｐチャネルＴＦＴ２３８、ｎチャネルＴＦＴ２３９、ｎチャネルＴＦＴ２４０からなり、ＣＫがＨｉ、その反転信号ＣＫｂがＬｏｗの時、インバーターとして動作するものである。
【００４４】
本発明を用いたシフトレジスタの回路例を示す図１５では、アナログスイッチ２２５、アナログスイッチ２２６を用いて、クロックに同期のとれた信号を出力している。この例では、従来のクロックドインバーターからアナログスイッチに変えることで、バラツキの少ない信号を出力できるようになった。
【００４５】
なお図１５では回路の構成をわかりやすくするため、必要最小限の構成で表現したが、実際には図１９のようにしてもよい。すなわち図１９に示す電気回路では、図１５に示すアナログスイッチに比べて、アナログスイッチ２４６を追加して設けて出力端子ＯＵＴ２を作り、次段のシフトレジスタのＳＥＴ端子に出力するＯＵＴと、ビデオ信号とソース信号線２０４につながれているアナログスイッチの制御端子に出力するＯＵＴ２とを分離している。さらに論理動作を確実にするためｎチャネルＴＦＴ２４９、ｎチャネルＴＦＴ２５０、ｐチャネルＴＦＴ２４８を設けている。
【００４６】
ここまでがソース側駆動回路２０１によってビデオ信号が分割され、それぞれのソース信号線２０４に書き込まれる過程である。その間、ゲート側駆動回路２０２はゲート信号線２０５のある1行を選択していて、その行の画素ＴＦＴ２０６はＯＮになっており、液晶セル２０７と保持容量２０８に、ソース信号線２０４の信号を書き込む。ゲート側駆動回路２０２はゲート信号線２０５を順番に選択すればよいので、ソース側駆動回路２０１と同様にシフトレジスタを用い、シフトレジスタの出力を増幅してゲート信号線２０５に出力すればよい。
【００４７】
以上のようにして、ゲート信号線２０５が一本ずつ選択される。すべて選択されると一枚の絵ができる。
【００４８】
[実施例２]
本発明は様々な半導体表示装置に用いることができる。特に、アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置（発光装置）、アクティブマトリクス型ＥＣ表示装置に用いることができる。即ち、それら半導体表示装置を表示媒体として組み込んだ電子機器すべてに本発明を適用できる。
【００４９】
そのような電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などがあげられる。それらの一例を図２０、図２１、図２２に示す。
【００５０】
図２０（Ａ）はパーソナルコンピュータであり、本体１００１、映像入力部１００２、表示装置１００３、キーボード１００４で構成される。本発明は表示装置１００３やその他の回路に適用することができる。
【００５１】
なお、本実施例において、その他の回路とは、記憶媒体として用いられるメモリや、デジタルデータを一時的に記憶しておくメモリ回路であるレジスタなどを指す。レジスタは、デジタル回路におけるメモ用紙のような役目の回路である。
【００５２】
図２０（Ｂ）はビデオカメラであり、本体１１０１、表示装置１１０２、音声入力部１１０３、操作スイッチ１１０４、バッテリー１１０５、受像部１１０６で構成される。本発明は表示装置１１０２やその他の回路に適用することができる。
【００５３】
図２０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体１２０１、カメラ部１２０２、受像部１２０３、操作スイッチ１２０４、表示装置１２０５で構成される。本発明は表示装置１２０５やその他の回路に適用できる。
【００５４】
図２０（Ｄ）はゴーグル型ディスプレイであり、本体１３０１、表示装置１３０２、アーム部１３０３で構成される。本発明は表示装置１３０２やその他の回路に適用することができる。
【００５５】
図２０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１４０１、表示装置１４０２、スピーカー部１４０３、記録媒体１４０４、操作スイッチ１４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置１４０２やその他の回路に適用することができる。
【００５６】
図２１（Ａ）はフロント型プロジェクターであり、光源光学系及び表示装置１６０１、スクリーン１６０２で構成される。本発明は表示装置１６０１やその他の回路に適用することができる。
【００５７】
図２１（Ｂ）はリア型プロジェクターであり、本体１７０１、光源光学系及び表示装置１７０２、ミラー１７０３、ミラー１７０４、スクリーン１７０５で構成される。本発明は表示装置１７０２やその他の回路に適用することができる。
【００５８】
なお、図２１（Ｃ）は、図２１（Ａ）及び図２１（Ｂ）中における光源光学系及び表示装置１６０１、１７０２の構造の一例を示した図である。光源光学系及び表置１６０１、１７０２は、光源光学系１８０１、ミラー１８０２、１８０４〜１８０６、ダイクロイックミラー１８０３、光学系１８０７、表示装置１８０８、位相差板１８０９、投射光学系１８１０で構成される。投射光学系１８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置１８０８を三つ使用しているため三板式と呼ばれている。また、図２１（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調整するためのフィルム、ＩＲフィルム等を設けてもよい。
【００５９】
また、図２１（Ｄ）は、図２１（Ｃ）中における光源光学系１８０１の構造の一例を示した図である。本実施例では、光源光学系１８０１は、リフレクター１８１１、光源１８１２、レンズアレイ１８１３、１８１４，偏光変換素子１８１５、集光レンズ１８１６で構成される。なお、図２１（Ｄ）に示した光源光学系は一例であって、この構成に限定されない。例えば、光源光学系に実施者が適宜、光源レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【００６０】
図２１（Ｃ）は三板式の例を示したが、図２２（Ａ）は単板式の一例を示した図である。図２２（Ａ）に示した光源光学系及び表示装置は、光源光学系１９０１、表示装置１９０２、投射光学系１９０３、位相差板１９０４で構成される。投射光学系１９０３は、投射レンズを備えた複数の光学レンズで構成される。図２２（Ａ）に示した光源光学系及び表示装置は図２１（Ａ）及び図２１（Ｂ）中における光源光学系及び表示装置１６０１、１７０２に適用できる。また、光源光学系１９０１は図２１（Ｄ）示した光源光学系を用いればよい。なお、表示装置１９０２にはカラーフィルター（図示しない）が設けられており、表示映像をカラー化している。
【００６１】
また、図２２（Ｂ）に示した光源光学系及び表示装置は、図２２（Ａ）の応用例であり、カラーフィルターを設ける代わりに、ＲＧＢの回転カラーフィルター円板１９０５を用いて表示映像をカラー化している。図２２（Ｂ）に示した光源光学系及び表示装置は図２１（Ａ）及び図２１（Ｂ）中における光源光学系及び表示装置１６０１、１７０２に適用できる。
【００６２】
また、図２２（Ｃ）に示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置１９１６にマイクロレンズアレイ１９１５を設け、ダイクロイックミラー（緑）１９１２、ダイクロイックミラー（赤）１９１３、ダイクロイックミラー（青）１９１４を用いて表示映像をカラー化している。投射光学系１９１７は、投射レンズを備えた複数の光学レンズで構成される。図２２（Ｃ）に示した光源光学系及び表示装置は図２１（Ａ）及び図２１（Ｂ）中における光源光学系及び表示装置１６０１、１７０２に適用できる。また、光源光学系１９１１としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。
【００６３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【００６４】
【発明の効果】
本発明は構成が簡単であり、同期をとって動作させようとしているあらゆる半導体回路に適用することができる。また、半導体素子のバラツキによる同期信号からのずれを少なくする効果が期待できる。
【００６５】
また、同期信号を半導体素子で構成したアナログスイッチに入力することにより、従来であれば複数のインバーターを使って構成していたバッファー回路が必要なくなるメリットがある。
【図面の簡単な説明】
【図１】 トランジスタをスイッチング素子にたとえて、従来の構成
【図２】 トランジスタをスイッチング素子にたとえて、本発明の構成
【図３】 ＡＮＤを用いた、従来の回路例
【図４】 ＡＮＤをＭＯＳトランジスタで構成した回路例
【図５】 理想的な入出力信号のタイミングチャート
【図６】 しきい値バラツキのあるＭＯＳトランジスタの静特性
【図７】 伝播遅延のある入出力信号のタイミングチャート
【図８】 図３と同じ機能をする回路を、アナログスイッチを用いて構成した例
【図９】 アナログスイッチをＭＯＳトランジスタで構成した回路例
【図１０】 駆動回路を画素部と同じ基板上に直接形成したアクティブマトリクス型液晶表示装置の例
【図１１】 ソース側駆動回路に入力される信号
【図１２】 ソース側駆動回路の例
【図１３】 ソース側駆動回路に入力される信号とシフトレジスタの出力の関係
【図１４】 従来のシフトレジスタの回路例
【図１５】 本発明を用いたシフトレジスタの回路例
【図１６】 インバーターの回路例
【図１７】 ＮＡＮＤの回路例
【図１８】 クロックドインバーターの回路例
【図１９】 本発明を用いたシフトレジスタの回路例２
【図２０】 最新電子機器の例
【図２１】 プロジェクター（三板式）
【図２２】 プロジェクター（単板式）
Claims (12)
- 液晶素子を含む画素と、
フリップフロップと、
第１のアナログスイッチと、
第２のアナログスイッチと、を有し、
前記第１のアナログスイッチは、第１の制御端子と、第１の入力端子と、第１の出力端子と、を有し、
前記第２のアナログスイッチは、第２の制御端子と、第２の入力端子と、第２の出力端子と、を有し、
前記第１の制御端子は、前記フリップフロップの出力端子に電気的に接続され、
前記第２の制御端子は、前記フリップフロップの出力端子に電気的に接続され、
前記第１の入力端子に第１の信号線が電気的に接続され、
前記第２の入力端子に第２の信号線が電気的に接続され、
前記第１の制御端子に入力される信号に応じて前記第１のアナログスイッチが導通し、
前記第２の制御端子に入力される信号に応じて前記第２のアナログスイッチが導通し、
前記第１及び第２のアナログスイッチは、それぞれ複数のトランジスタを有することを特徴とする液晶表示装置。 - 液晶素子を含む画素と、
フリップフロップと、
第１のアナログスイッチと、
第２のアナログスイッチと、を有し、
前記第１のアナログスイッチは、第１の制御端子と、第１の入力端子と、第１の出力端子と、を有し、
前記第２のアナログスイッチは、第２の制御端子と、第２の入力端子と、第２の出力端子と、を有し、
前記第１の制御端子は、前記フリップフロップの出力端子に電気的に接続され、
前記第２の制御端子は、前記フリップフロップの出力端子に電気的に接続され、
前記第１の入力端子に第１の信号線が電気的に接続され、
前記第２の入力端子に第２の信号線が電気的に接続され、
前記第１の制御端子に入力される信号に応じて前記第１のアナログスイッチが導通し、
前記第２の制御端子に入力される信号に応じて前記第２のアナログスイッチが導通し、
前記第１のアナログスイッチを構成する複数のトランジスタは、同じ導電型を有し、
前記第２のアナログスイッチを構成する複数のトランジスタは、同じ導電型を有することを特徴とする液晶表示装置。 - 請求項２において、
前記第１のアナログスイッチを構成する複数のトランジスタ及び前記第２のアナログスイッチを構成する複数のトランジスタは、同じ導電型を有することを特徴とする液晶表示装置。 - 請求項１乃至３のいずれか一において、
前記フリップフロップは、ビデオ信号に応じて、前記第１の制御端子に入力される信号及び前記第２の制御端子に入力される信号を生成することを特徴とする液晶表示装置。 - 液晶素子を含む画素と、
フリップフロップと、
第１のアナログスイッチと、
第２のアナログスイッチと、
第３のアナログスイッチと、を有し、
前記第１のアナログスイッチは、第１の制御端子と、第１の入力端子と、第１の出力端子と、を有し、
前記第２のアナログスイッチは、第２の制御端子と、第２の入力端子と、第２の出力端子と、を有し、
前記第３のアナログスイッチは、第３の制御端子と、第３の入力端子と、第３の出力端子と、を有し、
前記第１の制御端子は、前記フリップフロップの出力端子に電気的に接続され、
前記第２の制御端子は、前記フリップフロップの出力端子に電気的に接続され、
前記第３の制御端子は、前記フリップフロップの出力端子に電気的に接続され、
前記第１の入力端子及び前記第３の入力端子に第１の信号線が電気的に接続され、
前記第２の入力端子に第２の信号線が電気的に接続され、
前記第１の制御端子に入力される信号に応じて前記第１のアナログスイッチが導通し、
前記第２の制御端子に入力される信号に応じて前記第２のアナログスイッチが導通し、
前記第３の制御端子に入力される信号に応じて前記第３のアナログスイッチが導通し、
前記第１乃至第３のアナログスイッチは、それぞれ複数のトランジスタを有することを特徴とする液晶表示装置。 - 請求項５において、
前記フリップフロップは、ビデオ信号に応じて、前記第１の制御端子に入力される信号、前記第２の制御端子に入力される信号、及び前記第３の制御端子に入力される信号を生成することを特徴とする液晶表示装置。 - 液晶素子を含む画素と、
フリップフロップと、
第１のアナログスイッチと、
第２のアナログスイッチと、
第３のアナログスイッチと、
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、を有し、
前記第１のアナログスイッチは、第１の制御端子と、第２の制御端子と、第１の入力端子と、第１の出力端子と、を有し、
前記第２のアナログスイッチは、第３の制御端子と、第４の制御端子と、第２の入力端子と、第２の出力端子と、を有し、
前記第３のアナログスイッチは、第５の制御端子と、第６の制御端子と、第３の入力端子と、第３の出力端子と、を有し、
前記第１の制御端子は、前記フリップフロップの第１の出力端子に電気的に接続され、
前記第２の制御端子は、前記フリップフロップの第２の出力端子に電気的に接続され、
前記第３の制御端子は、前記フリップフロップの第１の出力端子に電気的に接続され、
前記第４の制御端子は、前記フリップフロップの第２の出力端子に電気的に接続され、
前記第５の制御端子は、前記フリップフロップの第１の出力端子に電気的に接続され、
前記第６の制御端子は、前記フリップフロップの第２の出力端子に電気的に接続され、
前記第１の入力端子及び前記第３の入力端子に第１の信号線が電気的に接続され、
前記第２の入力端子に第２の信号線が電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、前記第１のアナログスイッチの第１の出力端子に電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、第１の電源線に電気的に接続され、
前記第１のトランジスタのゲートは、前記フリップフロップの第２の出力端子に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第１の電源線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、前記第３のアナログスイッチの第３の出力端子に電気的に接続され、
前記第２のトランジスタのゲートは、前記第３のアナログスイッチの制御端子に電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第２のアナログスイッチの第２の出力端子に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第２の電源線に電気的に接続され、
前記第３のトランジスタのゲートは、前記フリップフロップの第１の出力端子に電気的に接続され、
前記第１の制御端子に入力される信号に応じて前記第１のアナログスイッチが導通し、
前記第２の制御端子に入力される信号に応じて前記第２のアナログスイッチが導通し、
前記第３の制御端子に入力される信号に応じて前記第３のアナログスイッチが導通し、
前記第１乃至第３のアナログスイッチは、それぞれ複数のトランジスタを有することを特徴とする液晶表示装置。 - 請求項７において、
前記フリップフロップは、ビデオ信号に応じて、前記第１の制御端子に入力される信号、前記第２の制御端子に入力される信号、前記第３の制御端子に入力される信号、前記第４の制御端子に入力される信号、及び前記第５の制御端子に入力される信号を生成することを特徴とする液晶表示装置。 - 液晶素子を含む画素と、
第１のアナログスイッチ及び第２のアナログスイッチを有するシフトレジスタと、
第３のアナログスイッチと、を有し、
前記第１のアナログスイッチは、第１の制御端子と、第１の入力端子と、第１の出力端子と、を有し、
前記第２のアナログスイッチは、第２の制御端子と、第２の入力端子と、第２の出力端子と、を有し、
前記第３のアナログスイッチは、第３の制御端子と、第３の入力端子と、第３の出力端子と、を有し、
前記第３のアナログスイッチは、前記画素と電気的に接続され、
前記第３の制御端子は、前記シフトレジスタと電気的に接続され、
前記第１の入力端子に第１の信号線が電気的に接続され、
前記第２の入力端子に第２の信号線が電気的に接続され、
前記第１の制御端子に入力される信号に応じて前記第１のアナログスイッチが導通し、
前記第２の制御端子に入力される信号に応じて前記第２のアナログスイッチが導通し、
前記第３の制御端子に入力される信号に応じて前記第３のアナログスイッチが導通し、
前記第１乃至第３のアナログスイッチは、それぞれ複数のトランジスタを有することを特徴とする液晶表示装置。 - 請求項１乃至９のいずれか一において、
前記第１の信号線に供給される信号と、前記第２の信号線に供給される信号は、反対の論理レベルであることを特徴とする液晶表示装置。 - 請求項１乃至１０のいずれか一において、
前記アナログスイッチは、ＭＯＳトランジスタ又はＭＩＳトランジスタを有することを特徴とする液晶表示装置。 - 請求項１乃至１１のいずれか一において、
前記第１の信号線には、クロック信号が供給され、
前記第２の信号線には、クロックバック信号が供給されることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224439A JP4519372B2 (ja) | 2000-07-31 | 2001-07-25 | 液晶表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-232450 | 2000-07-31 | ||
| JP2000232450 | 2000-07-31 | ||
| JP2001224439A JP4519372B2 (ja) | 2000-07-31 | 2001-07-25 | 液晶表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002176345A JP2002176345A (ja) | 2002-06-21 |
| JP2002176345A5 JP2002176345A5 (ja) | 2007-08-16 |
| JP4519372B2 true JP4519372B2 (ja) | 2010-08-04 |
Family
ID=18725134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001224439A Expired - Lifetime JP4519372B2 (ja) | 2000-07-31 | 2001-07-25 | 液晶表示装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (5) | US7164414B2 (ja) |
| EP (1) | EP1178607B1 (ja) |
| JP (1) | JP4519372B2 (ja) |
| KR (2) | KR100823046B1 (ja) |
| CN (2) | CN101847984B (ja) |
| DE (1) | DE60142209D1 (ja) |
| TW (1) | TWI237802B (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI237802B (en) * | 2000-07-31 | 2005-08-11 | Semiconductor Energy Lab | Driving method of an electric circuit |
| KR100572428B1 (ko) | 2001-09-07 | 2006-04-18 | 마츠시타 덴끼 산교 가부시키가이샤 | Ｅｌ 표시 패널, 그 구동 방법 및 ｅｌ 표시 장치 |
| US11302253B2 (en) | 2001-09-07 | 2022-04-12 | Joled Inc. | El display apparatus |
| TWI263191B (en) * | 2003-11-18 | 2006-10-01 | Ind Tech Res Inst | Shift-register circuit |
| US8576217B2 (en) | 2011-05-20 | 2013-11-05 | Ignis Innovation Inc. | System and methods for extraction of threshold and mobility parameters in AMOLED displays |
| US9799246B2 (en) | 2011-05-20 | 2017-10-24 | Ignis Innovation Inc. | System and methods for extraction of threshold and mobility parameters in AMOLED displays |
| US10013907B2 (en) | 2004-12-15 | 2018-07-03 | Ignis Innovation Inc. | Method and system for programming, calibrating and/or compensating, and driving an LED display |
| EP1717783B1 (en) * | 2005-04-28 | 2015-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit, driving method of the data latch circuit, and display device |
| TW200707376A (en) | 2005-06-08 | 2007-02-16 | Ignis Innovation Inc | Method and system for driving a light emitting device display |
| EP1826741A3 (en) * | 2006-02-23 | 2012-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device having the same |
| TW200746022A (en) | 2006-04-19 | 2007-12-16 | Ignis Innovation Inc | Stable driving scheme for active matrix displays |
| JP5374879B2 (ja) * | 2008-01-28 | 2013-12-25 | セイコーエプソン株式会社 | 出力回路及び電子機器 |
| US9311859B2 (en) | 2009-11-30 | 2016-04-12 | Ignis Innovation Inc. | Resetting cycle for aging compensation in AMOLED displays |
| US9384698B2 (en) | 2009-11-30 | 2016-07-05 | Ignis Innovation Inc. | System and methods for aging compensation in AMOLED displays |
| US10319307B2 (en) | 2009-06-16 | 2019-06-11 | Ignis Innovation Inc. | Display system with compensation techniques and/or shared level resources |
| WO2011043215A1 (en) * | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and display device and driving method thereof |
| US9881532B2 (en) | 2010-02-04 | 2018-01-30 | Ignis Innovation Inc. | System and method for extracting correlation curves for an organic light emitting device |
| CA2692097A1 (en) | 2010-02-04 | 2011-08-04 | Ignis Innovation Inc. | Extracting correlation curves for light emitting device |
| US10089921B2 (en) | 2010-02-04 | 2018-10-02 | Ignis Innovation Inc. | System and methods for extracting correlation curves for an organic light emitting device |
| US20140313111A1 (en) | 2010-02-04 | 2014-10-23 | Ignis Innovation Inc. | System and methods for extracting correlation curves for an organic light emitting device |
| US9530349B2 (en) | 2011-05-20 | 2016-12-27 | Ignis Innovations Inc. | Charged-based compensation and parameter extraction in AMOLED displays |
| US9466240B2 (en) | 2011-05-26 | 2016-10-11 | Ignis Innovation Inc. | Adaptive feedback system for compensating for aging pixel areas with enhanced estimation speed |
| EP3547301A1 (en) | 2011-05-27 | 2019-10-02 | Ignis Innovation Inc. | Systems and methods for aging compensation in amoled displays |
| US10089924B2 (en) | 2011-11-29 | 2018-10-02 | Ignis Innovation Inc. | Structural and low-frequency non-uniformity compensation |
| US9324268B2 (en) | 2013-03-15 | 2016-04-26 | Ignis Innovation Inc. | Amoled displays with multiple readout circuits |
| US8937632B2 (en) | 2012-02-03 | 2015-01-20 | Ignis Innovation Inc. | Driving system for active-matrix displays |
| CN103297016B (zh) * | 2012-03-01 | 2020-06-19 | 朗美通技术英国有限公司 | 光发射器和光通信方法 |
| US8922544B2 (en) * | 2012-05-23 | 2014-12-30 | Ignis Innovation Inc. | Display systems with compensation for line propagation delay |
| EP2779147B1 (en) | 2013-03-14 | 2016-03-02 | Ignis Innovation Inc. | Re-interpolation with edge detection for extracting an aging pattern for AMOLED displays |
| US9761170B2 (en) | 2013-12-06 | 2017-09-12 | Ignis Innovation Inc. | Correction for localized phenomena in an image array |
| US9502653B2 (en) | 2013-12-25 | 2016-11-22 | Ignis Innovation Inc. | Electrode contacts |
| CN103928001B (zh) | 2013-12-31 | 2016-12-07 | 上海天马微电子有限公司 | 一种栅极驱动电路和显示装置 |
| CA2879462A1 (en) | 2015-01-23 | 2016-07-23 | Ignis Innovation Inc. | Compensation for color variation in emissive devices |
| CA2889870A1 (en) | 2015-05-04 | 2016-11-04 | Ignis Innovation Inc. | Optical feedback system |
| CA2892714A1 (en) | 2015-05-27 | 2016-11-27 | Ignis Innovation Inc | Memory bandwidth reduction in compensation system |
| CA2900170A1 (en) | 2015-08-07 | 2017-02-07 | Gholamreza Chaji | Calibration of pixel based on improved reference values |
| CN108540117A (zh) * | 2018-03-14 | 2018-09-14 | 湖北楚航电子科技有限公司 | 一种高功率pin射频开关驱动电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH086523A (ja) * | 1994-06-21 | 1996-01-12 | Sharp Corp | サンプリング回路および画像表示装置 |
| JPH08211854A (ja) * | 1994-11-29 | 1996-08-20 | Sanyo Electric Co Ltd | 表示装置のドライバ回路および表示装置 |
| JPH1039823A (ja) * | 1996-05-23 | 1998-02-13 | Sharp Corp | シフトレジスタ回路および画像表示装置 |
| JP2000200072A (ja) * | 1998-11-04 | 2000-07-18 | Matsushita Electric Ind Co Ltd | 動作回路及びその動作回路を用いた液晶表示パネルの内蔵駆動回路 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3685821T2 (de) * | 1985-10-16 | 1993-02-11 | Sanyo Electric Co | Anzeigeanordnung mit fluessigkristall. |
| US4845482A (en) * | 1987-10-30 | 1989-07-04 | International Business Machines Corporation | Method for eliminating crosstalk in a thin film transistor/liquid crystal display |
| US4980583A (en) * | 1989-01-03 | 1990-12-25 | National Semiconductor Corporation | CMOS level shift circuit with active pull-up and pull-down |
| JPH03148695A (ja) * | 1989-07-28 | 1991-06-25 | Hitachi Ltd | 液晶表示装置 |
| JPH03147598A (ja) * | 1989-11-02 | 1991-06-24 | Sony Corp | シフトレジスタ |
| JPH04136981A (ja) * | 1990-09-28 | 1992-05-11 | Sharp Corp | 表示装置の駆動回路 |
| US5849601A (en) | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| JPH0652689A (ja) | 1992-07-29 | 1994-02-25 | Sony Corp | メモリー装置 |
| JPH07236148A (ja) | 1994-02-23 | 1995-09-05 | Asahi Optical Co Ltd | 画素信号生成装置 |
| CN1136529C (zh) * | 1994-05-31 | 2004-01-28 | 夏普株式会社 | 信号放大器和图像显示装置 |
| JP2715943B2 (ja) | 1994-12-02 | 1998-02-18 | 日本電気株式会社 | 液晶表示装置の駆動回路 |
| CN100530332C (zh) * | 1995-02-01 | 2009-08-19 | 精工爱普生株式会社 | 液晶显示装置 |
| JPH09166771A (ja) | 1995-12-18 | 1997-06-24 | Seiko Epson Corp | 電源回路 |
| JPH09320284A (ja) * | 1996-05-31 | 1997-12-12 | Nec Corp | 半導体集積回路およびその端子状態設定方法 |
| JP3062110B2 (ja) * | 1997-02-27 | 2000-07-10 | 日本電気アイシーマイコンシステム株式会社 | データラッチ回路 |
| JP3675113B2 (ja) | 1997-06-10 | 2005-07-27 | ソニー株式会社 | 表示装置 |
| JPH11161243A (ja) * | 1997-09-26 | 1999-06-18 | Sharp Corp | 液晶表示装置 |
| US6392573B1 (en) * | 1997-12-31 | 2002-05-21 | Intel Corporation | Method and apparatus for reduced glitch energy in digital-to-analog converter |
| KR20000019416A (ko) | 1998-09-11 | 2000-04-06 | 김영남 | 전계 방출 표시기의 게이트 구동회로 |
| JP3339438B2 (ja) | 1998-12-15 | 2002-10-28 | 日本電気株式会社 | 表示装置および方法 |
| JP3374820B2 (ja) * | 1999-01-08 | 2003-02-10 | セイコーエプソン株式会社 | 出力バッファ回路 |
| JP3473745B2 (ja) * | 1999-05-28 | 2003-12-08 | シャープ株式会社 | シフトレジスタ、および、それを用いた画像表示装置 |
| JP2001051303A (ja) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | 液晶表示装置及びその製造方法 |
| EP1212412A2 (de) | 1999-08-27 | 2002-06-12 | Bayer Ag | Nucleinsäuren, die für enzymaktivitäten der spinosyn-biosynthese codieren |
| JP2001109436A (ja) * | 1999-10-08 | 2001-04-20 | Oki Electric Ind Co Ltd | マトリクス型表示装置 |
| JP3326691B2 (ja) | 2000-07-18 | 2002-09-24 | ソニー株式会社 | ディスプレイ |
| TWI237802B (en) * | 2000-07-31 | 2005-08-11 | Semiconductor Energy Lab | Driving method of an electric circuit |
-
2001
- 2001-07-12 TW TW090117124A patent/TWI237802B/zh not_active IP Right Cessation
- 2001-07-18 US US09/906,617 patent/US7164414B2/en not_active Expired - Fee Related
- 2001-07-25 JP JP2001224439A patent/JP4519372B2/ja not_active Expired - Lifetime
- 2001-07-27 EP EP01118348A patent/EP1178607B1/en not_active Expired - Lifetime
- 2001-07-27 DE DE60142209T patent/DE60142209D1/de not_active Expired - Lifetime
- 2001-07-30 KR KR1020010045865A patent/KR100823046B1/ko not_active IP Right Cessation
- 2001-07-31 CN CN2010101562671A patent/CN101847984B/zh not_active Expired - Lifetime
- 2001-07-31 CN CN011247509A patent/CN1340918B/zh not_active Expired - Fee Related
-
2006
- 2006-02-02 US US11/275,905 patent/US7358763B2/en not_active Expired - Lifetime
- 2006-06-12 KR KR1020060052521A patent/KR100756210B1/ko active IP Right Grant
-
2008
- 2008-04-02 US US12/061,201 patent/US8232982B2/en not_active Expired - Fee Related
-
2012
- 2012-07-23 US US13/555,226 patent/US8421783B2/en not_active Expired - Fee Related
-
2013
- 2013-04-15 US US13/862,539 patent/US9153187B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH086523A (ja) * | 1994-06-21 | 1996-01-12 | Sharp Corp | サンプリング回路および画像表示装置 |
| JPH08211854A (ja) * | 1994-11-29 | 1996-08-20 | Sanyo Electric Co Ltd | 表示装置のドライバ回路および表示装置 |
| JPH1039823A (ja) * | 1996-05-23 | 1998-02-13 | Sharp Corp | シフトレジスタ回路および画像表示装置 |
| JP2000200072A (ja) * | 1998-11-04 | 2000-07-18 | Matsushita Electric Ind Co Ltd | 動作回路及びその動作回路を用いた液晶表示パネルの内蔵駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1340918A (zh) | 2002-03-20 |
| TWI237802B (en) | 2005-08-11 |
| US8232982B2 (en) | 2012-07-31 |
| US7358763B2 (en) | 2008-04-15 |
| US20130241813A1 (en) | 2013-09-19 |
| US9153187B2 (en) | 2015-10-06 |
| EP1178607B1 (en) | 2010-05-26 |
| KR20060089684A (ko) | 2006-08-09 |
| CN101847984B (zh) | 2012-09-05 |
| CN101847984A (zh) | 2010-09-29 |
| KR20020011103A (ko) | 2002-02-07 |
| US7164414B2 (en) | 2007-01-16 |
| EP1178607A2 (en) | 2002-02-06 |
| US8421783B2 (en) | 2013-04-16 |
| DE60142209D1 (de) | 2010-07-08 |
| US20020013018A1 (en) | 2002-01-31 |
| US20080191988A1 (en) | 2008-08-14 |
| JP2002176345A (ja) | 2002-06-21 |
| CN1340918B (zh) | 2010-05-26 |
| US20120287096A1 (en) | 2012-11-15 |
| EP1178607A3 (en) | 2004-12-01 |
| US20060125525A1 (en) | 2006-06-15 |
| KR100823046B1 (ko) | 2008-04-18 |
| KR100756210B1 (ko) | 2007-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070629 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100401 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100518 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100519 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4519372 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140528 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| EXPY | Cancellation because of completion of term |