TWI514362B - 移位暫存器模組及驅動其之方法 - Google Patents

移位暫存器模組及驅動其之方法 Download PDF

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Description

移位暫存器模組及驅動其之方法
本發明是有關於一種移位暫存器組及驅動其之方法，尤其是有關於一種可變化下拉電位之移位暫存器模組及驅動其之方法。
陣列閘極驅動(Gate Driver on Array，GOA)技術是直接將閘極驅動電路製作在陣列基板上的一種技術，這種技術可用來代替以外接矽晶片製作驅動晶片的技術。藉由使用GOA技術，閘極驅動電路可以直接做在面板周圍，進而提高面板電路的集成程度。因此，許多廠商會運用GOA技術來減少顯示面板的邊框寬度。
然而，由於畫面上的每一條掃描線一般都由一個相對應的閘極驅動電路所驅動，因此隨著畫面細緻度提高及畫面更新率上升，每一個閘極驅動電路用於驅動對應掃描線的輸出訊號處於致能狀態的時間對應的急速減少。假設第N級的閘極驅動電路的輸出訊號在對應的第N條掃描線掃描完成的時候還處於致能的狀態下，那麼就會使原本應該只提供給與第N+1條掃描線相電性耦接之畫素的資料，被同時充入至與第N條掃描線相電性耦接之畫素內，造成顯示畫面的異常。也 就是說，每一個閘極驅動電路的輸出訊號必須很快的被下拉到非致能的狀態，否則就可能會使顯示畫面出現異常。
因此，如何增加閘極驅動電路之輸出訊號的下拉速度，已經成為一個研究課題。
為了使新的顯示裝置能有更好的閘極驅動電路輸出訊號下拉能力，以下提供了經過改良的移位暫存器模組以及相關的驅動方法。
本發明的一個實施例提供了一種移位暫存器模組，其包括多個移位暫存器，這些移位暫存器以級連方式依序相接且各自提供一個輸出訊號。每一個移位暫存器包括一個第一輸出端，一個第一輸出端控制電路，一個第一驅動節點控制電路以及一個第二驅動節點控制電路。第一輸出端用於提供前述的輸出訊號；第一輸出端控制電路除了電性耦接至第一輸出端之外，還接收一個時脈訊號，並根據一個驅動節點之電位而決定是否將所接收的時脈訊號傳遞至第一輸出端。第一驅動節點控制電路電性耦接至前述的驅動節點，且此第一驅動節點控制電路接收一個第一控制訊號，並根據一個第二控制訊號而決定是否將所接收的第一控制訊號傳遞至驅動節點。第二驅動節點控制電路同樣電性耦接至前述的驅動節點並接收一個第三控制訊號，且此第二驅動節點控制電路將根據一個第四控制訊號而決定是否將所接收的第三控制訊號傳遞至前述的驅動節點。
此外，在上述實施例的所有移位暫存器中至少存在一個第一移位暫存器，此第一移位暫存器滿足以下條件： 第一移位暫存器的第三控制訊號為第一移位暫存器之後N級的移位暫存器所提供之輸出訊號，且第一移位暫存器的第四控制訊號為第一移位暫存器之後2N級的移位暫存器之驅動節點之電位，而N則為自然數。
本發明的另一個實施例提供了一種移位暫存器模組，其包括以級連方式依序相接的多個移位暫存器，且每一個移位暫存器各自提供一個輸出訊號。每一個移位暫存器分別包括第一輸出端、第一輸出端控制電路、第一驅動節點控制電路以及第二節點控制電路。第一輸出端用於提供輸出訊號；第一輸出端控制電路則電性耦接至第一輸出端，並且根據驅動節點的電位而決定是否將所接收的時脈訊號傳遞至第一輸出端。第一驅動節點控制電路電性耦接至前述的驅動節點，且此驅動節點控制電路接收第一控制訊號與第二控制訊號，並根據第二控制訊號而決定是否將第一控制訊號傳遞至驅動節點。第二驅動節點控制電路同樣電性耦接至驅動節點，且第二驅動節點控制電路接收第三控制訊號與第四控制訊號，並根據第四控制訊號而決定驅動節點是否響應於第三控制訊號操作。其中，這些移位暫存器中存在一個第一移位暫存器，此第一移位暫存器的第三控制訊號為第一移位暫存器之後N級的移位暫存器所提供之輸出訊號，且第一移位暫存器的第四控制訊號為第一移位暫存器之後2N級的移位暫存器之驅動節點之電位，N為自然數。
本發明的另一個實施例提供了一種驅動前述之移位暫存器模組的方法。此方法首先致能前述第一移位暫存器所對應的第一控制訊號，之後禁能第一移位暫存器所對應的第一控制訊號並致能第一移位暫存器所對應的時脈訊號； 接下來，第一移位暫存器所對應的時脈訊號將被重新禁能，且第三控制訊號被致能，使第一移位暫存器所對應的驅動節點的電位位準接近被致能時的第一控制訊號的電位位準；最後再禁能第三控制訊號。
本發明提供的前述技術使用了新穎的下拉電位與下拉時間的搭配方式，故此可以加快輸出訊號的下拉速度，藉此使畫面能在更高的資料更新速率下仍維持正常顯示。
10、10a‧‧‧平面顯示器
20、30、40、50、60、70、SR(1)~SR(y)‧‧‧移位暫存器
100‧‧‧移位暫存器組
110‧‧‧資料源
200、200a‧‧‧第一穩定下拉控制電路
205、205a‧‧‧第二穩定下拉控制電路
210、210a‧‧‧第一穩定下拉電路
215、215a‧‧‧第二穩定下拉電路
220、220a‧‧‧第一輸出端控制電路
225、225a‧‧‧第一輸出端
230、230a‧‧‧第一驅動節點控制電路
240、240a‧‧‧第二驅動節點控制電路
A‧‧‧第一控制訊號
B‧‧‧第二控制訊號
C‧‧‧第三控制訊號
D‧‧‧第四控制訊號
D(1)~D(x)‧‧‧資料線
E1 ~E9 ‧‧‧第一~第九期間
G(1)~G(y)、G(n)‧‧‧輸出訊號
HC1~HCn‧‧‧時脈訊號
K(n)、P(n)‧‧‧節點
LC1、LC2‧‧‧輸入訊號
Q(n)‧‧‧第n級移位暫存器的驅動節點
Q(n+2)‧‧‧第n+2級移位暫存器的驅動節點
Q(n+4)‧‧‧第n+4級移位暫存器的驅動節點
P(1,1) ~P(x,y) ‧‧‧畫素
S900~S906‧‧‧本發明一實施例之施行步驟
SD‧‧‧資料驅動器
ST(n)‧‧‧第n級移位暫存器的啟始訊號
ST(n-2)‧‧‧第n-2級移位暫存器的啟始訊號
T11~T64‧‧‧電晶體
TCON‧‧‧時序控制器
V1 ‧‧‧第一電壓位準
V2 ‧‧‧第二電壓位準
VSS、VSS1‧‧‧預設電位
圖1A為本發明一實施例所使用之平面顯示器之電路方塊圖。
圖1B為本發明另一實施例所使用之平面顯示器之電路方塊圖。
圖2為根據本發明一實施例之移位暫存器的電路方塊圖。
圖3為根據本發明一實施例之移位暫存器的電路圖。
圖4為根據本發明另一實施例之移位暫存器的電路圖。
圖5為根據本發明再一實施例之移位暫存器的電路圖。
圖6A為根據本發明一實施例之時脈訊號的時序圖。
圖6B為根據本發明一實施例之第一級移位暫存器中所使用到的部分訊號的時序圖。
圖7A為根據本發明又一實施例之時脈訊號的時序圖。
圖7B為根據本發明又一實施例之第一級移位暫存器中所使用到的部分訊號的時序圖。
圖7C為根據本發明又一實施例之移位暫存器的電路圖。
圖8A為根據本發明再一實施例之時脈訊號的時序圖。
圖8B為根據本發明再一實施例之第一級移位暫存器中所使用到的部分訊號的時序圖。
圖9為根據本發明一實施例之驅動移位暫存器群組的方法之流程圖。
圖10為根據本發明一實施例之移位暫存器的驅動節點波形與習知技術之移位暫存器的驅動節點波形比較圖。
圖11為根據本發明一實施例之移位暫存器的驅動節點波形與習知技術之移位暫存器的驅動節點波形比較圖。
圖12為根據本發明一實施例之移位暫存器的輸出訊號波形與習知技術之移位暫存器的輸出訊號波形比較圖。
請參照圖1A，其為本發明一實施例所使用之平面顯示器之電路方塊圖。在本實施例中，平面顯示器10包括了時序控制器(Timing-Controller)TCON、資料驅動器SD、移位暫存器組100、多條資料線D(1)~D(x)、分別用於傳遞輸出訊號G(1)~G(y)的多條掃描線，以及多個畫素P(1,1) ~P(x,y) 。其中，時序控制器TCON提供時脈訊號以及控制訊號至資料驅動器SD以及移位暫存器組100，藉此，移位暫存器組100可依照特定順序致能掃描線，以使與所致能之掃描線相電性耦接之畫素P(1,1) ~P(x,y) 可分別從資料線D(1)~D(x)上接收由資料源110經資料驅動器SD提供的顯示資料。
進一步來看，本實施例的移位暫存器組100包括了多個移位暫存器SR(1)~SR(y)，這些移位暫存器SR(1)~SR(y)是以級連的方式依序相接，而且每一個移位暫存器SR(1)~SR(y)所提供的輸出訊號G(1)~G(y)將被傳送到對應的 掃描線，以分別驅動與這些掃描線相電性耦接的畫素P(1,1) ~P(x,y) 。
更詳細地說，在本實施例中，移位暫存器SR(1)所提供的輸出訊號G(1)會被傳送到對應的掃描線，而與此掃描線相電性耦接的畫素P(1,1) 、P(2,1) 、P(3,1) ...P(x-2,1) 、P(x-1,1) 以及P(x,1) 則受此掃描線上的輸出訊號G(1)的電位所控制，決定是否分別從資料線D(1)、D(2)、D(3)...D(x-2)、D(x-1)與D(x)上接收資料。控制移位暫存器操作的訊號在本實施例中是從移位暫存器SR(1)傳遞到移位暫存器SR(2)，而移位暫存器SR(2)則根據所接收到的控制訊號，同樣將輸出訊號G(2)傳送到對應的掃描線；同樣的，與此掃描線相電性耦接的畫素P(1,2) 、P(2,2) 、P(3,2) ...P(x-2,2) 、P(x-1,2) 以及P(x,2) 會受到掃描線上的輸出訊號G(2)的電位控制，決定是否分別從資料線D(1)、D(2)、D(3)...D(x-2)、D(x-1)與D(x)上接收資料。類似的，其他的移位暫存器SR(3)、SR(4)、SR(5)...SR(y-1)與SR(y)所產生的輸出訊號G(3)、G(4)、G(5)...G(y-1)與G(y)會被傳送到對應的掃描線，而與這些掃描線相電性耦接的畫素，包括畫素P(1,3) 、P(2,3) 、P(3,3) ...P(x-2,3) 、P(x-1,3) 、P(x,3) 、P(1,4) 、P(2,4) 、P(3,4) ...P(x-2,4) 、P(x-1,4) 、P(x,4) 、P(1,5) 、P(2,5) 、P(3,5) ...P(x-2,5) 、P(x-1,5) 、P(x,5) 、P(1,y-1) 、P(2,y-1) 、P(3,y-1) ...P(x-2,y-1) 、P(x-1,y-1) 、P(x,y-1) 、P(1,y) 、P(2,y) 、P(3,y) ...P(x-2,y) 、P(x-1,y) 以及P(x,y) 等等，也分別受到所電性耦接的掃描線上的輸出訊號G(3)、G(4)、G(5)...G(y-1)與G(y)的電位控制，決定是否從資料線D(1)、D(2)、D(3)...D(x-2)、D(x-1)與D(x)上接收資料。
假若移位暫存器SR(1)~SR(y)的輸出訊號的電位能夠很快地被拉高，那麼顯示資料就能很快開始被寫入到畫 素中；如果輸出訊號在顯示資料被寫入到畫素之後能夠很快的被拉低，那麼顯示資料就能夠被安定的儲存在畫素中，而且還能夠更快的開始下一個畫素的顯示資料寫入操作。因此，移位暫存器的電路表現特性會影響到整個顯示裝置的效能。
另請參照圖1B，其為本發明另一實施例所使用之平面顯示器之電路方塊圖。與圖1A不同，在圖1B所示的平面顯示器10a中，控制移位暫存器操作的訊號是從移位暫存器SR(n)傳遞到移位暫存器SR(n+2)。例如：移位暫存器SR(1)所提供的控制訊號會被傳送到移位暫存器SR(3)，而移位暫存器SR(2)所提供的控制訊號則會被傳送到移位暫存器SR(4)。除上述區別之外，平面顯示器10a與圖1A所示的平面顯示器10大致相同，在此不多加描述。
請參照圖2，其為根據本發明之一實施例的移位暫存器的電路方塊圖。在本實施例中，在移位暫存器組中為第n級的移位暫存器20首要包括第一輸出端控制電路220、第一驅動節點控制電路230以及第二驅動節點控制電路240。除此之外，在本實施例中還另外提供了第一穩定下拉控制電路200、第二穩定下拉控制電路205、第一穩定下拉電路210以及第二穩定下拉電路215以做為穩定電路狀態之用。第一穩定下拉控制電路200根據驅動節點Q(n)的電位以及輸入訊號LC1，控制第一穩定下拉電路210在適當的時間區段內將驅動節點Q(n)的電位穩定維持在一個預設的範圍內。類似的，第二穩定下拉控制電路205係根據驅動節點Q(n)的電位以及輸入訊號LC2來控制第二穩定下拉電路215，以在適當的時間區段內將驅動節點Q(n)的電位穩定維持在前述的預設範圍內。當第 一穩定下拉電路210受到第一穩定下拉控制電路200的控制而執行穩定驅動節點Q(n)電位的操作的時候，第一穩定下拉電路210會以第一輸出端控制電路220所提供的啟始訊號ST(n)的電位來決定驅動節點Q(n)的電位；同樣的，當第二穩定下拉電路215受到第二穩定下拉控制電路205的控制而執行穩定驅動節點Q(n)電位的操作的時候，第二穩定下拉電路215同樣會以啟始訊號ST(n)的電位來決定驅動節點Q(n)的電位。一般來說，第一穩定下拉電路210與第二穩定下拉電路215是交替被致能，藉此延長第一穩定下拉電路210與第二穩定下拉電路215中的電子元件的使用壽命。
除了利用第一穩定下拉電路210與第二穩定下拉電路215在特定時間區段中穩定驅動節點Q(n)的電位之外，驅動節點Q(n)的電位還受到第一驅動節點控制電路230與第二驅動節點控制電路240的控制。
在本實施例中，第一驅動節點控制電路230將接收第一控制訊號A與第二控制訊號B，並根據第二控制訊號B的電位而決定是否將第一控制訊號A傳遞至驅動節點Q(n)。另外，第二驅動節點控制電路240會接收第三控制訊號C與第四控制訊號D，並根據第四控制訊號D而決定是否將第三控制訊號C傳遞至驅動節點Q(n)。藉由驅動節點Q(n)以及時脈訊號HC1的變化，就可以控制第一輸出端控制電路220提供至第一輸出端225的輸出訊號G(n)；或者，從另一個角度來看，第一輸出端控制電路220就是根據驅動節點Q(n)之電位而決定是否將時脈訊號HC1的電位傳遞至第一輸出端225。
上述的移位暫存器可以利用不同的電路或者控制訊號來達成其運作功能及目的。請參照圖3，其即為根據本 發明一實施例之移位暫存器的電路圖。在本實施例中，移位暫存器30與圖2實施例所示的移位暫存器20類似，但除了包括第一穩定下拉控制電路200a、第二穩定下拉控制電路205a、第一穩定下拉電路210a、第二穩定下拉電路215a、第一輸出端控制電路220a、第一輸出端225a、第一驅動節點控制電路230a以及第二驅動節點控制電路240a之外，還包括了一些可以穩定電路特性的電容及電晶體T31、T32、T33、T34與T35等電子元件。這些可以穩定電路特性或具其他功效的電子元件並非本發明的絕對必要元件，此領域的技術人員當可視實際電路需求而進行調整。
在本實施例中，第一穩定下拉控制電路200a包括電晶體T51、T52、T53與T54。電晶體T51的閘極與電晶體T51的第一通路端以及電晶體T53的第一通路端電性耦接在一起以接收輸入訊號LC1。電晶體T51的第二通路端與電晶體T52的第一通路端以及電晶體T53的閘極端電性耦接在一起。電晶體T53的第二通路端與電晶體T54的第一通路端電性耦接於節點P(n)。驅動節點Q(n)的電位被提供至電性耦接在一起的電晶體T52與電晶體T54的閘極。電晶體T52的第二通路端與電晶體T54的第二通路端一起電性耦接至預設電位VSS1(例如-10伏特)。類似的，第二穩定下拉控制電路205a包括電晶體T61、T62、T63與T64。電晶體T61的閘極與電晶體T61的第一通路端以及電晶體T63的第一通路端電性耦接在一起以接收輸入訊號LC2。電晶體T61的第二通路端與電晶體T62的第一通路端以及電晶體T63的閘極端電性耦接在一起。電晶體T63的第二通路端與電晶體T64的第一通路端電性耦接於節點K(n)。驅動節點Q(n)的電位被提供至電性耦接在一起的電晶體T62與 電晶體T64的閘極。電晶體T62的第二通路端與電晶體T64的第二通路端一起電性耦接至預設電位VSS1。
在本實施例中，移位暫存器30的第一穩定下拉電路210a包括一個電晶體T42，其閘極電性耦接至前述第一穩定下拉控制電路200a中的節點P(n)，第一通路端電性耦接至驅動節點Q(n)，第二通路端電性耦接至移位暫存器30所產生的啟始訊號ST(n)。藉此，第一穩定下拉電路210a可以根據節點P(n)的電位而決定是否導通驅動節點Q(n)與啟始訊號ST(n)之間的電性通路。類似的，第二穩定下拉電路215a包括一個電晶體T43，其閘極電性耦接至前述第二穩定下拉控制電路205a中的節點K(n)，第一通路端電性耦接至驅動節點Q(n)，第二通路端電性耦接至移位暫存器30所產生的啟始訊號ST(n)。藉此，第二穩定下拉電路215a可以根據節點K(n)的電位而決定是否導通驅動節點Q(n)與啟始訊號ST(n)之間的電性通路。
在本實施例中，第一驅動節點控制電路230a包括一個電晶體T11。電晶體T11的閘極接收在移位暫存器20前兩級的移位暫存器所產生的啟始訊號ST(n-2)，其第一通路端接收在移位暫存器20前兩級的移位暫存器所產生的輸出訊號G(n-2)，而其第二通路端則電性耦接至驅動節點Q(n)。藉此，電晶體T11就可以根據啟始訊號ST(n-2)來決定是否導通輸出訊號G(n-2)與驅動節點Q(n)之間的電性通路。從另一個角度來看，在本實施例中的啟始訊號ST(n-2)就相當於圖2所示之實施例中的上拉控制訊號B，而輸出訊號G(n-2)就相當於圖2所示之實施例中的第一控制訊號A，於是第一驅動節點控制電路230a就可以根據啟始訊號ST(n-2)的電位來決定是否將輸出訊號G(n-2)傳遞至驅動節點Q(n)。
在本實施例中，第一輸出端控制電路220a包括電晶體T12與T21。電晶體T21的閘極電性耦接至驅動節點Q(n)，其第一通路端接收時脈訊號HC1，第二通路端電性耦接至第一輸出端225a以適時地上拉第一輸出端225a的電位而改變輸出訊號G(n)的電位。也就是說，藉由驅動節點Q(n)以及時脈訊號HC1的變化，就可以控制第一輸出端控制電路220a提供至第一輸出端225a的輸出訊號G(n)的電位；或者，從另一個角度來看，第一輸出端控制電路220a就是根據驅動節點Q(n)之電位而決定是否將時脈訊號HC1的電位傳遞至第一輸出端225a而成為輸出訊號G(n)的一部份。
除此之外，第一輸出端控制電路220a中的電晶體T12的閘極電性耦接至驅動節點Q(n)，其第一通路端接收時脈訊號HC1，第二通路端則提供啟始訊號ST(n)。
或者，從另一個角度來看，提供啟始訊號ST(n)的電晶體T12的第二通路端可以被視為第二輸出端，而電晶體T12對第二通路端的作用則相當於電晶體T21對第一輸出端225a的作用。據此，可將電晶體T21單獨視為第一輸出端控制電路220a，並將電晶體T12視為第二輸出端控制電路。實際上，這兩個輸出端上拉電路彼此之間的運作是獨立而不互相干擾的。
以下將配合時序圖以簡要說明第一輸出端控制電路、第一輸出端、第一驅動節點控制電路以及第二驅動節點控制電路之間的運作方式。請一併參照圖3、圖6A與圖6B，其中，圖6A是根據本發明一實施例之時脈訊號的時序圖，而圖6B則是此實施例中之第一級移位暫存器中所使用到的部分訊號的時序圖。
如圖6A所示，在本實施例中，提供至第n級移位暫存器的時脈訊號以標號HCn表示，且對相接續的兩個依序驅動的移位暫存器所提供的時脈訊號之間存在著時間上的部分重疊。此外，間隔一個移位暫存器的兩個時脈訊號則沒有時間上的重疊。舉例來說，提供至第一級移位暫存器的時脈訊號HC1與提供至第二級移位暫存器的時脈訊號HC2存在部分重疊，時脈訊號HC2與提供至第三級移位暫存器的時脈訊號HC3存在部分重疊，而時脈訊號HC1與時脈訊號HC3則不相重疊。以此類方式提供的時脈訊號可被應用在顯示器顯示二維影像的情境之中。此外，由於篇幅所限，圖6A中僅表示出提供至第一至八級移位暫存器的時脈訊號HC1~HC8，而從第九級移位暫存器開始所接收的時脈訊號則沒有具體呈現於圖式中。但根據本實施例的運作模式，可以重複將時脈訊號HC1~HC8提供至包括第九級移位暫存器在內的第九級移位暫存器之後的移位暫存器。換句話說，時脈訊號HC1會被提供至第(1+8*m)級移位暫存器，m為大於等於0的整數，時脈訊號HC2會被提供至第(2+8*m)級移位暫存器，時脈訊號HC3會被提供至第(3+8*m)級移位暫存器，時脈訊號HC4會被提供至第(4+8*m)級移位暫存器，時脈訊號HC5會被提供至第(5+8*m)級移位暫存器，時脈訊號HC6會被提供至第(6+8*m)級移位暫存器，時脈訊號HC7會被提供至第(7+8*m)級移位暫存器，時脈訊號HC8會被提供至第(8+8*m)級移位暫存器。
請一併參照圖3、圖6A與圖6B，在所示時序之初，第一驅動節點控制電路230a會接收前兩級移位暫存器所提供的啟始訊號ST(1-2)與輸出訊號G(1-2)，並且因為這兩者皆處於高位準，所以輸出訊號G(1-2)會被傳遞到驅動節點Q(1) 而使驅動節點Q(1)向上推升至第一電壓位準V1 ，進而導通電晶體T12與T21，使啟始訊號ST(1)與輸出訊號G(1)的電位約略與時脈訊號HC1同步，同樣處於邏輯低的狀態。在此，提供至第一級移位暫存器的啟始訊號ST(1-2)與輸出訊號G(1-2)有許多種產生方式：其一是利用虛擬元件(dummy element)模擬出在第一級移位暫存器前兩級所產生的啟始訊號ST(1-2)與輸出訊號G(1-2)，之後再將所模擬出的訊號提供給第一級移位暫存器使用；另一種則是由前一幀畫面的最後幾級移位暫存器來提供所需要的啟始訊號ST(1-2)與輸出訊號G(1-2)。實做上還有其他的訊號產生方法，由於篇幅限制，在此不一一說明。
在驅動節點Q(1)被推升到第一電壓位準V1 之後，隨著控制第一驅動節點控制電路230a的啟始訊號ST(1-2)的電位下降，電晶體T11會被截止，驅動節點Q(1)會處於浮接的狀態(此時電晶體T41、T42與T43同樣為截止狀態)。在這種狀態下，隨著時脈訊號HC1被致能，驅動節點Q(1)就會因為電容耦合效應而被隨之向上推升到一個第二電壓位準V2 。在此同時，由於電晶體T12與T21保持導通，所以啟始訊號ST(1)與輸出訊號G(1)的電位約略與時脈訊號HC1同步，同樣處於邏輯高的狀態。
接下來，隨著時脈訊號HC1回落到邏輯低狀態，驅動節點Q(1)也會從第二電壓位準V2 回落到先前的第一電壓位準V1 。在此同時，由於電晶體T12與T21仍保持於導通狀態，所以啟始訊號ST(1)與輸出訊號G(1)的電位變化趨勢也會朝著回落到與時脈訊號HC1邏輯低狀態時約略相同的電位的方向演變。
如上所述，在輸出訊號G(1)開始回落之前，第一 級移位暫存器所產生的各訊號與所輸入的訊號之間的關係已經十分清楚。整體來說，在本實施例中，驅動節點Q(1)的電位在時脈訊號HC1由邏輯低狀態上升到邏輯高狀態的前一個時脈會先被向上推升到第一電壓位準V1 並維持一個時脈(這個時間區間在之後稱為第一期間E1 )；而在時脈訊號HC1被致能的同時，驅動節點Q(1)的電位會被向上推升到第二電壓位準V2 並維持一個時脈(這個時間區間在之後稱為第二期間E2 )；之後，在時脈訊號HC1從邏輯高狀態回落到邏輯低狀態的時候，驅動節點Q(1)也隨著回到第一電壓位準V1 並維持一個時脈(這個時間區間在之後稱為第三期間E3 )，並在下一個時脈回到非致能狀態。再者，本實施例中的輸出訊號G(1)及啟始訊號ST(1)的變化約略與時脈訊號HC1同步。
根據上述，可以整理出在第一級移位暫存器的第二驅動節點控制電路240a中所使用到的驅動節點Q(n+4)，也就是第五級驅動節點Q(5)，的電位，以及輸出訊號G(n+2)，也就是第三級輸出訊號G(3)，的電位，為如圖6B所示的方式存在。
請一併參照圖3與圖6B，在驅動節點Q(1)從第二電壓位準V2 回到第一電壓位準V1 ，或者相當於時脈訊號HC3轉變到邏輯高狀態的時候，用來控制第二驅動節點控制電路240a的電晶體T41是否導通的驅動節點Q(5)會被推升到第一電壓位準V1 。在此同時，輸出訊號G(3)會被推升到約略與時脈訊號HC3的邏輯高狀態相同的電位。在此狀態下，驅動節點Q(5)正被推升到第一電壓位準V1 。而由於一般時脈訊號HCn高邏輯狀態的位準高於第一電壓位準V1，因此電晶體T41會將電荷從接收輸出訊號G(3)的那一端傳遞到電性耦接至驅動節 點Q(1)的那一端。
換句話說，在驅動節點Q(1)處於第三期間E3 內的時候，驅動節點Q(1)並非處於浮接狀態。藉此，除了可以避免其他訊號或漏電現象對節點Q(1)造成影響之外，也可以加快輸出訊號G(1)的下拉速度。
最後，在前述驅動節點Q(1)的第三期間E3 之後，驅動節點Q(5)的電位會先被上推至第二電壓位準V2 ，之後再逐步被下拉回非致能狀態(這一段時間區段後稱第一回復期間)。由於在這一段第一回復期間內，電晶體T41都保持在導通的狀態，所以驅動節點Q(1)與輸出訊號G(3)之間都保持電性導通。更詳細地說，在驅動節點Q(5)的電位被上推到第二電壓位準V2 的期間內，由於電晶體T41的閘極受到極高電位的驅動，所以驅動節點Q(1)到輸出訊號G(3)之間的電性通路會開到最大，藉此達到快速下拉驅動節點Q(1)電位的目的(因為此時輸出訊號G(3)為低電位)。
藉著快速下拉驅動節點Q(1)的電位，還可以進一步防止在高頻驅動的時候將其他訊號傳遞或耦合到輸出訊號G(1)上而造成移位暫存器的誤動作。
同樣的操作原理可適用於圖4與圖5所示的實施例中。請參照圖4，其為根據本發明另一實施例之移位暫存器的電路圖。圖4所示之實施例與圖3所示之實施例之差別在於：圖4中電晶體T11的閘極所接收的是輸出訊號G(n-2)，而圖3中電晶體T11的閘極所接收的則是啟始訊號ST(n-2)。由上述的說明可知，啟始訊號ST(n-2)與輸出訊號G(n-2)的致能期間約略相同，故電晶體T11的閘極所接收的究竟是啟始訊號ST(n-2)還是輸出訊號G(n-2)，對於移位暫存器40的運作來說 並不會有根本上的改變。因此，在此將不重複敘述圖4所示之實施例的運作過程。
另請參照圖5，其為根據本發明再一實施例之移位暫存器的電路圖。圖5之實施例與圖3之實施例之差別在於：在圖5中，移位暫存器50的電晶體T11的第一通路端所接收的是啟始訊號ST(n-2)，而圖3中電晶體T11的第一通路端所接收的則是輸出訊號G(n-2)。但由上述的說明可知，啟始訊號ST(n-2)與輸出訊號G(n-2)的致能期間約略相同，故電晶體T11的通路端所接收的究竟是啟始訊號ST(n-2)還是輸出訊號G(n-2)，對於移位暫存器50的運作來說並不會有根本上的改變。因此，在此將不重複敘述圖5所示之實施例的運作過程。
雖然上述實施例都是以相差二級以上的移位暫存器的輸出訊號及/或啟始訊號為當級移位暫存器的輸入，但這並不代表前述實施例所示之電路僅能運用於該等情境之中。
請參照圖7A，其為根據本發明又一實施例之時脈訊號的時序圖。在本實施例中，提供至第n級移位暫存器的時脈訊號以標號HCn表示，且提供到被連續驅動的兩個移位暫存器的兩個時脈訊號的致能期間並不互相重疊。舉例來說，時脈訊號HC1與時脈訊號HC2的致能期間並不互相重疊，時脈訊號HC2與時脈訊號HC3的致能期間也並不互相重疊。同樣的，以此類方式提供的時脈訊號也可以應用在顯示器顯示二維影像的情境中。此外，由於篇幅所限，圖7A中僅表示出提供至第一至六級移位暫存器的時脈訊號HC1~HC6，而從第七級移位暫存器開始所接收的時脈訊號則沒有具體呈現於圖式中。但根據本實施例的運作模式，可以重複將時脈訊號HC1~HC6 提供至包括第七級移位暫存器在內的第七級移位暫存器之後的移位暫存器。換句話說，時脈訊號HC1會被提供至第(1+6*m)級移位暫存器，m為大於等於0的整數，時脈訊號HC2會被提供至第(2+6*m)級移位暫存器，時脈訊號HC3會被提供至第(3+6*m)級移位暫存器，時脈訊號HC4會被提供至第(4+6*m)級移位暫存器，時脈訊號HC5會被提供至第(5+6*m)級移位暫存器，時脈訊號HC6會被提供至第(6+6*m)級移位暫存器。
接下來請同時參照圖7B與圖7C，其中圖7B為根據本發明又一實施例之第一級移位暫存器中所使用到的部分訊號的時序圖，圖7C則是根據本發明又一實施例之移位暫存器的電路圖。圖7C所示之實施例與圖3所示之實施例的差異在於：電晶體T11與電晶體T41所接收的訊號並不相同。如圖7C所示，移位暫存器70的電晶體T11的第一通路端接收的是在本級移位暫存器之前一級移位暫存器所產生的輸出訊號G(n-1)，且電晶體T11的閘極接收的是在本級移位暫存器之前一級移位暫存器所產生的啟始訊號ST(n-1)；再者，電晶體T41的第二通路端接收本級移位暫存器之後一級移位暫存器所產生的輸出訊號G(n+1)，且電晶體T41的閘極接收的是在本級移位暫存器之後兩級移位暫存器的驅動節點Q(n+2)的電位。
由於移位暫存器70中的其他電路元件，包括第一穩定下拉控制電路、第二穩定下拉控制電路、第一穩定下拉電路以及第二穩定下拉電路等都與圖3所示之實施例中的電路元件具有相同的連接關係，而且相關的電路結構與運作功能也與圖3所示之移位暫存器30相同，故在此不再贅述。
以下以第一級移位暫存器為例進行說明，因此圖式中的參數n將直接以1代入。請一併參照圖7A、圖7B與圖 7C，在所示時序之初，電晶體T11會接收前一級移位暫存器所提供的啟始訊號ST(1-1)與輸出訊號G(1-1)，並且因為這兩者皆處於高位準，所以輸出訊號G(1-1)會被傳遞到驅動節點Q(1)而使驅動節點Q(1)被向上推升至第一電壓位準V1 並持續一段時間(這一段時間後稱第四期間E4 )。隨著驅動節點Q(1)的電位被推升到第一電壓位準V1 ，電晶體T12與T21會被導通，因此啟始訊號ST(1)與輸出訊號G(1)的電位將約略與時脈訊號HC1同步變化，亦即，同樣處於邏輯低的狀態。同樣的，提供至第一級移位暫存器的啟始訊號ST(1-1)與輸出訊號G(1-1)有許多種產生方式：其一是利用虛擬元件模擬出在第一級移位暫存器之前一級移位暫存器所產生的啟始訊號ST(1-1)與輸出訊號G(1-1)，之後再將所模擬出的訊號提供給第一移位暫存器使用；另一種則是由前一幀畫面的最後一級移位暫存器來提供所需要的相關訊號。還有許多其他的訊號產生方式，限於篇幅就不一一介紹。
在第四期間E4 結束時，隨著啟始訊號ST(1-1)的電位下降，電晶體T11會被截止，而驅動節點Q(1)就處於浮接的狀態(此時電晶體T41、T42與T43同樣為截止狀態)。在這種狀態下，隨著時脈訊號HC1被致能，驅動節點Q(1)就會被向上推升到第二電壓位準V2 並持續一段時間(這一段時間後稱第五期間E5 )。在此同時，由於電晶體T12與T21保持導通，所以啟始訊號ST(1)與輸出訊號G(1)的電位約略與時脈訊號HC1同步，同樣處於邏輯高的狀態。
接下來，隨著時脈訊號HC1回落到邏輯低狀態，驅動節點Q(1)也會從第二電壓位準V2 回落到先前的第一電壓位準V1 並持續一段時間(這一段時間後稱為第六期間E6 )。在此 同時，由於電晶體T12與T21仍保持於導通狀態，所以啟始訊號ST(1)與輸出訊號G(1)的電位變化趨勢也會朝著回落到與時脈訊號HC1邏輯低狀態時約略相同的電位的方向演變。
如上所述，在輸出訊號G(1)開始回落之前，第一級移位暫存器所產生的各訊號與所輸入的訊號之間的關係已經十分清楚。整體來說，在本實施例中，驅動節點Q(1)的電位會先在第四期間E4 被向上推升到第一電壓位準V1 ，接下來在第五期間E5 會被進一步向上推升到第二電壓位準V2 ，之後在第六期間E6 再度回到第一電壓位準V1 ，並在下一個時脈回到非致能狀態。再者，本實施例中的輸出訊號G(1)及啟始訊號ST(1)的變化約略與時脈訊號HC1同步。
根據上述，可以推得當級移位暫存器之後兩級移位暫存器的驅動節點Q(3)的電位，以及當級移位暫存器之後一級移位暫存器的輸出訊號G(2)的電位為如圖7B所示的變化方式。
請一併參照圖7B與圖7C，在驅動節點Q(1)從第二電壓位準V2 回到第一電壓位準V1 ，或者相當於時脈訊號HC2轉變到邏輯高的時候，用來控制電晶體T41(在本實施例中，電晶體T41相當於第二驅動節點控制電路)是否導通的驅動節點Q(3)的電位會被推升到第一電壓位準V1 。在此同時，輸出訊號G(2)會被推升到約略與時脈訊號HC2的邏輯高狀態相同的電位。由於驅動節點Q(3)的電位(一般而言前述的第一電壓位準V1 約為25伏特，第二電壓位準V2 約為60伏特)與輸出訊號G(2)的電位(一般在30伏特到-10伏特之間震盪)都在高電位的狀態，所以對於電晶體T41來說，正電荷將會從接收輸出訊號G(2)的第二通路端補充到電性耦接至驅動節點Q(1)的第一通 路端。於是，在驅動節點Q(1)處於第六期間E6 內的時候，驅動節點Q(1)並非處於浮接狀態。藉此，除了可以避免其他訊號或漏電現象對節點Q(1)造成影響之外，也可以加快輸出訊號G(1)的下拉速度。
在前述第六期間E6 之後，輸出訊號G(2)會被拉至非致能狀態，而驅動節點Q(3)的電位則會先被上推至第二電壓位準V2 ，之後再逐步被下拉回非致能狀態(這一段時間區段後稱第二回復期間)。由於在這一段第二回復期間內，電晶體T41都保持在導通的狀態，所以驅動節點Q(1)與輸出訊號G(2)之間都保持電性導通。更詳細地說，在驅動節點Q(3)的電位被上推到第二電壓位準V2 的期間內，由於電晶體T41的閘極受到極高電位的驅動，所以驅動節點Q(1)到輸出訊號G(2)之間的電性通路會開到最大，藉此達到快速下拉驅動節點Q(1)電位的目的(因為此時輸出訊號G(2)為非致能狀態下的低電位)。而藉著快速下拉驅動節點Q(1)的電位，還可以進一步防止在高頻驅動的時候將其他訊號傳遞或耦合到輸出訊號G(1)上而造成移位暫存器的誤動作。
綜合上述實施例，在當級移位暫存器的第一控制訊號與第二控制訊號為前N級移位暫存器的輸出訊號G(n-N)及/或啟始訊號ST(n-N)的時候，當級移位暫存器所使用的第三控制訊號會是當級移位暫存器之後N級的移位暫存器所提供之輸出訊號G(n+N)，且當級移位暫存器的第四控制訊號會是當級移位暫存器之後2N級的移位暫存器之驅動節點Q(n+2N)之電位。其中N為自然數。
除了前述的時脈訊號序列之外，部分實施例所呈現的電路尚可運用於其他類型的時脈訊號序列。舉例來說， 請參照圖8A，其為根據本發明之再一實施例所使用的時脈訊號時序圖。其中，提供至第n級移位暫存器的時脈訊號以標號HCn表示，且此類時脈訊號可運用於顯示裝置顯示三維影像的情境裡。在本實施例中，各時脈訊號在同一幀畫面中會提供兩個脈波，而這兩個脈波中間相距一個脈波的時間長度；再者，時脈訊號以連續驅動的兩者為一組，同一組中的時脈訊號為相同波形及相同相位，相鄰的兩組時脈訊號組之間相差約半個脈波的時間長度。舉例來說，時脈訊號HC1與時脈訊號HC2合為一組時脈訊號組，時脈訊號HC3與時脈訊號HC4合為一組時脈訊號組；同一組中的時脈訊號HC1與時脈訊號HC2具有相同的波形以及相同的相位，且在兩個連續的脈波之間間隔有約一個脈波的時間長度，而分屬相鄰的兩組時脈訊號組中的時脈訊號HC1與時脈訊號HC3則相差約半個脈波的時間長度。此外，由於篇幅所限，圖8A中僅表示出提供至第一至八級移位暫存器的時脈訊號HC1~HC8，而從第九級移位暫存器開始所接收的時脈訊號則沒有具體呈現於圖式中。但根據本實施例的運作模式，可以重複將時脈訊號HC1~HC6提供至包括第七級移位暫存器在內的第七級移位暫存器之後的移位暫存器。換句話說，時脈訊號HC1會被提供至第(1+8*m)級移位暫存器，m為大於等於0的整數，時脈訊號HC2會被提供至第(2+8*m)級移位暫存器，時脈訊號HC3會被提供至第(3+8*m)級移位暫存器，時脈訊號HC4會被提供至第(4+8*m)級移位暫存器，時脈訊號HC5會被提供至第(5+8*m)級移位暫存器，時脈訊號HC6會被提供至第(6+8*m)級移位暫存器，時脈訊號HC7會被提供至第(7+8*m)級移位暫存器，時脈訊號HC8會被提供至第(8+8*m)級移位暫存器。
接下來請同時參照圖3、圖8A與圖8B，其中圖8B為根據本發明再一實施例之第一級移位暫存器中所使用到的部分訊號的時序圖。以下以第一級移位暫存器為例進行說明，因此圖式中的參數n將直接以1代入。此外，如第一穩定下拉控制電路200a、第二穩定下拉控制電路205a、第一穩定下拉電路210a以及第二穩定下拉電路215a等電路元件，其大體運作功能與上述各實施例大同小異，在此就不多做說明。
在圖8B所示時序之初，圖3所示之移位暫存器30的第一驅動節點控制電路230a會接收前兩級移位暫存器所提供的啟始訊號ST(1-2)與輸出訊號G(1-2)，並且因為這兩者皆處於高位準，所以輸出訊號G(1-2)會被傳遞到驅動節點Q(1)而使驅動節點Q(1)向上推升至第一電壓位準V1 ，進而導通電晶體T12與T21，使啟始訊號ST(1)與輸出訊號G(1)的電位約略與時脈訊號HC1同步，同樣處於邏輯低的狀態。在此需注意的是，由於此實施例中所使用的時脈訊號是以如圖8A所示般的方式提供，所以第一級移位暫存器所接收的前兩級移位暫存器所使用的時脈訊號，實際上僅與第一移位暫存器所使用的時脈訊號HC1相差半個脈波的時間長度，再加上啟始訊號與輸出訊號都約略與時脈訊號的第一個脈波同步，所以啟始訊號ST(1-2)與輸出訊號G(1-2)都會約略在時脈訊號HC1在此幀畫面中首次被致能的半個脈波時間長度之前，被推升到高位準並維持一段時間(這一段時間在之後被稱為第七期間E7 )。據此，驅動節點Q(1)的電位會在時脈訊號HC1在此幀畫面的第一個脈波前約半個脈波時間長度之處，開始被向上推升。相較起來，前幾個實施例的驅動節點Q(1)的電位則是在時脈訊號HC1的脈波前約一個脈波時間長度之處開始被向上推升。
在第七期間E7 的最後，由於時脈訊號HC1從邏輯低狀態轉變為邏輯高狀態，所以驅動節點Q(1)的電位會因為電晶體T12與電晶體T21的耦合效應而被向上推升至第二電壓位準V2 並持續一段時間(這一段時間在之後被稱為第八期間E8 )。其中，在第八期間E8 初期，也就是電晶體T11因為啟始訊號ST(1-2)與輸出訊號G(1-2)都處於高位準而持續被導通的時候，由於電晶體T11的閘極與第一通路端之間的電位差接近於零，並且電晶體T11的兩個通路端之間的電位差較小，所以電晶體T11的流通電流值很低，藉此可使被推升至第二電壓位準V2 的驅動節點Q(1)的電位不會有過大的電位變化。
到了第八期間E8 的中期，因為使用於本級暫存器之前兩級暫存器的時脈訊號(若以代號指稱，可標記為HC(1-2))轉為邏輯低狀態，所以啟始訊號ST(1-2)與輸出訊號G(1-2)也就隨之轉為低電位，進而使得電晶體T11被截止。
同時，在第八期間E8 的中期，本級暫存器之後四級移位暫存器的驅動節點Q(5)的電位已經開始被推升至第一電壓位準V1 ，而且電晶體T41的一個通路端所接收的輸出訊號G(3)也隨著時脈訊號HC3的變化而被推升至代表致能的高電位。如前所述，在一般的設計條件下，各驅動節點Q(1)或Q(5)的第一電壓位準V1 約略為25伏特，第二電壓位準約略為60伏特，而輸出訊號的高電位則約為30伏特，因此電晶體T41所受到的偏壓，不管是閘極-源極偏壓或者是閘極-汲極偏壓，兩者明顯都小於零。於是，電晶體T41同樣也處於被截止的狀態。
因此，在第八期間E8 的中期之後，由於等同於處在浮接的狀態，所以驅動節點Q(1)的電位將大致維持穩定。
在第八期間E8 的最後，由於時脈訊號HC1從邏輯 高狀態轉變為邏輯低狀態，因此驅動節點Q(1)的電位將因為耦合效應而回降到約略等同於前述的第一電壓位準V1 並持續一段時間(這一段時間在之後稱為第九期間E9 )。很明顯的，在第九期間E9 中由於驅動節點Q(1)還被維持在第一電壓位準V1 ，所以電晶體T21仍可維持開啟，並因此對輸出訊號G(1)提供一條放電路徑。在此同時，隨著驅動節點Q(5)的電位被推升至第二電壓位準，電晶體T41將被導通，因此驅動節點Q(1)的電位將受到輸出訊號G(3)的影響。換言之，藉著調整輸出訊號G(3)的波形，就可以改變驅動節點Q(1)的電位在第九期間E9 內的變化方式。
若以習知技術所使用的移位暫存器來看，驅動節點Q(1)的電位將在第八期間E8 的最後被直接拉低而往一開始的低電位趨近。因此在前述的第九期間E9 中，習知技術所使用的移位暫存器無法利用電晶體T21做為輸出訊號G(1)的放電路徑，輸出訊號G(1)的唯一一條放電路徑就是電晶體T31。也就是這個原因，舊有移位暫存器中的電晶體T31的尺寸必須設計的非常龐大才足以因應高頻率操作的放電速度需求。反過來看，若是採用此實施例中的設計模式，電晶體T31與電晶體T21就可以同時做為輸出訊號G(1)的放電路徑。既然電晶體T31已經不是輸出訊號G(1)的唯一一條放電路徑，那麼在維持同樣放電速度的前提下，就可以大幅度的減少電晶體T31的尺寸，使整體電路的尺寸進一步地縮減。
此外，同樣的，在驅動節點Q(1)處於第九期間E9 內的時候，驅動節點Q(1)並非處於浮接狀態。藉此，除了可以避免其他訊號或漏電現象對節點Q(1)造成影響之外，也可以如上所述般利用電晶體T21來加快輸出訊號G(1)的下拉速 度。
最後，在每幀畫面中的每一時脈訊號的第二個脈波，實際上並不會對所對應的移位暫存器的上述操作造成額外的影響，故在此不多加討論。
從另一個角度來看，本發明的前述各實施例提供了一個驅動移位暫存器群組的方法，其中，此移位暫存器群組使用至少一個前述實施例所提供之移位暫存器。
請參照圖9，其為根據本發明一實施例用於驅動移位暫存器群組的方法的流程圖。在本實施例中，首先先致能移位暫存器所對應的第一控制訊號(步驟S900)，在第一控制訊號被致能經過一段時間之後，再轉而禁能第一控制訊號並致能時脈訊號(步驟S902)。時脈訊號被致能經過一段時間之後會轉為禁能狀態，此時再致能前述的第三控制訊號，並視需求而調整前述的第四控制訊號的電位，以使驅動節點的電位接近先前被致能時的第一控制訊號的電位(步驟S904)。而在步驟S904之後一段時間，再禁能第三控制訊號(步驟S906)。
前述方法係整理先前各實施例後綜合而得，並不限僅能用於特定的實施例中。圖6A、圖7A與圖8A所示的時序圖都能適用於所述的流程之中。
藉由上述的實施例，移位暫存器的效能將能得到有效地改善。請參照圖10，其為根據本發明一實施例之移位暫存器的驅動節點波形與習知技術之移位暫存器的驅動節點波形比較圖。在圖10中，使用本發明實施例所提供之移位暫存器時所造成的當級移位暫存器的驅動節點Q(n)的電位波形以實線表示，而使用習知技術之移位暫存器時所造成的當級移位暫存器的驅動節點Q(n)的電位波形則以虛線表示。如圖 10所示，以實線表示的波形僅需要2.75微秒就可以達到邏輯低電位，而以虛線表示的波形則需要約4.65微秒才能達到邏輯低電位。由此可知，利用本發明實施例所提供之移位暫存器的確可以增快驅動節點的下拉速度。
另請參照圖11，其為根據本發明另一實施例之移位暫存器的驅動節點波形與習知技術之移位暫存器的驅動節點波形比較圖。或者，更進一步地說，圖11所示者為使用如圖8A適用於顯示三維影像之時脈訊號所得之結果。同樣的，在圖11中，使用本發明實施例所提供之移位暫存器時所造成的當級移位暫存器的驅動節點Q(n)的電位波形以實線表示，而使用習知技術之移位暫存器時所造成的當級移位暫存器的驅動節點Q(n)的電位波形則以虛線表示。如圖11所示，以實線表示的波形僅需要3.04微秒就可以達到邏輯低電位，而以虛線表示的波形則需要約4.85微秒才能達到邏輯低電位。由此可知，利用本發明實施例所提供之移位暫存器的確可以增快驅動節點的下拉速度。
最後再請參照圖12，其為根據本發明一實施例之移位暫存器的輸出訊號波形與習知技術之移位暫存器的輸出訊號波形比較圖。在圖12中，使用本發明實施例所提供之移位暫存器時所造成的當級移位暫存器的輸出訊號G(n)的電位波形以實線表示，而使用習知技術之移位暫存器時所造成的當級移位暫存器的輸出訊號G(n)的電位波形則以虛線表示。如圖12所示，以實線表示的波形僅需要3.26微秒就可以達到邏輯低電位，而以虛線表示的波形則需要約6.38微秒才能達到邏輯低電位。由此可知，利用本發明實施例所提供之移位暫存器的確可以增快輸出訊號的下拉速度。
20‧‧‧移位暫存器
200‧‧‧第一穩定下拉控制電路
205‧‧‧第二穩定下拉控制電路
210‧‧‧第一穩定下拉電路
215‧‧‧第二穩定下拉電路
220‧‧‧第一輸出端控制電路
225‧‧‧第一輸出端
230‧‧‧第一驅動節點控制電路
240‧‧‧第二驅動節點控制電路
A‧‧‧第一控制訊號
B‧‧‧第二控制訊號
C‧‧‧第三控制訊號
D‧‧‧第四控制訊號
G(n)‧‧‧輸出訊號
HCn‧‧‧時脈訊號
LC1、LC2‧‧‧輸入訊號
Q(n)‧‧‧第n級移位暫存器的驅動節點
ST(n)‧‧‧第n級移位暫存器的啟始訊號
VSS‧‧‧預設電位

Claims (10)

  1. 一種移位暫存器模組，包括多個移位暫存器，該些移位暫存器以級連方式依序相接且各自提供一輸出訊號，每一該些移位暫存器包括：一第一輸出端，提供該輸出訊號；一第一輸出端控制電路，電性耦接至該第一輸出端，該第一輸出端控制電路接收一時脈訊號，並根據一驅動節點之電位而決定是否將該時脈訊號傳遞至該第一輸出端；一第一驅動節點控制電路，電性耦接至該驅動節點，該第一驅動節點控制電路接收一第一控制訊號，並根據一第二控制訊號而決定是否將該第一控制訊號傳遞至該驅動節點；以及一第二驅動節點控制電路，電性耦接至該驅動節點，該第二驅動節點控制電路接收一第三控制訊號，並根據一第四控制訊號而決定是否將電荷從該第三控制訊號傳遞至該驅動節點，其中，該些移位暫存器中的一第一移位暫存器的該第三控制訊號為該第一移位暫存器之後N級的該移位暫存器所提供之該輸出訊號，且該第一移位暫存器的該第四控制訊號為該第一移位暫存器之後2N級的該移位暫存器之該驅動節點之電位，N為自然數。
  2. 如申請專利範圍第1項所述之移位暫存器模組，其中該第二驅動節點控制電路包括：一電晶體，該電晶體包括一控制端、一第一通路端以及 一第二通路端，該控制端接收該第四控制訊號，該第一通路端電性耦接至該驅動節點，該第二通路端接收該第三控制訊號。
  3. 如申請專利範圍第1或2項所述之移位暫存器模組，其中每一該些移位暫存器更包括：一第二輸出端，提供一啟始訊號；以及一第二輸出端控制電路，電性耦接至該第二輸出端，該第二輸出端控制電路接收該時脈訊號，並根據該驅動節點之電位而決定是否將該時脈訊號傳遞至該第二輸出端，其中，該第一移位暫存器的該第一控制訊號是該第一移位暫存器之前N級的該移位暫存器所輸出的該啟始訊號，且該第一移位暫存器的該第二控制訊號也是該第一移位暫存器之前N級的該移位暫存器所輸出的該啟始訊號。
  4. 如申請專利範圍第1或2項所述之移位暫存模組，其中該第一移位暫存器的該第一控制訊號是該第一移位暫存器之前N級的該移位暫存器之該輸出訊號。
  5. 如申請專利範圍第4項所述之移位暫存模組，其中該第一移位暫存器的該第二控制訊號是該第一移位暫存器之前N級的該移位暫存器之該輸出訊號。
  6. 一種移位暫存器模組，包括多個移位暫存器，該些移位暫存器以級連方式依序相接且各自提供一輸出訊號，每一該些移位暫存器包括： 一第一輸出端，提供該輸出訊號；一第一輸出端控制電路，電性耦接至該第一輸出端，該第一輸出端控制電路接收一時脈訊號，並根據一驅動節點之電位而決定是否將該時脈訊號傳遞至該第一輸出端；一第一驅動節點控制電路，電性耦接至該驅動節點，該第一驅動節點控制電路接收一第一控制訊號，並根據一第二控制訊號而決定是否將該第一控制訊號傳遞至該驅動節點；以及一第二驅動節點控制電路，電性耦接至該驅動節點，該第二驅動節點控制電路接收一第三控制訊號，並根據一第四控制訊號而決定該驅動節點是否響應於該第三控制訊號操作而下拉電位；其中，該些移位暫存器中的一第一移位暫存器的該第三控制訊號為該第一移位暫存器之後N級的該移位暫存器所提供之該輸出訊號，且該第一移位暫存器的該第四控制訊號為該第一移位暫存器之後2N級的該移位暫存器之該驅動節點之電位，N為自然數。
  7. 如申請專利範圍第6項所述之移位暫存器模組，其中該第二驅動節點控制電路包括：一電晶體，該電晶體包括一控制端、一第一通路端以及一第二通路端，該控制端接收該第四控制訊號，該第一通路端電性耦接至該驅動節點，該第二通路端接收該第三控制訊號。
  8. 一種驅動如申請專利範圍第1項所述移位暫存器模組 的方法，包括依序進行以下步驟：a.致能該第一移位暫存器所對應的該第一控制訊號；b.禁能該第一移位暫存器所對應的該第一控制訊號並致能該第一移位暫存器所對應的該時脈訊號；c.禁能該第一移位暫存器所對應的該時脈訊號，並致能該第三控制訊號且使該驅動節點的電位位準接近被致能時的該第一控制訊號的電位位準；以及d.禁能該第三控制訊號。
  9. 如申請專利範圍第8項所述之方法，其中該第一移位暫存器所對應的該時脈訊號的致能期間與該第一移位暫存器之後一級的移位暫存器所對應的該時脈訊號的致能期間有部分重疊，該第一移位暫存器所對應的該時脈訊號的致能期間與該第一移位暫存器之前一級的移位暫存器所對應的該時脈訊號的致能期間有部分重疊，且該第一移位暫存器之後一級的移位暫存器所對應的該時脈訊號的致能期間與該第一移位暫存器之前一級的移位暫存器所對應的該時脈訊號的致能期間不相重疊。
  10. 如申請專利範圍第8項所述之方法，其中該些移位暫存器以兩個為一組，同一組中的該兩個移位暫存器所對應的為同樣的該時脈訊號，包含該第一移位暫存器的一指定組所對應的該時脈訊號的致能期間與該指定組之前一組所對應的該時脈訊號的致能期間有部分重疊，且該指定組之前一組所對應的該時脈訊號的致能期間與該指定組之後一組所對應的該時脈訊號的致能期間不相重疊。
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