TWI570686B - 驅動電路 - Google Patents

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TWI570686B
TWI570686B TW105101779A TW105101779A TWI570686B TW I570686 B TWI570686 B TW I570686B TW 105101779 A TW105101779 A TW 105101779A TW 105101779 A TW105101779 A TW 105101779A TW I570686 B TWI570686 B TW I570686B
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林煒力
董哲維
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Description

驅動電路
本發明是一種驅動電路，用於驅動一種顯示裝置。
近年來，隨著顯示器技術的快速發展，依消費者需求，各類顯示器設計廣泛發展，其中窄邊框(slim border)顯示器已成為一種市場主流。窄邊框顯示器主要技術手段在於，透過將驅動晶片(Driver IC)製作在玻璃基板上的方式，也就是陣列上閘極驅動電路(Gate Driver on Array, GOA)，藉此改善傳統顯示器上需預留較多的空間設置電路的設計，而達到窄邊框的目標。
本發明提供一種驅動電路，驅動電路具有控制模組以及移位暫存器模組。控制模組用以根據起始訊號及操作訊號產生控制訊號。移位暫存器模組用以接收控制訊號並產生驅動訊號至顯示裝置。
根據本揭露一實施例中的一種控制模組。控制模組具有致能單元、上拉單元以及下拉單元。致能單元用以接收起始訊號，並根據第一操作訊號產生致能訊號。上拉單元用以接收致能訊號，並根據第一工作電壓產生控制訊號。下拉單元電性耦接於致能單元，用以根據第二操作訊號將致能訊號下拉至第二工作電壓。
根據本揭露一實施例中的一種下拉單元。此下拉單元包括多個下拉單位。此下拉單位具有電晶體，用以接收第二操作訊號，將致能訊號下拉至第二工作電壓。
綜合以上所述，本揭露提供一種驅動電路，根據操作訊號調整初始的控制訊號，以及藉由操作訊號下拉控制訊號提高穩壓狀態，使得初始的控制訊號具有相同的波寬以及電壓位準，減少其訊號擾動，而改善面板顯示不均的現象。
以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
請參照圖1，圖1係為根據本揭露內容之一習知的顯示裝置100。如圖1所示，本揭露習知之顯示裝置100主要包括驅動電路110以及顯示面板120。更詳細的來說，驅動電路110包含起始電路112以及複數個移位暫存器114，由起始電路112接收起始訊號STP(Start pulses)，移位暫存器114依序致能產生驅動訊號G(N)輸出至顯示面板120。
如圖1所示，此驅動電路110為1傳5的驅動電路，換言之，第N級移位暫存器114輸出控制訊號Q(N+4)傳送至第(N+4)級移位暫存器114，而第(N+4)級移位暫存器114致能產出第(N+4)級閘極訊號G(N+4)。具體而言，起始電路112用以分別產生第1級控制訊號Q(1)至第4級控制訊號Q(4)，而第1級移位暫存器114至第4級移位暫存器114各自依序接收第1級控制訊號Q(1)至第4級控制訊號Q(4)致能。驅動電路110的第1級移位暫存器114至第4級移位暫存器114也依序產生第5級移位暫存器114的控制訊號Q(5)至第8級移位暫存器114的控制訊號Q(8)。此外，第1級移位暫存器114至第8級移位暫存器114依序接收第一時脈控制訊號HC1至第八時脈控制訊號HC8，第1級移位暫存器至第8級移位暫存器分別根據依序的第一時脈控制訊號HC1至第八時脈控制訊號HC8以及第1級控制訊號Q(1)至第8級控制訊號Q(8)致能產生第1級閘極訊號G(1)至第8級閘極訊號G(8)至顯示面板120，而驅動顯示面板120中的各畫素單元以顯示畫面。
起始電路112包含第一電晶體T1至第四電晶體T4。如圖1所示，電晶體T1~T4各自形成二極體連接，即電晶體T1~T4各自的閘級分別耦接各自的汲極，而一起接收起始訊號STP(Start pulses)，由起始訊號STP(Start pulses)同時致能起始電路112產生第1級控制訊號Q(1)至第4級控制訊號Q(4)，分別輸入至第1級移位暫存器114至第4級移位暫存器114，分別接收第一時脈控制訊號HC1至第四時脈控制訊號HC4輸出第1級閘極訊號G(1)至第4級閘極訊號G(4)至顯示面板120。
換言之，起始電路112的電晶體T1~T4接收相同的起始訊號STP(Start pulses)，同時致能產生第1級控制訊號Q(1)至第4級控制訊號Q(4)，但第1級移位暫存器114至第4級移位暫存器114分別接收不同致能時序的第一時脈控制訊號HC1至第四時脈控制訊號HC4，藉此依序輸出不同時序的第1級閘極訊號G(1)至第4級閘極訊號G(4)，如圖2A至圖2B所示，分別繪示起始訊號STP與脈控制訊號兩種實施時序圖。
圖2A是第一種情況時，起始訊號STP與第一時脈控制訊號HC1至第四時脈控制訊號HC4致能時序並未重疊，第一時脈控制訊號HC1至第四時脈控制訊號HC4的脈衝依序開啟且寬度相同，換言之，當起始訊號STP同時致能電晶體T1~T4，即具有相同的充電時間T Charged，但第一時脈控制訊號HC1至第四時脈控制訊號HC4分別具有不同電位保持時間T Hold，使得第1級移位暫存器114至第4級移位暫存器114在保持時間內漏電程度不同，因此輸出的第1級控制訊號Q(1)至第4級控制訊號Q(4) 電壓位準差異甚大，而驅動面內畫素時發生亮度不均勻的情況。
圖2B是第二種情況時，起始訊號STP與第一時脈控制訊號HC1至第四時脈控制訊號HC4致能時序部份重疊，第一時脈控制訊號HC1至第四時脈控制訊號HC4的脈衝依序開啟且寬度相同。更具體而言，起始訊號STP的脈衝致能時間內，第一時脈控制訊號HC1至第四時脈控制訊號HC4分別依序開啟，且起始訊號STP下降邊緣與第四時脈控制訊號HC4的上升邊緣為同步切換。此驅動方式中的電晶體T1～T4分別具有不同的充電時間T Charge，同樣會造成第1級控制訊號Q(1)至第4級控制訊號Q(4)電壓位準差異，使得顯示畫面亮度不均勻。
綜合上述兩種情況發生其中任一者，由於第1級控制訊號Q(1)至第4級控制訊號Q(4)充電時的電性差異，最終都會使得輸出電壓位準產生差異，而本電路結構為1傳5的驅動電路，因第1級控制訊號Q(1)至第4級控制訊號Q(4)的差異，連帶影響著下傳電路的電壓位準差異，降低顯示畫面品質。
圖3是根據本發明揭露之一實施例繪示的一種驅動電路300的示意圖。驅動電路300可應用於顯示裝置中，提供閘極訊號至面板內畫素陣列(圖未示)。在本實施例中，驅動電路300是以1傳5的驅動電路架構作為示意圖闡明本揭露概念，但本揭露實施方式不以此為限。請參考圖3，驅動電路300包括控制模組310以及移位暫存器模組320。控制模組310由起始訊號STP致能，並依序接收第一操作訊號(OP1、OP2、OP3及OP4)以及第二操作訊號(OP5、OP6、OP7及OP8)，產生第1級控制訊號Q(1)至第4級控制訊號Q(4)。而移位暫存器模組320具有四個移位暫存器單元(321、322、323及324)，如圖所示，第1級移位暫存器單元321至第4級移位暫存器單元324分別接收控制模組310輸出的第1級控制訊號Q(1)至第4級控制訊號Q(4)，以及根據不同致能時序的第一時脈控制訊號HC1至第四時脈控制訊號HC4，藉此依序輸出第1級閘極訊號G(1)至第4級閘極訊號G(4)至相對應的畫素陣列，以及第5級控制訊號Q(5)至第8級控制訊號Q(8)至移位暫存器模組330。
同樣地，移位暫存器模組330具有四個移位暫存器單元(331、332、333及334)，第5級移位暫存器單元331至第8級移位暫存器單元334分別接收第5級控制訊號Q(5)至第8級控制訊號Q(8)以及第五時脈控制訊號HC5至第八時脈控制訊號HC8，依序產生第5級閘極訊號G(5)至第8級閘極訊號G(8)至相對應的畫素陣列，以及第9級控制訊號Q(9)至第12級控制訊號Q(12)至移位暫存器模組340。移位暫存器模組340包含移位暫存器單元(341、342、343及344)，操作方式亦如上述實施方式，分別輸出第13級控制訊號Q(13)至第16級控制訊號Q(16)至移位暫存器模組350中的移位暫存器單元351、352、353及354。
本實施例中，驅動電路300是採用八相位(8-phase)的驅動方式。具體而言，移位暫存器模組320是接收第一時脈控制訊號HC1至第四時脈控制訊號HC4輸出第1級閘極訊號G(1)至第4級閘極訊號G(4)。移位暫存器模組330和移位暫存器模組350是接收第五時脈控制訊號HC5至第八時脈控制訊號HC8輸出第5級閘極訊號G(5)至第8級閘極訊號G(8)。同樣地，移位暫存器模組340是接收第一時脈控制訊號HC1至第四時脈控制訊號HC4輸出第9級閘極訊號G(9)至第12級閘極訊號G(12)。移位暫存器模組350是接收第五時脈控制訊號HC5至第八時脈控制訊號HC8輸出第13級閘極訊號G(13)至第16級閘極訊號G(16)。
請參照圖4為根據本發明一實施例繪示的一種控制模組400的示意圖。控制模組400包含致能單元410、下拉單元420以及上拉單元430。致能單元410具有四個致能單位411、412、413及414。每一致能單位411~414分別具有第一電晶體T1~T4接收起始訊號STP，以及第二電晶體T5~T8接收第一操作訊號OP1~OP4，每一致能單位分別輸出致能訊號EN1~EN4提供至上拉單元430，每一致能訊號EN1~EN4分別對應到第1級控制訊號Q(1)至第4級控制訊號Q(4)。
致能單位411~414的第一電晶體T1~T4以及第二電晶體T5~T8之每一者包含控制端、第一端和第三端。舉例來說，致能單位411具有第一電晶體T1以及第二電晶體T5，第一電晶體T1的控制端電性耦接於第一電晶體T1的第一端，並接收起始訊號STP，而第一電晶體T1的第二端電性耦接至第二電晶體T5的控制端以及下拉單元420。第二電晶體T5的第一端接收第一操作訊號OP1，第二電晶體T5的第二端電性耦接至上拉單元430。換言之，第二電晶體T5根據源自第一電晶體T1的起始訊號STP以及第一操作訊號OP1輸出致能訊號EN1~EN4至上拉單元430。同理所至，致能單位411~414的第一電晶體T1~T4以及第二電晶體T5~T8分別根據上述實施方式電性耦接，藉此分別接收第一操作訊號OP1、OP2、OP3或OP4。
下拉單元420具有下拉單位421、422、423以及424，每一下拉單位421~424分別具有第三電晶體T9~T12，第三電晶體T9~T12之每一者包含控制端、第一端和第三端。第三電晶體T9~T12的控制端接收第二操作訊號OP5、OP6、OP7或OP8，第三電晶體T9~T12的第一端電性耦接於第一電晶體T1~T4的第二端與第二電晶體T5~T8的控制端，且第三電晶體T9~12的第二端電性耦接於第二工作電壓V2。因此，下拉單元420藉由第三電晶體T9~T12根據第二操作訊號致能時脈分別將第二電晶體T5~T8的控制端電壓穩壓至第二工作電壓V2，其中第二工作電壓可為系統低電壓位準Vss或參考電壓位準，然本實施例並不以此為限。
上拉單元430具有上拉單位431、432、433以及434，每一上拉單位431~434分別具有第四電晶體T13~T16，第四電晶體T13~T16之每一者包含控制端、第一端和第三端。第四電晶體T13~T16的控制端接收第二電晶體T5~T8的第二端，第四電晶體T13~T16的第一端電性耦接於第一工作電壓V1，第一工作電壓可為系統高電壓位準VGH或預設電壓位準，且第一工作電壓V1位準高於第二工作電壓V2位準。而第四電晶體T13~T16的第二端輸出第1級控制訊號Q(1)至第4級控制訊號Q(4)。
根據上述的控制模組400的電路架構以及操作方式，提高驅動電路中前端移位暫存器輸出的第1級控制訊號Q(1)至第4級控制訊號Q(4)均勻性，維持驅動電路的驅動能力，減少顯示畫面亮度不均勻現象。
圖5為根據圖4控制模組400的一種驅動時序示意圖，其中第一操作訊號OP1、OP2、OP3以及OP4和第二操作訊號OP5、OP6、OP7以及OP8為依序開啟致能且有部分重疊的訊號。起始訊號STP、第一操作訊號OP1、OP2、OP3或OP4以及第二操作訊號OP5、OP6、OP7或OP8的致能區間分別具有電壓抬升邊緣以及電壓下降邊緣，且起始訊號STP的致能電壓抬升時間早於第一操作訊號OP1、OP2、OP3或OP4的致能電壓抬升時間，起始訊號STP的致能電壓下降時間晚於第一操作訊號OP1、OP2、OP3或OP4的致能電壓抬升時間。在本示意圖中，起始訊號STP的致能電壓下降時間與第二操作訊號OP5的致能電壓抬升時間為同步，換言之，起始訊號STP的致能電壓下降時間不晚於第二操作訊號OP5的致能電壓抬升時間 ，然本實施例並不以此為限。除此之外，下拉單位421~424耦接的第二操作訊號OP5~OP8與對應連接的致能單位411~414耦接的第一操作訊號OP1~OP4彼此互不重疊，舉例來說，下拉單位421的第三電晶體T9的控制端接收第二操作電壓OP5，致能單位411的第二電晶體T5的第一端接收第一操作電壓OP1，第二操作電壓OP5與第一操作電壓OP1驅動致能脈衝互不重疊。
本發明亦提供一種應用於2D顯示模式與3D顯示模式的驅動方式。請參考圖6A跟圖6B為根據本發明一實施例繪示的另一種驅動時序示意圖，分別為2D顯示模式與3D顯示模式的實施方式，同樣的，起始訊號STP的致能電壓抬升時間早於第一操作訊號OP1、OP2、OP3或OP4的致能電壓抬升時間，起始訊號STP的致能電壓下降時間晚於第一操作訊號OP1、OP2、OP3或OP4的致能電壓抬升時間。當顯示裝置為2D顯示模式時，第一操作訊號OP1、OP2、OP3以及OP4和第二操作訊號OP5、OP6、OP7以及OP8為依序開啟致能且有部分重疊的訊號；當顯示裝置為3D顯示模式時，相鄰兩操作訊號為同步訊號，具體而言，第一操作訊號OP1與OP2為同步訊號，第一操作訊號OP3與OP4為同步訊號，第二操作訊號OP5與OP6為同步訊號，第二操作訊號OP7與OP8為同步訊號，藉此同步驅動左右眼的畫素以呈現影像資訊。3D顯示模式的第一操作訊號OP1、OP2、OP3以及OP4與第二操作訊號OP5、OP6、OP7以及OP8的操作頻率高於2D顯示模式的第一操作訊號OP1、OP2、OP3以及OP4與第二操作訊號OP5、OP6、OP7以及OP8。
如上述的驅動方式中，第一操作訊號OP1與第一操作訊號OP2分別對應第七時脈訊號HC7與第八時脈訊號HC8，第一操作訊號OP3與第一操作訊號OP4分別對應第一時脈訊號HC1與第二時脈訊號HC2。本揭露根據上述第一操作訊號OP1~OP4的操作方式，提供三種第二時脈訊號OP5~OP8的訊號耦接方式。第一種電性耦接方式，第二操作訊號OP5至第二操作訊號OP8可分別為依序的相應第三時脈訊號HC3至相應第六時脈訊號HC6。第二種電性耦接方式，第二操作訊號OP5至第二操作訊號OP8可分別為依序的相應第3級閘極訊號G(3)至相應第6級閘極訊號G(6)。
第三種電性耦接方式，請參考圖7為本發明一實施例繪示的一種移位暫存器單元示意圖。移位暫存器700包含上拉模組710、下拉模組720、主下拉模組730以及驅動模組740。上拉模組710包含電晶體T17以及電晶體T18，電晶體T17接收第n級時脈訊號HC(n)負責對第n級控制訊號Q(n)進行充電，電晶體T17的一端為第n級節點A(n)耦接電晶體T18的閘極端，且電晶體T18的一端負責輸出第(n+4)級控制訊號Q(n+4)下傳訊號至第(n+4)級移位暫存器。下拉模組720與主下拉模組730分別對第n級閘極訊號G(n)或第n級控制訊號Q(n)進行穩壓下拉動作。驅動模組740接收第n級時脈訊號HC(n)對第n級驅動訊號Q(n)抬升電壓位準，並輸出第n級閘極訊號G(n)。搭配本發明的驅動電路及其操作方式，第二操作訊號OP5至第二操作訊號OP8可電性耦接至移位暫存器的內部節點A(n)，具體而言，第二操作訊號OP5耦接至相應第3級移位暫存器單元的節點A(3)訊號，第二操作訊號OP6耦接至相應第4級移位暫存器單元的節點A(4)訊號，第二操作訊號OP7耦接至相應第5級移位暫存器單元的節點A(5)訊號，第二操作訊號OP8耦接至相應第6級移位暫存器單元的節點A(6)訊號。
雖然本發明以上述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
100‧‧‧顯示裝置
110‧‧‧驅動電路
112‧‧‧起始電路
114、700‧‧‧移位暫存器
120‧‧‧畫素陣列
Q(1)‧‧‧第1級控制訊號
Q(2)‧‧‧第2級控制訊號
Q(3)‧‧‧第3級控制訊號
Q(4)‧‧‧第4級控制訊號
Q(5)‧‧‧第5級控制訊號
Q(6)‧‧‧第6級控制訊號
Q(7)‧‧‧第7級控制訊號
Q(8)‧‧‧第8級控制訊號
Q(9)‧‧‧第9級控制訊號
Q(10)‧‧‧第10級控制訊號
Q(11)‧‧‧第11級控制訊號
Q(12)‧‧‧第12級控制訊號
HC1‧‧‧第一時脈控制訊號
HC2‧‧‧第二時脈控制訊號
HC3‧‧‧第三時脈控制訊號
HC4‧‧‧第四時脈控制訊號
HC5‧‧‧第五時脈控制訊號
HC6‧‧‧第六時脈控制訊號
HC7‧‧‧第七時脈控制訊號
HC8‧‧‧第八時脈控制訊號
G(1)‧‧‧第1級閘極訊號
G(2)‧‧‧第2級閘極訊號
G(3)‧‧‧第3級閘極訊號
G(4)‧‧‧第4級閘極訊號
G(5)‧‧‧第5級閘極訊號
G(6)‧‧‧第6級閘極訊號
G(7)‧‧‧第7級閘極訊號
G(8)‧‧‧第8級閘極訊號
G(9)‧‧‧第9級閘極訊號
G(10)‧‧‧第10級閘極訊號
G(11)‧‧‧第11級閘極訊號
G(12)‧‧‧第12級閘極訊號
STP‧‧‧起始訊號
OP1、OP2、OP3、OP4‧‧‧第一操作訊號
OP5、OP6、OP7、OP8‧‧‧第二操作訊號
EN1、EN2、EN3、EN4‧‧‧致能訊號
300‧‧‧驅動電路
310‧‧‧控制模組
320、320、340、350‧‧‧移位暫存器模組
321、322、323、324、331、332、333、334、341、342、343、344、351、352、353、354‧‧‧移位暫存器單元
400‧‧‧控制模組
410‧‧‧致能單元
420‧‧‧下拉單元
430‧‧‧上拉單元
411、412、413、414‧‧‧致能單位
421、422、423、424‧‧‧下拉單位
431、432、433、434‧‧‧上拉單位
T1、T2、T3、T4‧‧‧第一電晶體
T5、T6、T7、T8‧‧‧第二電晶體
T9、T10、T11、T12‧‧‧第三電晶體
T13、T14、T15、T16‧‧‧第四電晶體
V1‧‧‧第一工作電壓
V2‧‧‧第二工作電壓
710‧‧‧上拉模組
720‧‧‧下拉模組
730‧‧‧主下拉模組
740‧‧‧驅動模組
T17、T18‧‧‧電晶體
HC(n)‧‧‧第n級時脈訊號
Q(n)‧‧‧第n級控制訊號
Q(n+4)‧‧‧第(n+4)級控制訊號
G(n)‧‧‧第n級閘極訊號
Vss‧‧‧系統低電壓位準
A(n)‧‧‧第n級移位暫存器內部節點
A(3)‧‧‧第3級移位暫存器內部節點
A(4)‧‧‧第4級移位暫存器內部節點
A(5)‧‧‧第5級移位暫存器內部節點
A(6)‧‧‧第6級移位暫存器內部節點
圖1係為根據習知之顯示器的驅動電路的電路示意圖。 圖2A係為繪示一種起始訊號和時脈訊號的時序圖。 圖2B係為繪示另一種起始訊號和時脈訊號的時序圖。 圖3係為本發明之一實施例繪示的一種驅動電路的示意圖。 圖4係為根據本發明之一實施例繪示的一種控制模組的示意圖。 圖5係為根據圖4的一種驅動時序示意圖。 圖6A係為根據本發明之一實施例繪示的一種2D顯示模態驅動時序示意圖。 圖6B係為根據本發明之一實施例繪示的一種3D顯示模態驅動時序示意圖。 圖7為本發明一實施例繪示的一種移位暫存器單元示意圖。
400‧‧‧控制模組
410‧‧‧致能單元
420‧‧‧下拉單元
430‧‧‧上拉單元
411、412、413、414‧‧‧致能單位
421、422、423、424‧‧‧下拉單位
431、432、433、434‧‧‧上拉單位
Q(1)‧‧‧第1級控制訊號
Q(2)‧‧‧第2級控制訊號
Q(3)‧‧‧第3級控制訊號
Q(4)‧‧‧第4級控制訊號
STP‧‧‧起始訊號
EN1、EN2、EN3、EN4‧‧‧致能訊號
OP1、OP2、OP3、OP4‧‧‧第一操作訊號
OP5、OP6、OP7、OP8‧‧‧第二操作訊號
T1、T2、T3、T4‧‧‧第一電晶體
T5、T6、T7、T8‧‧‧第二電晶體
T9、T10、T11、T12‧‧‧第三電晶體
T13、T14、T15、T16‧‧‧第四電晶體
V1‧‧‧第一工作電壓
V2‧‧‧第二工作電壓

Claims (10)

  1. 一種驅動電路，用以驅動一顯示裝置，包括：一控制模組，用以根據一起始訊號及複數個操作訊號輸出複數個控制訊號，包括：一致能單元，用以接收該起始訊號，併根據複數個第一操作訊號輸出複數個致能訊號；一上拉單元，用以接收該些致能訊號，並根據一第一工作電壓輸出該些控制訊號；以及一下拉單元，電耦接於該致能單元，用以根據一第二操作訊號將複數個致能訊號下拉至一第二工作電壓；以及一移位暫存器模組，包括複數個移位暫存器單元，用以接收該些控制訊號並產生複數個驅動訊號；其中該起始訊號的致能電壓抬升時間早於該些第一操作訊號致能電壓抬升時間。
  2. 如請求項1所述之驅動電路，其中該起始訊號的致能電壓下降時間晚於該些第一操作訊號致能電壓抬升時間。
  3. 如請求項1所述之驅動電路，其中該致能單元包括複數個致能單位，其中每一致能單位包括：一第一電晶體，包括一控制端電性耦接於一第一端，用以接收該起始訊號以及一第二端；以及 一第二電晶體，包含一控制端電性耦接於該第一電晶體之該第二端、一第一端用以接收該些第一操作訊號其中之一者，以及一第二端用以提供該些致能訊號其中之一者。
  4. 如請求項3所述之驅動電路，其中該下拉單元包括複數個下拉單位，每一下拉單位包括一第三電晶體，該第三電晶體包括：一控制端，用以接收該些第二操作訊號其中之一者；一第一端，電性耦接於該第一電晶體之該第二端以及該第二電晶體之該控制端；以及一第二端，電性耦接於該第二工作電壓。
  5. 如請求項3所述之驅動電路，其中該上拉單元包括複數個上拉單位，每一上拉單位包括一第四電晶體，該第四電晶體包括：一控制端，電性耦接於該第二電晶體之該第二端，用以接收該些致能訊號其中之一者；一第一端，電性耦接於該第一工作電壓；以及一第二端，電性耦接於該些移位暫存器單元其中之一者。
  6. 如請求項4所述之驅動電路，其中該些致能單位其中之一者耦接的該第一操作訊號係與其相對應的該些下拉單位其中之一者耦接的該第二操作訊號互不重疊。
  7. 如請求項1所述之驅動電路，其中該第一工作電壓之電壓位準高於該第二工作電壓之電壓位準。
  8. 如請求項1所述之驅動電路，當該操作於一第一顯示模態時，該控制模組依序接收該些操作訊號致能輸出該些控制訊號。
  9. 如請求項1所述之驅動電路，當該操作於一第二顯示模態時，該控制模組接收之相鄰操作訊號為同步訊號。
  10. 如請求項1所述之驅動電路，該驅動電路用以操作於一2D顯示模態或一3D顯示顯示模態。
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