TW201508715A - 移位暫存器電路 - Google Patents

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Chun-Hsin Liu
Chia-Heng Chen
shu-fang Hou
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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Abstract

一種移位暫存器電路，包含下拉控制電路、下拉電路、主下拉電路、二維模式上拉電路及三維模式上拉電路。下拉電路電性連接於下拉控制電路。主下拉電路電性連接於第一下拉電路，用以下拉驅動訊號與閘極控制訊號。其中，當二維模式上拉電路運作時，第一類第一移位暫存器係產生第二驅動訊號至移位暫存器電路中之第二類第一移位暫存器。當三維模式上拉電路運作時，第一類第一移位暫存器係產生第五驅動訊號至移位暫存器電路中之第一類第三移位暫存器。

Description

移位暫存器電路
本發明係關於一種應用於顯示裝置中的移位暫存器；特別關於一種可應用於顯示裝置中且具有可以適應不同顯示模式功能的移位暫存器。
目前面板產業技術的日益增進，除了對面板本身的畫質有所要求外，面板體積的微小化更是一個趨勢，並且在成本的角度來看，當然也是希望在相同的功能條件下，其生產成本可以越低越好，為了滿足以上需求，持續有新技術的產生。先前技術中關於閘極脈波訊號(Gate Pulse Signal)和資料脈波訊號(Data Pulse Signal)的產生都是使用外加的驅動IC(Integrated Circuit)來達到訊號產生的功用，不但是浪費成本，也多了一道步驟，因此為了考慮到成本的效益，便直接將閘極驅動IC(Gate Driver IC)上的移位暫存器(Shift Register)製作在玻璃基板上面，也就是我們目前常聽到的GOA(Gate Driver on Array)技術。
由於現在於顯示器的規格要求愈趨多元，不僅追求較高的掃描頻率，甚至希望二維(2-Dimension,2D)模式跟三維(3-Dimension,3D)模式顯示可以在同一個面板中切換操作。基於以上的需求，在電路傳遞架構上就必須要有所更動。舉例而言，現有的顯示器可能只有60赫茲(Hz)的掃描頻率，因此只能滿足如第1圖所示之2D模式操作的需求(驅動相鄰之下一掃 描線)。但是如果利用相同的顯示器電路架構進行3D模式之操作，由於第一級和第二級的輸出是相同的相位(Phase)(如第2圖所示)，傳統的驅動下一相鄰之掃描線之方式將不再適用。
但是在60赫茲(Hz)的操作頻率下，為了滿足3D模式操作之需求會有三個高頻訊號寬度的飄移時間存在的情況，而會有漏電或受其他訊號干擾的問題產生。也就是說，當顯示器在2D模式下操作時，驅動電路每隔一個時脈就會驅動相鄰之下一掃描線；但如果顯示器在3D模式下操作時，由於必須每隔一個時脈驅動下第四掃描線，這會讓此驅動電路在其中三個時脈期間沒有運作，且讓電路之輸出訊號呈浮接(Floating)狀態，進而造成訊號不穩定且易受其他訊號干擾。
本發明提出一種移位暫存器電路包含第一類第一移位暫存器。此第一類第一移位暫存器由第一驅動訊號所驅動，以輸出第一閘極控制訊號，第一類第一移位暫存器包括第一下拉控制電路、第一下拉電路、第一主下拉電路(Key Pull-Down Circuit)、三維模式上拉電路及二維模式上拉電路。第一下拉電路電性連接於第一下拉控制電路，第一主下拉電路電性連接於第一下拉電路，用以下拉第一驅動訊號與第一閘極控制訊號。三維模式上拉電路用以接收第一閘極控制訊號、第一脈波訊號與第二脈波訊號，以產生另一第一驅動訊號。而二維模式上拉電路，則是接收第一閘極控制訊號、第一脈波訊號與第二脈波訊號以產生第二驅動訊號。
其中，當二維模式上拉電路運作時，第一類第一移位暫存器係產生第二驅動訊號至移位暫存器電路中之第二類第一移位暫存器，使 得第二類第一移位暫存器產生第二閘極控制訊號。前述之第一類第一移位暫存器係對應於第一掃描線而第二類第一移位暫存器對應於第二掃描線。
在本發明之一實施例中，第二類第一移位暫存器同樣包含第二類第一移位暫存器之第一下拉控制電路、第二類第一移位暫存器之第一下拉電路、第二類第一移位暫存器之第一主下拉電路、第二類第一移位暫存器之三維模式上拉電路及第二類第一移位暫存器之二維模式上拉電路。第二類第一移位暫存器之第一下拉電路電性連接於第二類第一移位暫存器之第一下拉控制電路，第二類第一移位暫存器之第一主下拉電路電性連接於第二類第一移位暫存器之第一下拉電路，用以下拉第二驅動訊號與第二閘極控制訊號。第二類第一移位暫存器之三維模式上拉電路，用以接收第一閘極控制訊號、第一脈波訊號與第二脈波訊號，以產生第二類第一移位暫存器之另一第一驅動訊號。而第二類第一移位暫存器之二維模式上拉電路，同樣是用以接收另一第一閘極控制訊號、第一脈波訊號以及第二脈波訊號以產生第二驅動訊號。
在本發明之一實施例中，第二類第一移位暫存器之二維模式上拉電路運作時，第二類第一移位暫存器係產生第三驅動訊號至移位暫存器電路之對應於第三掃瞄線之第一類第二移位暫存器。當移位暫存器電路操作於二維模式時，第一類第二移位暫存器係產生第四驅動訊號至移位暫存器電路之對應於第四掃描線的第二類第二移位暫存器。
在本發明之一實施例中，當第一類第一移位暫存器之三維模式上拉電路運作時，第一類第一移位暫存器係產生第五驅動訊號至移位暫存器電路之對應於第五掃描線的第一類第三移位暫存器。而移位暫存器電 路操作於三維模式時，第二類第一移位暫存器係產生第六驅動訊號至對應於第六掃描線之第二類第三移位暫存器。
在本發明之一實施例中，第二類第一移位暫存器之三維模式上拉電路包括第一電晶體，第一電晶體係接收第一脈波訊號以及第二脈波訊號，使得第一電晶體於移位暫存器電路操作於三維模式時能導通，而致能所屬之第二類第一移位暫存器之三維模式上拉電路。而第二類第一移位暫存器之第一電晶體係在第一脈波訊號與第二脈波訊號均位於第一訊號準位時導通。此第一訊號準位為邏輯高(High)之訊號準位。
在本發明之一實施例中，第二類第一移位暫存器之二維模式上拉電路包括第一電晶體，第一電晶體係接收第一脈波訊號以及第二脈波訊號，使得第一電晶體於移位暫存器電路操作於二維模式時關閉，而致能第二類第一移位暫存器之二維模式上拉電路。
在本發明之一實施例中，第一類第一移位暫存器之三維模式上拉電路包含第一電晶體，第一電晶體係接收第一脈波訊號以及第二脈波訊號，當移位暫存器電路操作於三維模式時使得第一電晶體導通，而致能第一類第一移位暫存器之三維模式上拉電路。第一類第一移位暫存器之三維模式上拉電路之第一電晶體係在第一脈波訊號與第二脈波訊號均位於第一訊號準位時導通。其中，第一訊號準位為一邏輯高之訊號準位。第一類第一移位暫存器之二維模式上拉電路包括第一電晶體，第一電晶體係接收第一脈波訊號與第二脈波訊號，使得第一電晶體於移位暫存器電路操作於二維模式時關閉，而致能第一類第一移位暫存器之二維模式上拉電路。
本發明提出一種移位暫存器電路，另包含第n移位暫存器， 第n移位暫存器由第n驅動訊號所驅動以輸出第n閘極控制訊號，第n移位暫存器包括第n移位暫存器之第一下拉控制電路、第n移位暫存器之第一下拉電路、第n移位暫存器之第一主下拉電路、第n移位暫存器之三維模式上拉電路及第n移位暫存器之二維模式上拉電路。第n移位暫存器之第一下拉電路電性連接於第n移位暫存器之第一下拉控制電路，第n移位暫存器之第一主下拉電路電性連接於第n移位暫存器之第一下拉電路用以下拉第n驅動訊號與第n閘極控制訊號。第n移位暫存器之三維模式上拉電路，用以接收第n閘極控制訊號、第n脈波訊號與第(n+1)脈波訊號，以產生第n移位暫存器之另一第n驅動訊號。第n移位暫存器之二維模式上拉電路，用以接收第n閘極控制訊號、第n脈波訊號與第(n+1)脈波訊號以產生第(n+1)驅動訊號。
其中，當第n移位暫存器之二維模式上拉電路運作時，第n移位暫存器係產生第(n+1)驅動訊號至移位暫存器電路中之第(n+1)移位暫存器，使得第(n+1)移位暫存器產生第(n+1)閘極控制訊號。第n移位暫存器係對應於第n掃描線，而第(n+1)移位暫存器對應於第(n+1)掃描線，其中n為正奇數(Positive Odd Number)。當第n移位暫存器之三維模式上拉電路運作時，第n移位暫存器係產生第(n+4)驅動訊號至第(n+4)移位暫存器，第(n+4)移位暫存器係對應於第(n+4)掃描線。
在本發明之一實施例中，前述移位暫存器電路另外包含第m移位暫存器，其中第m移位暫存器包括第m移位暫存器之第一下拉控制電路、第第m移位暫存器之一下拉電路、第m移位暫存器之第一主下拉電路、第m移位暫存器之三維模式上拉電路及第m移位暫存器之二維模式上拉電 路。第m移位暫存器之第一下拉電路電性連接於第m移位暫存器之第一下拉控制電路，第m移位暫存器之第一主下拉電路電性連接於第m移位暫存器之第一下拉電路，用以下拉第m驅動訊號與第m閘極控制訊號。第m移位暫存器之三維模式上拉電路，用以接收第m閘極控制訊號、第(m-1)脈波訊號與第m脈波訊號，以產生第m移位暫存器之另一第m驅動訊號。第m移位暫存器之二維模式上拉電路，用以接收第m閘極控制訊號、第m脈波訊號及第(m-1)脈波訊號以產生第(m+1)驅動訊號。
其中，當第m移位暫存器之二維模式上拉電路運作時，第m移位暫存器係產生第(m+1)驅動訊號至移位暫存器電路中之第(m+1)移位暫存器，使得第(m+1)移位暫存器產生第(m+1)閘極控制訊號。其中第m移位暫存器係對應於第m掃描線，而第(m+1)移位暫存器對應於第(m+1)掃描線，其中m為正偶數(Positive Even Number)。
而當第m移位暫存器之三維模式上拉電路運作時，第m移位暫存器係產生第(m+4)驅動訊號至第(m+4)移位暫存器，第(m+4)移位暫存器係對應於第(m+4)掃描線。
綜上所述，本發明所揭露之可應用於移位暫存器電路且具有可以適應不同顯示模式的移位暫存器中，本發明針對上拉控制的電路上多了下傳選擇的電路，可以藉由高頻訊號的連接關係並控制電路操作模式，來達到不同傳遞架構的調變，改善移位暫存器電路的設計，使得其閘極控制訊號輸出訊號較佳，減少驅動訊號漏電的問題與避免受其他訊號干擾的功能。
以上之關於本發明內容之說明及以下之實施方式之說明係 用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
400、500、600‧‧‧移位暫存器電路
410、510‧‧‧第一下拉控制電路單元
420、520‧‧‧第一下拉電路單元
430、530‧‧‧第一主下拉電路
440、540‧‧‧二維模式上拉電路
450、550‧‧‧三維模式上拉電路
Q(5)‧‧‧第五驅動訊號
Q(n)‧‧‧第一驅動訊號
Q(n+1)‧‧‧第二驅動訊號
Q(n+4)‧‧‧第五驅動訊號
G(n)‧‧‧第一閘極控制訊號
G(1)‧‧‧第一閘極控制訊號
G(4)‧‧‧第四閘極控制訊號
G(5)‧‧‧第五閘極控制訊號
G(n+4)‧‧‧第五閘極控制訊號
HC(n)‧‧‧第一脈波訊號
HC1‧‧‧第一脈波訊號
HC2‧‧‧第二脈波訊號
HC3‧‧‧第三脈波訊號
HC4‧‧‧第四脈波訊號
HC5‧‧‧第五脈波訊號
HC6‧‧‧第六脈波訊號
HC7‧‧‧第七脈波訊號
HC(n+1)‧‧‧第二脈波訊號
HC(n+4)‧‧‧第五脈波訊號
VGH‧‧‧第一電壓節點
CTL1‧‧‧第一控制訊號
ST(n)‧‧‧第一訊號節點
ST(4)‧‧‧第四訊號節點
VSS‧‧‧第二電壓節點
T10~T92‧‧‧電晶體
C1~C2‧‧‧耦合電容
T1~T7‧‧‧時間
第1圖係二維模式操作時之時脈圖。
第2圖係三維模式操作時之時脈圖。
第3圖係根據本發明之一移位暫存器電路架構示意圖。
第4圖係根據本發明之一移位暫存器電路之方塊圖。
第5圖係根據本發明之一第一類移位暫存器之一實施例的詳細電路圖。
第6圖係根據本發明之一第二類移位暫存器之一實施例的詳細電路圖。
第7圖係根據本發明之一實施例的第一類第一移位暫存器運作於2-D模式時之時序波形圖。
第8圖係根據本發明之一實施例的第一類第一移位暫存器運作於3-D模式時之時序波形圖。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。
本發明係提供一種可以適應不同移位暫存器電路操作模式之移位暫存器。請參照第3圖，第3圖為本發明之移位暫存器電路架構示意圖，其中SR1係指第一移位暫存器(Shift Register 1)，而SR2則是指第二移 位暫存器(Shift Register 2)，而SR1又可以是本發明相關敘述中的第一類第一移位暫存器，SR2則可對應到本發明敘述中的第二類第一移位暫存器。SR3-SR5則以此類推。第一移位暫存器SR1係接收第一脈波訊號HC1以產生第一閘極控制訊號G(1)，而第二移位暫存器SR2則會接收第二脈波訊號HC2以產生第二閘極控制訊號G(2)。當移位暫存器電路操作於2D模式時，第一閘極控制訊號G(1)會被第二移位暫存器SR2所接收，而第二閘極控制訊號G(2)會被第三移位暫存器SR3所接收。而當移位暫存器電路操作於3D模式時，第一閘極控制訊號G(1)則是會被第五移位暫存器所接收。
本發明可以藉由高頻脈波訊號的連接，來達到適應不同操作模式的設計，使得有較佳之閘極控制訊號的輸出，並減少驅動訊號漏電的問題與避免受其他訊號之干擾。
請參照第4圖，第4圖為依據本發明之一實施例的移位暫存器電路400之方塊圖。其中移位暫存器電路400包含有第一下拉控制電路410、第一下拉電路420、第一主下拉電路430、二維模式上拉電路440及三維模式上拉電路450。
此移位暫存器電路400係可為第一移位暫存器或是第一類第一移位暫存器，也就是說第4圖乃是以n=1為例子。三維模式上拉電路450係接收第一驅動訊號Q(n)、第一脈波訊號HC(n)、第二脈波訊號HC(n+1)及第五脈波訊號HC(n+4)及第一閘極控制訊號G(n)以輸出第五驅動訊號Q(n+4)。二維模式上拉電路440係接收第一驅動訊號Q(n)、第一脈波訊號HC(n)、第二脈波訊號HC(n+1)及第一閘極控制訊號G(n)以輸出第二驅動訊號Q(n+1)。第一下拉控制電路410、第一下拉電路420及第一主下拉電路430 均電性連接到第一驅動訊號Q(n)。第一下拉電路420及第一主下拉電路430均電性連接到第一閘極控制訊號G(n)。
當第一脈波訊號HC(n)及第二脈波訊號HC(n+1)均位於第一訊號準位時，三維模式上拉電路450會被致能以產生第五驅動訊號Q(n+4)，此時二維模式上拉電路440係處於不致能(Disabled)狀態。實務上，所述第五驅動訊號Q(n+4)即為另一第一驅動訊號。而當第一脈波訊號HC(n)及第二脈波訊號HC(n+1)不位於第一訊號準位時，二維模式上拉電路440會處於被致能(Enabled)狀態，以產生第二驅動訊號Q(n+1)，此時三維模式上拉電路則是處於不被致能的狀態。而當第一主下拉電路430接收第五閘極控制訊號G(n+4)時，第一驅動訊號Q(n)及第一閘極控制訊號G(n)會被下拉。
以下在多個實施例之移位暫存器電路中，在各個移位暫存器電路中之開關元件為一種電晶體用以執行相關電路作動。
請參照第5圖，第5圖為依據本發明之一實施例的第一類移位暫存器500之詳細電路圖。假設此移位暫存器500為第n級之移位暫存器電路，此移位暫存器電路500將會依個別之第一脈波訊號HC(n)及第二脈波訊號HC(n+1)是否位同時位於第一訊號準位關係，分別選擇輸出第(n+1)級移位暫存器的驅動訊號Q(n+1)及第(n+4)級移位暫存器的驅動訊號Q(n+4)。本發明之第一類移位暫存器500基本上為一奇數級之移位暫存器，也就是說n為一正奇數。
其中，移位暫存器電路500包含有第一下拉控制電路510、第一下拉電路520、第一主下拉電路530、二維模式上拉電路540及三維模式上拉電路550。第一下拉控制電路510係接收第一驅動訊號Q(n)並控制第 一下拉電路單元520的運作，其中第一電壓節點VGH用以接收電源訊號。在一實施例中，當第一下拉電路單元520接收來自第一下拉控制電路510之第一控制訊號CTL1時，將執行下拉動作，用以降低第一驅動訊號Q(n)、第一閘極控制訊號G(n)及第一訊號節點ST(n)之突波電壓準位。
第5圖中的第一下拉控制電路單元510另外包括第一電晶體T10、第二電晶體T12、第三電晶體T14及第四電晶體T16。第一電晶體T10的閘極電性連接至第一電晶體T10的汲極、第三電晶體T14的汲極及第一電壓節點VGH。第一電晶體T10的源極電性連結於第二電晶體T12的汲極與第三電晶體T14的閘極。第三電晶體T14的源極則與第四電晶體T16的汲極及第一下拉電路單元520之第五電晶體T18的閘級電性連接，而第二電晶體T12之閘極及第四電晶體T16之閘極同樣電性連接至第一驅動訊號Q(n)。此外，第二電晶體T12的源極及第四電晶體T16的源極電性連接至第二電壓節點VSS。第一電晶體T10及第三電晶體T14係用來等效一電阻器。第二電晶體T12及第四電晶體T16接收第一驅動訊號Q(n)以產生第一控制訊號CTL1。
第一下拉電路單元520係包括第五電晶體T18、第六電晶體T20及第七電晶體T22。此第五電晶體T18的閘極連接於第一控制訊號CTL1，且第五電晶體T18的源極則電性連接於第一閘極控制訊號G(n)而第五電晶體T18的汲極則電性連接到第一驅動訊號Q(n)。此第六電晶體T20的閘極電性連接於第一控制訊號CTL1，且第六電晶體T20的源極則電性連接至第二電壓節點VSS，而第六電晶體T20的汲極則連接到第一閘極控制訊號G(n)。第七電晶體T22的閘極電性連接於第一控制訊號CTL1，且第七 電晶體T22的源極則電性連接至第二電壓節點VSS，而第七電晶體T22的汲極則電性連接到第一訊號節點ST(n)。
第一主下拉電路單元530包括第八電晶體T24及第九電晶體T26。第八電晶體T24的閘極電性連接到第九電晶體T26的閘極及第五閘極控制訊號G(n+4)，第八電晶體T24的源極電性連接到第九電晶體T26的源極及第二電壓節點VSS。第八電晶體T24的汲極電性連接到第一驅動訊號Q(n)，第九電晶體T26的汲極電性連接到第一閘極控制訊號G(n)。第八電晶體T24及第九電晶體T26接收第五閘極控制訊號G(n+4)，用以下拉第一驅動訊號Q(n)及第一閘極控制訊號G(n)。
二維模式上拉電路540包括第十電晶體T28、第十一電晶體T30、第十二電晶體T32及第十三電晶體T34。第十電晶體T28的閘極電性連接到第一脈波訊號HC(n)，第十電晶體T28的汲極電性連接到第二脈波訊號HC(n+1)，第十電晶體T28的源極電性連接到第十二電晶體T32的閘極。第十一電晶體T30的閘極電性連接到第一驅動訊號Q(n)，第十一電晶體T30的汲極電性連接到第一脈波訊號HC(n)，第十一電晶體T30的源極電性連接到第十三電晶體T34的閘極、第十二電晶體T32的汲極及第一訊號節點ST(n)，第十二電晶體T32的源極電性連接到第二電壓節點VSS。第十三電晶體T34的汲極電性連接到第一閘極控制訊號G(n)，第十三電晶體T34的源極電性連接到第二驅動訊號Q(n+1)。第十電晶體T28、第十一電晶體T30及第十二電晶體T32用以接收第一脈波訊號HC(n)、第二脈波訊號HC(n+1)及第一驅動訊號Q(n)以開啟第十三電晶體T34。
三維模式上拉電路550包括第十四電晶體T36、第十五電晶 體T38、第十六電晶體T40、第十七電晶體T42及第一耦合電容C1。第十四電晶體T36的閘極電性連接到第一脈波訊號HC(n)，第十四電晶體T36的汲極電性連接到第二脈波訊號HC(n+1)，第十四電晶體T36的源極電性連接到第十五電晶體T38的汲極及第十七電晶體T42的閘極。第十五電晶體T38的閘極電性連接到第五脈波訊號HC(n+4)，第十五電晶體T38的源極電性連接到第二電壓節點VSS。第十六電晶體T40的汲極電性連接到第一脈波訊號HC(n)，第十六電晶體T40的閘極電性連接到第一耦合電容C1的第一端及第一驅動訊號Q(n)，第十六電晶體T40的源極電性連接到第一耦合電容C1的第二端、及第一閘極控制訊號G(n)及第十七電晶體T42的源極。第十七電晶體T42的源極電性連接到第五驅動訊號Q(n+4)。其中，第十四電晶體T36、第十五電晶體T38及第十七電晶體T42用以接收第一脈波訊號HC(n)、第二脈波訊號HC(n+1)、第五脈波訊號HC(n+4)及第一閘極控制訊號G(n)產生第五驅動訊號Q(n+4)。第十六電晶體T40及第一耦合電容C1用以接收第一脈波訊號HC(n)及第一驅動訊號Q(n)以產生第一閘極控制訊號G(n)。第一耦合電容C1為調整穩定訊號作用。
請參照第6圖，係為依據本發明之一實施例的第二類移位暫存器600之詳細電路圖。相對於移位暫存器500，移位暫存器600基本上為偶數級之移位暫存器，也就是說以下關於移位暫存器600之敘述是在n為一正偶數之情況。假設此移位暫存器電路600為第n級之移位暫存器電路，此移位暫存器電路600將會依所接收到之脈波訊號HC(n)與HC(n-1)是否位同時位於第一訊號準位關係，分別選擇輸出第(n+1)級移位暫存器的驅動訊號Q(n+1)及第(n+4)級移位暫存器的驅動訊號Q(n+4)。因為脈波訊號HC(n)與 HC(n-1)/HC(n+1)之訊號準位在2D模式與3D模式時存在不同的關係，所以暫存器電路500與600藉著所接收之脈波訊號的訊號準位可以輸出符合不同移位暫存器電路操作模式之驅動訊號Q(n+1)或是Q(n+4)。
其中，移位暫存器電路600包含有第一下拉控制電路610、第一下拉電路620、第一主下拉電路630、二維模式上拉電路640及三維模式上拉電路650。第一下拉控制電路610係接收第一驅動訊號Q(n)產生第一控制訊號到第一下拉電路單元620，以控制第一下拉電路單元620運作，其中第一電壓節點VGH用以接收電源訊號。第一下拉電路620亦電性連接一第一訊號節點ST(n)。第一下拉電路單元620接收來自第一下拉控制電路610之第一控制訊號CTL1時，執行下拉動作，用以降低第一驅動訊號Q(n)、第一閘極控制訊號G(n)及第一訊號節點ST(n)之突波電壓準位。
第一下拉控制電路單元610另外包括第二十一電晶體T60、第二十二電晶體T62、第二十三電晶體T64及第二十四電晶體T66。第二十一電晶體T60的閘極電性連接至第二十一電晶體T60的汲極、第二十三電晶體T64的汲極及第一電壓節點VGH。第二十一電晶體T60的源極電性連結於第二十二電晶體T62的汲極與第二十三電晶體T64的閘極。第二十三電晶體T64的源極則與第二十四電晶體T66的汲極及第一下拉電路單元620之第二十五電晶體T68的閘級電性連接，而第二十二電晶體T62之閘極及第二十四電晶體T66之閘極同樣電性連接至第一驅動訊號Q(n)。此外，第二十二電晶體T62的源極及第二十四電晶體T66的源極電性連接至第二電壓節點VSS。第二十一電晶體T60及第二十三電晶體T64係用來等效一電阻器。第二十二電晶體T62及第二十四電晶體T66接收第一驅動訊號Q(n) 以產生第一控制訊號CTL1。
第一下拉電路單元620係包括第二十五電晶體T68、第二十六電晶體T70及第二十七電晶體T72。此第二十五電晶體T68的閘極電性連接於第一控制訊號CTL1，且第二十五電晶體T68的源極則電性連接於第一閘極控制訊號G(n)而第二十五電晶體T68的汲極則連接到第一驅動訊號Q(n)。此第二十六電晶體T70的閘極電性連接於第一控制訊號CTL1，且第二十六電晶體T70的源極則電性連接至第二電壓節點VSS，而第二十六電晶體T70的汲極則連接到第一閘極控制訊號G(n)。第二十七電晶體T72的閘極電性連接於第一控制訊號CTL1，且第二十七電晶體T72的源極則電性連接至第二電壓節點VSS，而第二十七電晶體T72的汲極則電性連接到第一訊號節點ST(n)。
第一主下拉電路單元630包括第二十八電晶體T74及第二十九電晶體T76。第二十八電晶體T74的閘極電性連接到第二十九電晶體T76的閘極及第五閘極控制訊號G(n+4)，第二十八電晶體T74的源極電性連接到第九電晶體T26的的源極及第二電壓節點VSS。第二十八電晶體T74的汲極電性連接到第一驅動訊號Q(n)，第二十九電晶體T76的汲極電性連接到第一閘極控制訊號G(n)。第二十八電晶體T74及第二十九電晶體T76接收第五閘極控制訊號G(n+4)，用以下拉第一驅動訊號Q(n)及第一閘極控制訊號G(n)。
二維模式上拉電路640則包括第三十電晶體T78、第三十一電晶體T80、第三十二電晶體T82及第三十三電晶體T84。第三十電晶體T78的閘極電性連接到另一脈波訊號HC(n-1)，第三十電晶體T78的汲極電性連 接到脈波訊號HC(n)，第三十電晶體T78的源極電性連接到第三十二電晶體T82的閘極。第三十一電晶體T80的閘極電性連接到第一驅動訊號Q(n)，第三十一電晶體T80的汲極電性連接到脈波訊號HC(n)，第三十一電晶體T80的源極電性連接到第三十三電晶體T84的閘極、第三十二電晶體T82的汲極及第一訊號節點ST(n)，第三十二電晶體T82的源極電性連接到第二電壓節點VSS。第三十三電晶體T84的汲極電性連接到第一閘極控制訊號G(n)，第三十三電晶體T84的源極電性連接到第二驅動訊號Q(n+1)。第三十電晶體T78、第三十一電晶體T80及第三十二電晶體T82用以接收脈波訊號HC(n)、另一脈波訊號HC(n-1)及第一驅動訊號Q(n)以致能第三十三電晶體T84。由於n在第6圖的實施例中是正偶數的原因，HC(n)係可對應到第5圖中的第二脈波訊號，而HC(n-1)則對應到第5圖實施例的第一脈波訊號。因此為了避免混淆，第6圖的HC(n)並不以第一脈波訊號稱之。
三維模式上拉電路650包括第三十四電晶體T86、第三十五電晶體T88、第三十六電晶體T90、第三十七電晶體T92及第二耦合電容C2。第三十四電晶體T86的閘極電性連接到另一脈波訊號HC(n-1)，第三十四電晶體T86的汲極電性連接到脈波訊號HC(n)，第三十四電晶體T86的源極電性連接到第三十五電晶體T88的汲極及第三十七電晶體T92的閘極。第三十五電晶體T88的閘極電性連接到第五脈波訊號HC(n+4)，第三十五電晶體T88的源極電性連接到第二電壓節點VSS。第三十六電晶體T90的汲極電性連接到脈波訊號HC(n)，第三十六電晶體T90的閘極電性連接到第二耦合電容C2的第一端及第一驅動訊號Q(n)，第三十六電晶體T90的源極電性連接到第二耦合電容C2的第二端、第一閘極控制訊號G(n)及第三十七電 晶體T92的源極。第三十七電晶體T92的源極電性連接到第五驅動訊號Q(n+4)。其中，第三十四電晶體T86、第三十五電晶體T88及第三十七電晶體T92用以接收脈波訊號HC(n)、另一脈波訊號HC(n-1)、第五脈波訊號HC(n+4)及第一閘極控制訊號G(n)產生第五驅動訊號Q(n+4)。第三十六電晶體T90及第二耦合電容C2用以接收脈波訊號HC(n)及第一驅動訊號Q(n)經由第三十七電晶體T92以產生第一閘極控制訊號G(n)。第二耦合電容C2為調整穩定訊號作用。
如果移位暫存器電路是操作在2D模式時，脈波訊號HC(n)與HC(n+1)間並不會有相互重疊的情形(如第1圖所示)，因此第十電晶體T28及第十二電晶體T32不會同時被開啟，而第十三電晶T34則會被致能以接收第一閘極控制訊號G(n)產生Q(n+1)到下一級之移位暫存器(舉例來說，由第一類第一移位暫存器把Q(n+1)傳送到第二類第一移位暫存器)。
移位暫存器電路500操作在2D模式時，三維模式上拉電路550中的第十四電晶體T36會一直處於在一個關閉的情況下，所以第十七電晶體T42也會一直處於關閉的狀況之下，這時候這組三維模式上拉電路550並不會運作。移位暫存器電路操作於3D模式時，第5圖的HC(n)與HC(n+1)為同相位之脈波訊號，因此二維模式上拉電路540中的第十電晶體T28就會打開，於是第十二電晶體T32也會跟著被打開，這時候第十三電晶體T34的閘極端會被下拉到某一低準位而使得第十三電晶體T34不會被打開，因此這時候這組上拉電路540並不會運作。而三維模式上拉電路550中的第十四電晶體T36在3D模式時會被打開，第十七電晶體T42也會被開啟，使得Q(n+4)得以產生。產生的Q(n+4)係被傳送到第一類第三移位暫存器(或是整 個移位暫存器電路中的第五移位暫存器)。
而第6圖之移位暫存器600的二維模式上拉電路640與三維模式上拉電路650被致能與否(依據所屬電晶體因為接收到的脈波訊號被開啟與否)，係類似於第5圖之移位暫存器500的說明。當第6圖之移位暫存器600為第二類第一移位暫存器而第5圖之移位暫存器500為第一類第一移位暫存器時，係接收到同組脈波訊號(如均接收到第一脈波訊號與第二脈波訊號)。同樣的道理，第一類第二移位暫存器與第二類第二移位暫存器會被設計來接收同組脈波訊號。
請同時參照第7圖以及第5圖，第7圖係根據本發明之一實施例的第一類第一移位暫存器運作於2-D模式時之時序波形圖。在第7圖中，第一脈波訊號HC(1)到第七脈波訊號HC(7)為連續脈波且不同相位(第二脈波訊號HC(2)以及第三脈波訊號HC(3)未繪於圖式)，但在本實施例中並不以7個脈波為限，可是實際需求配置任意數目之脈波數目。在本實施例中，由於每一相鄰脈波皆不同相位，所以第十電晶體T28及第十二電晶體T32不會同時被導通，而第十三電晶T34則會被導通以接收第一閘極控制訊號G(n)產生第二驅動訊號Q(n+1)到下一級之移位暫存器，此時二維模式上拉電路540處於運作狀態。相反地，第十四電晶體T36會一直處於不被導通情況，所以第十七電晶體T42也會一直處於不被導通的狀況，因此三維模式上拉電路550並不會運作，此時移位暫存器電路500運作在2D模式。
在第7圖中，在T1到T2時間，當前一級移位暫存器電路依據第四閘級控制訊號G(4)及第四訊號節點ST(4)輸出高邏輯準訊號至本級移位暫存器(第一類第一移位暫存器)之第五驅動訊號Q(5)時，本級移位暫存 器之第五驅動訊號Q(5)被預先充電至某一邏輯準位。
接著在T2到T3時間，第五脈波訊號HC5為高邏輯準位時，第五脈波訊號HC5將會對第五驅動訊號Q(5)進行電壓耦合的動作，同時第一閘極控制訊號G(1)也會透過第一耦合電容C1對第五驅動訊號Q(5)進行電壓耦合的動作，此時第五驅動訊號Q(5)被推升至更高之邏輯準位。同時，本級移位暫存器電路依據此被推升至更高之邏輯準位之第五驅動訊號Q(5)輸出第五閘級控制訊號G(5)，以控制本級移位暫存器電路作動。
請接續參照第8圖以及第5圖，第8圖係根據本發明之一實施例的第一類第一移位暫存器運作於3-D模式時之時序波形圖。在第8圖中，第一脈波訊號HC1與第二脈波訊號HC2為同相位，第三脈波訊號HC3與第四脈波訊號HC4為同相位，接續請依此類推，在本實施例中並不以5個脈波為限。
在本實施例中，搭配第5圖第一類第一移位暫存器500來舉例說明。在第八圖中的T1到T3期間，第一脈波訊號HC1與第二脈波訊號HC2為同相位，二維模式上拉電路540中的第十電晶體T28及第十二電晶體T32同時被開啟，且將第一訊號節點ST(n)之準位下拉至第二電壓節點VSS準位，此時第十三電晶體T34不會被導通，故二維模式上拉電路540不會運作。在第八圖中的T1到T3期間，三維模式上拉電路550中的第十四電晶體T36則會被導通，且第十七電晶體T42亦會被導通，以接收第一閘極控制訊號G(n)產生第五驅動訊號Q(n+4)到下一級之移位暫存器，此時移位暫存器電路500運作在3D模式。
在第8圖中，在T1到T3時間，本級移位暫存器依據前一 級移位暫存器電路輸出之第一閘級控制訊號G(1)，且將本級移位暫存器(第一類第一移位暫存器)之第五驅動訊號Q(5)預先充電至某一邏輯準位。在本實施例中，由於第一類第一移位暫存器500之三維模式上拉電路550皆會在同相位脈波輸入時運作，故第十四電晶體T36皆會處於被導通狀態，故當第五脈波訊號HC5為高邏輯準位時(T3到T5時間)，本級移位暫存器輸出第五閘極控制訊號G(5)以及將第五驅動訊號Q(5)推升至更高邏輯準位。接續，在T5~T6期間，第一主下拉電路530透過第八電晶體T24將第五驅動訊號Q(5)下拉至第二電壓節點VSS準位，以結束本級移位暫存器在T1到T6時間之作動。
值得一提的是，當本發明之移位暫存器運作在3D模式下，也就是在n為正奇數時，本發明之移位暫存器電路會選擇第一類移位暫存器作動。而當n為正偶數時，本發明之移位暫存器電路會選擇第二類移位暫存器作動。故當本發明之移位暫存器在n為正奇數或正偶數時，皆能正確運作在3-D模式。
綜上所述，本發明所揭露之可應用於顯示裝置且具有可以適應不同顯示模式的移位暫存器中，本發明針對上拉控制的電路上多了下傳選擇的電路，可以藉由高頻訊號的連接關係並控制電路操作模式，來達到不同傳遞架構的調變，改善移位暫存器電路的設計，使得其閘極控制訊號輸出訊號較佳，減少驅動訊號漏電的問題與避免受其他訊號干擾的功能。
500‧‧‧移位暫存器電路
510‧‧‧第一下拉控制電路單元
520‧‧‧第一下拉電路單元
530‧‧‧第一主下拉電路單元
540‧‧‧二維模式上拉電路
550‧‧‧三維模式上拉電路
Q(n)‧‧‧第一驅動訊號
Q(n+1)‧‧‧第二驅動訊號
Q(n+4)‧‧‧第五驅動訊號
G(n)‧‧‧第一閘極控制訊號
G(n+4)‧‧‧第五閘極控制訊號
HC(n)‧‧‧第一脈波訊號
HC(n+1)‧‧‧第二脈波訊號
HC(n+4)‧‧‧第五脈波訊號
VGH‧‧‧第一電壓節點
ST(n)‧‧‧第一訊號節點
CTL1‧‧‧第一控制訊號
VSS‧‧‧第二電壓節點
T10~T42‧‧‧電晶體
C1‧‧‧第一耦合電容

Claims (18)

  1. 一種移位暫存器電路，包含一第一類第一移位暫存器，該第一類第一移位暫存器由一第一驅動訊號所驅動，以輸出一第一閘極控制訊號，該第一類第一移位暫存器包括：一第一下拉控制電路；一第一下拉電路，電性連接於該第一下拉控制電路；一第一主下拉電路，電性連接於該第一下拉電路，用以下拉該第一驅動訊號與該第一閘極控制訊號；一三維模式上拉電路，用以接收該第一閘極控制訊號、一第一脈波訊號與一第二脈波訊號，以產生一另一第一驅動訊號；以及一二維模式上拉電路，用以接收該第一閘極控制訊號、該第一脈波訊號與該第二脈波訊號以產生一第二驅動訊號；其中，當該二維模式上拉電路運作時，該第一類第一移位暫存器係產生該第二驅動訊號至該移位暫存器電路中之一第二類第一移位暫存器，使得該第二類第一移位暫存器產生一第二閘極控制訊號；其中該第一類第一移位暫存器係對應於一第一掃描線，而該第二類第一移位暫存器對應於一第二掃描線。
  2. 如請求項第1項所述之移位暫存器電路，該第二類第一移位暫存器包括：一第二類第一移位暫存器之第一下拉控制電路；一第二類第一移位暫存器之第一下拉電路，電性連接於該第二類第一移位暫存器之第一下拉控制電路；一第二類第一移位暫存器之第一主下拉電路，電性連接於該第 二類第一移位暫存器之第一下拉電路，用以下拉該第二閘極控制訊號；一第二類第一移位暫存器之三維模式上拉電路，用以接收一另一第一閘極控制訊號、該第一脈波訊號與該第二脈波訊號，以產生一第二類第一移位暫存器之另一第一驅動訊號；以及一第二類第一移位暫存器之二維模式上拉電路，用以接收一另一第一閘極控制訊號、該第一脈波訊號及該第二脈波訊號，以產生一第二類第一移位暫存器之另一第一驅動訊號。
  3. 如請求項第2項所述之移位暫存器電路，其中當該第二類第一移位暫存器之二維模式上拉電路運作時，該第二類第一移位暫存器係產生一第三驅動訊號至該移位暫存器電路之對應於一第三掃瞄線之一第一類第二移位暫存器。
  4. 如請求項第3項所述之移位暫存器電路，其中當該移位暫存器電路操作於一二維模式時，該第一類第二移位暫存器係產生一第四驅動訊號至該移位暫存器電路之對應於一第四掃描線的一第二類第二移位暫存器。
  5. 如請求項第3項所述之移位暫存器電路，其中當該第一類第一移位暫存器之三維模式上拉電路運作時，該第一類第一移位暫存器係產生一第五驅動訊號至該移位暫存器電路之對應於一第五掃描線的一第一類第三移位暫存器。
  6. 如請求項第5項所述之移位暫存器電路，其中當該移位暫存器電路操作於一三維模式時該第二類第一移位暫存器係產生一第六驅動訊號至對應於一第六掃描線之一第二類第三移位暫存器。
  7. 如請求項第2項所述之移位暫存器電路，其中該第二類第一移位暫存器之三維模式上拉電路包括一第一電晶體，該第一電晶體係接收該第一脈波訊號以及該第二脈波訊號，使得該第一電晶體於該移位暫存器電路操作於一三維模式時導通，而致能該第二類第一移位暫存器之三維模式上拉電路。
  8. 如請求項第7項所述之移位暫存器電路，其中該第二類第一移位暫存器之該第一電晶體係在該第一脈波訊號與該第二脈波訊號均位於一第一訊號準位時導通。
  9. 如請求項第8項所述之移位暫存器電路，其中該第一訊號準位為邏輯高之訊號準位。
  10. 如請求項第2項所述之移位暫存器電路，其中該第二類第一移位暫存器之二維模式上拉電路包括一第一電晶體，該第一電晶體係接收該第一脈波訊號以及該第二脈波訊號，使得該第一電晶體於該移位暫存器電路操作於一二維模式時關閉，而致能該第二類第一移位暫存器之二維模式上拉電路。
  11. 如請求項第1項之移位暫存器電路，其中該第一類第一移位暫存器之三維模式上拉電路包括一第一電晶體，該第一電晶體係接收該第一脈波訊號以及該第二脈波訊號，當該移位暫存器電路操作於一三維模式時使得該第一電晶體導通，而致能該第一類第一移位暫存器之三維模式上拉電路。
  12. 如請求項第11項所述之移位暫存器電路，其中該第一類第一移位暫存器之三維模式上拉電路之該第一電晶體係在該第一脈波訊號與該第二 脈波訊號均位於一第一訊號準位時導通。
  13. 如請求項第12項所述之移位暫存器電路，其中該第一訊號準位為邏輯高之訊號準位。
  14. 如請求項第1項所述之移位暫存器電路，其中該第一類第一移位暫存器之二維模式上拉電路包括一第一電晶體，該第一電晶體係接收該第一脈波訊號與該第二脈波訊號，使得該第一電晶體於該移位暫存器電路操作於一二維模式時關閉，而致能該第一類第一移位暫存器之二維模式上拉電路。
  15. 一種移位暫存器電路，包含一第n移位暫存器，該第n移位暫存器由一第n驅動訊號所驅動以輸出一第n閘極控制訊號，該第n移位暫存器包括：一第n移位暫存器之第一下拉控制電路；一第n移位暫存器之第一下拉電路，電性連接於該第n移位暫存器之第一下拉控制電路；一第n移位暫存器之第一主下拉電路，電性連接於該第n移位暫存器之第一下拉電路，用以下拉該第n驅動訊號與第n閘極控制訊號；一第n移位暫存器之三維模式上拉電路，用以接收該第n閘極控制訊號、一第n脈波訊號與一第(n+1)脈波訊號，以產生一第n移位暫存器之另一第n驅動訊號；以及一第n移位暫存器之二維模式上拉電路，用以接收該第n閘極控制訊號、該第n脈波訊號與該第(n+1)脈波訊號以產生一第(n+1) 驅動訊號；其中，當該第n移位暫存器之二維模式上拉電路運作時，該第n移位暫存器係產生該第(n+1)驅動訊號至該移位暫存器電路中之一第(n+1)移位暫存器，使得該第(n+1)移位暫存器產生一第(n+1)閘極控制訊號；其中該第n移位暫存器係對應於一第n掃描線，而該第(n+1)移位暫存器對應於一第(n+1)掃描線；其中n為正奇數。
  16. 如請求項第15項所述之移位暫存器電路，其中當該第n移位暫存器之三維模式上拉電路運作時，該第n移位暫存器係產生一第(n+4)驅動訊號至一第(n+4)移位暫存器，該第(n+4)移位暫存器係對應於一第(n+4)掃描線。
  17. 如請求項第15項所述之移位暫存器電路，另外包含一第m移位暫存器，其中該第m移位暫存器包括：一第m移位暫存器之第一下拉控制電路；一第m移位暫存器之第一下拉電路，電性連接於該第m移位暫存器之第一下拉控制電路；一第m移位暫存器之第一主下拉電路，電性連接於該第m移位暫存器之第一下拉電路，用以下拉一第m驅動訊號與第m閘極控制訊號；一第m移位暫存器之三維模式上拉電路，用以接收該第m閘極控制訊號、一第(m-1)脈波訊號與一第m脈波訊號，以產生一第m移位暫存器之另一第m驅動訊號；以及一第m移位暫存器之二維模式上拉電路，用以接收該第m閘極 控制訊號、該第m脈波訊號及該第(m-1)脈波訊號，以產生一第m移位暫存器之另一第m驅動訊號；其中，當該第m移位暫存器之二維模式上拉電路運作時，該第m移位暫存器係產生一第(m+1)驅動訊號至該移位暫存器電路中之一第(m+1)移位暫存器，使得該第(m+1)移位暫存器產生一第(m+1)閘極控制訊號；其中該第m移位暫存器係對應於一第m掃描線，而該第(m+1)移位暫存器對應於一第(m+1)掃描線；其中m為正偶數。
  18. 如請求項第17項所述之移位暫存器電路，其中當該第m移位暫存器之三維模式上拉電路運作時，該第m移位暫存器係產生一第(m+4)驅動訊號至一第(m+4)移位暫存器，該第(m+4)移位暫存器係對應於一第(m+4)掃描線。
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