CN103559912A - 移位寄存器电路 - Google Patents

Abstract

一种移位寄存器电路，包含下拉控制电路、下拉电路、主下拉电路、二维模式上拉电路及三维模式上拉电路。下拉电路电性连接于下拉控制电路。主下拉电路电性连接于第一下拉电路，用以下拉驱动信号与栅极控制信号。其中，当二维模式上拉电路运作时，第一类第一移位寄存器是产生第二驱动信号至移位寄存器电路中的第二类第一移位寄存器。当三维模式上拉电路运作时，第一类第一移位寄存器是产生第五驱动信号至移位寄存器电路中的第一类第三移位寄存器。

Description

移位寄存器电路

【技术领域】

本发明是关于一种应用于显示装置中的移位寄存器；特别关于一种可应用于显示装置中且具有可以适应不同显示模式功能的移位寄存器。

【背景技术】

目前面板产业技术的日益增进，除了对面板本身的画质有所要求外，面板体积的微小化更是一个趋势，并且在成本的角度来看，当然也是希望在相同的功能条件下，其生产成本可以越低越好，为了满足以上需求，持续有新技术的产生。先前技术中关于栅极脉波信号(Gate Pulse Signal)和数据脉波信号(Data Pulse Signal)的产生都是使用外加的驱动IC(Integrated Circuit)来达到信号产生的功用，不但是浪费成本，也多了一道步骤，因此为了考虑到成本的效益，便直接将栅极驱动IC(Gate DriverIC)上的移位寄存器(Shift Register)制作在玻璃基板上面，也就是我们目前常听到的GOA(Gate Driver on Array)技术。

由于现在于显示器的规格要求愈趋多元，不仅追求较高的扫描频率，甚至希望二维(2-Dimension,2D)模式跟三维(3-Dimension,3D)模式显示可以在同一个面板中切换操作。基于以上的需求，在电路传递架构上就必须要有所更动。举例而言，现有的显示器可能只有60赫兹(Hz)的扫描频率，因此只能满足如图1所示的2D模式操作的需求(驱动相邻的下一扫描线)。但是如果利用相同的显示器电路架构进行3D模式的操作，由于第一级和第二级的输出是相同的相位(Phase)(如图2所示)，传统的驱动下一相邻的扫描线的方式将不再适用。

但是在60赫兹(Hz)的操作频率下，为了满足3D模式操作的需求会有三个高频信号宽度的飘移时间存在的情况，而会有漏电或受其他信号干扰的问题产生。也就是说，当显示器在2D模式下操作时，驱动电路每隔一个时脉就会驱动相邻的下一扫描线；但如果显示器在3D模式下操作时，由于必须每隔一个时脉驱动下第四扫描线，这会让此驱动电路在其中三个时脉期间没有运作，且让电路的输出信号呈浮接(Floating)状态，进而造成信号不稳定且易受其他信号干扰。

【发明内容】

本发明提出一种移位寄存器电路包含第一类第一移位寄存器。此第一类第一移位寄存器由第一驱动信号所驱动，以输出第一栅极控制信号，第一类第一移位寄存器包括第一下拉控制电路、第一下拉电路、第一主下拉电路(Key Pull-Down Circuit)、三维模式上拉电路及二维模式上拉电路。第一下拉电路电性连接于第一下拉控制电路，第一主下拉电路电性连接于第一下拉电路，用以下拉第一驱动信号与第一栅极控制信号。三维模式上拉电路用以接收第一栅极控制信号、第一脉波信号与第二脉波信号，以产生另一第一驱动信号。而二维模式上拉电路，则是接收第一栅极控制信号、第一脉波信号与第二脉波信号以产生第二驱动信号。

其中，当二维模式上拉电路运作时，第一类第一移位寄存器是产生第二驱动信号至移位寄存器电路中的第二类第一移位寄存器，使得第二类第一移位寄存器产生第二栅极控制信号。前述的第一类第一移位寄存器是对应于第一扫描线而第二类第一移位寄存器对应于第二扫描线。

在本发明的一实施例中，第二类第一移位寄存器同样包含第二类第一移位寄存器的第一下拉控制电路、第二类第一移位寄存器的第一下拉电路、第二类第一移位寄存器的第一主下拉电路、第二类第一移位寄存器的三维模式上拉电路及第二类第一移位寄存器的二维模式上拉电路。第二类第一移位寄存器的第一下拉电路电性连接于第二类第一移位寄存器的第一下拉控制电路，第二类第一移位寄存器的第一主下拉电路电性连接于第二类第一移位寄存器的第一下拉电路，用以下拉第二驱动信号与第二栅极控制信号。第二类第一移位寄存器的三维模式上拉电路，用以接收第一栅极控制信号、第一脉波信号与第二脉波信号，以产生第二类第一移位寄存器的另一第一驱动信号。而第二类第一移位寄存器的二维模式上拉电路，同样是用以接收另一第一栅极控制信号、第一脉波信号以及第二脉波信号以产生第二驱动信号。

在本发明的一实施例中，第二类第一移位寄存器的二维模式上拉电路运作时，第二类第一移位寄存器是产生第三驱动信号至移位寄存器电路的对应于第三扫瞄线的第一类第二移位寄存器。当移位寄存器电路操作于二维模式时，第一类第二移位寄存器是产生第四驱动信号至移位寄存器电路的对应于第四扫描线的第二类第二移位寄存器。

在本发明的一实施例中，当第一类第一移位寄存器的三维模式上拉电路运作时，第一类第一移位寄存器是产生第五驱动信号至移位寄存器电路的对应于第五扫描线的第一类第三移位寄存器。而移位寄存器电路操作于三维模式时，第二类第一移位寄存器是产生第六驱动信号至对应于第六扫描线的第二类第三移位寄存器。

在本发明的一实施例中，第二类第一移位寄存器的三维模式上拉电路包括第一晶体管，第一晶体管是接收第一脉波信号以及第二脉波信号，使得第一晶体管于移位寄存器电路操作于三维模式时能导通，而致能所属的第二类第一移位寄存器的三维模式上拉电路。而第二类第一移位寄存器的第一晶体管是在第一脉波信号与第二脉波信号均位于第一信号电位时导通。此第一信号电位为逻辑高(High)的信号电位。

在本发明的一实施例中，第二类第一移位寄存器的二维模式上拉电路包括第一晶体管，第一晶体管是接收第一脉波信号以及第二脉波信号，使得第一晶体管于移位寄存器电路操作于二维模式时关闭，而致能第二类第一移位寄存器的二维模式上拉电路。

在本发明的一实施例中，第一类第一移位寄存器的三维模式上拉电路包含第一晶体管，第一晶体管是接收第一脉波信号以及第二脉波信号，当移位寄存器电路操作于三维模式时使得第一晶体管导通，而致能第一类第一移位寄存器的三维模式上拉电路。第一类第一移位寄存器的三维模式上拉电路的第一晶体管是在第一脉波信号与第二脉波信号均位于第一信号电位时导通。其中，第一信号电位为一逻辑高的信号电位。第一类第一移位寄存器的二维模式上拉电路包括第一晶体管，第一晶体管是接收第一脉波信号与第二脉波信号，使得第一晶体管于移位寄存器电路操作于二维模式时关闭，而致能第一类第一移位寄存器的二维模式上拉电路。

本发明提出一种移位寄存器电路，另包含第n移位寄存器，第n移位寄存器由第n驱动信号所驱动以输出第n栅极控制信号，第n移位寄存器包括第n移位寄存器的第一下拉控制电路、第n移位寄存器的第一下拉电路、第n移位寄存器的第一主下拉电路、第n移位寄存器的三维模式上拉电路及第n移位寄存器的二维模式上拉电路。第n移位寄存器的第一下拉电路电性连接于第n移位寄存器的第一下拉控制电路，第n移位寄存器的第一主下拉电路电性连接于第n移位寄存器的第一下拉电路用以下拉第n驱动信号与第n栅极控制信号。第n移位寄存器的三维模式上拉电路，用以接收第n栅极控制信号、第n脉波信号与第(n+1)脉波信号，以产生第n移位寄存器的另一第n驱动信号。第n移位寄存器的二维模式上拉电路，用以接收第n栅极控制信号、第n脉波信号与第(n+1)脉波信号以产生第(n+1)驱动信号。

其中，当第n移位寄存器的二维模式上拉电路运作时，第n移位寄存器是产生第(n+1)驱动信号至移位寄存器电路中的第(n+1)移位寄存器，使得第(n+1)移位寄存器产生第(n+1)栅极控制信号。第n移位寄存器是对应于第n扫描线，而第(n+1)移位寄存器对应于第(n+1)扫描线，其中，n为正奇数(Positive Odd Number)。当第n移位寄存器的三维模式上拉电路运作时，第n移位寄存器是产生第(n+4)驱动信号至第(n+4)移位寄存器，第(n+4)移位寄存器是对应于第(n+4)扫描线。

在本发明的一实施例中，前述移位寄存器电路另外包含第m移位寄存器，其中，第m移位寄存器包括第m移位寄存器的第一下拉控制电路、第第m移位寄存器的一下拉电路、第m移位寄存器的第一主下拉电路、第m移位寄存器的三维模式上拉电路及第m移位寄存器的二维模式上拉电路。第m移位寄存器的第一下拉电路电性连接于第m移位寄存器的第一下拉控制电路，第m移位寄存器的第一主下拉电路电性连接于第m移位寄存器的第一下拉电路，用以下拉第m驱动信号与第m栅极控制信号。第m移位寄存器的三维模式上拉电路，用以接收第m栅极控制信号、第(m-1)脉波信号与第m脉波信号，以产生第m移位寄存器的另一第m驱动信号。第m移位寄存器的二维模式上拉电路，用以接收第m栅极控制信号、第m脉波信号及第(m-1)脉波信号以产生第(m+1)驱动信号。

其中，当第m移位寄存器的二维模式上拉电路运作时，第m移位寄存器是产生第(m+1)驱动信号至移位寄存器电路中的第(m+1)移位寄存器，使得第(m+1)移位寄存器产生第(m+1)栅极控制信号。其中第m移位寄存器是对应于第m扫描线，而第(m+1)移位寄存器对应于第(m+1)扫描线，其中，m为正偶数(Positive Even Number)。

而当第m移位寄存器的三维模式上拉电路运作时，第m移位寄存器是产生第(m+4)驱动信号至第(m+4)移位寄存器，第(m+4)移位寄存器是对应于第(m+4)扫描线。

综上所述，本发明所揭露的可应用于移位寄存器电路且具有可以适应不同显示模式的移位寄存器中，本发明针对上拉控制的电路上多了下传选择的电路，可以借由高频信号的连接关系并控制电路操作模式，来达到不同传递架构的调变，改善移位寄存器电路的设计，使得其栅极控制信号输出信号较佳，减少驱动信号漏电的问题与避免受其他信号干扰的功能。

以上的关于本发明内容的说明及以下的实施方式的说明是用以示范与解释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。

【附图说明】

图1是二维模式操作时的时脉图。

图2是三维模式操作时的时脉图。

图3是根据本发明的一移位寄存器电路架构示意图。

图4是根据本发明的一移位寄存器电路的方块图。

图5是根据本发明的一第一类移位寄存器的一实施例的详细电路图。

图6是根据本发明的一第二类移位寄存器的一实施例的详细电路图。

图7是根据本发明的一实施例的第一类第一移位寄存器运作于2-D模式时的时序波形图。

图8是根据本发明的一实施例的第一类第一移位寄存器运作于3-D模式时的时序波形图。

【符号说明】

400、500、600    移位寄存器电路

410、510         第一下拉控制电路单元

420、520         第一下拉电路单元

430、530         第一主下拉电路

440、540         二维模式上拉电路

450、550         三维模式上拉电路

Q(5)             第五驱动信号

Q(n)             第一驱动信号

Q(n+1)           第二驱动信号

Q(n+4)           第五驱动信号

G(n)             第一栅极控制信号

G(1)             第一栅极控制信号

G(4)             第四栅极控制信号

G(5)             第五栅极控制信号

G(n+4)           第五栅极控制信号

HC(n)            第一脉波信号

HC1              第一脉波信号

HC2              第二脉波信号

HC3              第三脉波信号

HC4              第四脉波信号

HC5              第五脉波信号

HC6              第六脉波信号

HC7              第七脉波信号

HC(n+1)          第二脉波信号

HC(n+4)          第五脉波信号

VGH              第一电压节点

CTL1             第一控制信号

ST(n)            第一信号节点

ST(4)            第四信号节点

VSS              第二电压节点

T10～T92         晶体管

C1～C2           耦合电容

T1～T7           时间

【具体实施方式】

以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何熟习相关技艺者了解本发明的技术内容并据以实施，且根据本说明书所揭露之内容、申请专利范围及图式，任何熟习相关技艺者可轻易地理解本发明相关的目的及优点。

本发明是提供一种可以适应不同移位寄存器电路操作模式的移位寄存器。请参照图3，图3为本发明的移位寄存器电路架构示意图，其中，SR1是指第一移位寄存器(Shift Register1)，而SR2则是指第二移位寄存器(Shift Register2)，而SR1又可以是本发明相关叙述中的第一类第一移位寄存器，SR2则可对应到本发明叙述中的第二类第一移位寄存器。SR3-SR5则以此类推。第一移位寄存器SR1是接收第一脉波信号HC1以产生第一栅极控制信号G(1)，而第二移位寄存器SR2则会接收第二脉波信号HC2以产生第二栅极控制信号G(2)。当移位寄存器电路操作于2D模式时，第一栅极控制信号G(1)会被第二移位寄存器SR2所接收，而第二栅极控制信号G(2)会被第三移位寄存器SR3所接收。而当移位寄存器电路操作于3D模式时，第一栅极控制信号G(1)则是会被第五移位寄存器所接收。

本发明可以借由高频脉波信号的连接，来达到适应不同操作模式的设计，使得有较佳的栅极控制信号的输出，并减少驱动信号漏电的问题与避免受其他信号的干扰。

请参照图4，图4为依据本发明的一实施例的移位寄存器电路400的方块图。其中移位寄存器电路400包含有第一下拉控制电路410、第一下拉电路420、第一主下拉电路430、二维模式上拉电路440及三维模式上拉电路450。

此移位寄存器电路400是可为第一移位寄存器或是第一类第一移位寄存器，也就是说图4乃是以n=1为例子。三维模式上拉电路450是接收第一驱动信号Q(n)、第一脉波信号HC(n)、第二脉波信号HC(n+1)及第五脉波信号HC(n+4)及第一栅极控制信号G(n)以输出第五驱动信号Q(n+4)。二维模式上拉电路440是接收第一驱动信号Q(n)、第一脉波信号HC(n)、第二脉波信号HC(n+1)及第一栅极控制信号G(n)以输出第二驱动信号Q(n+1)。第一下拉控制电路410、第一下拉电路420及第一主下拉电路430均电性连接到第一驱动信号Q(n)。第一下拉电路420及第一主下拉电路430均电性连接到第一栅极控制信号G(n)。

当第一脉波信号HC(n)及第二脉波信号HC(n+1)均位于第一信号电位时，三维模式上拉电路450会被致能以产生第五驱动信号Q(n+4)，此时二维模式上拉电路440是处于不致能(Disabled)状态。实务上，所述第五驱动信号Q(n+4)即为另一第一驱动信号。而当第一脉波信号HC(n)及第二脉波信号HC(n+1)不位于第一信号电位时，二维模式上拉电路440会处于被致能(Enabled)状态，以产生第二驱动信号Q(n+1)，此时三维模式上拉电路则是处于不被致能的状态。而当第一主下拉电路430接收第五栅极控制信号G(n+4)时，第一驱动信号Q(n)及第一栅极控制信号G(n)会被下拉。

以下在多个实施例的移位寄存器电路中，在各个移位寄存器电路中的开关元件为一种晶体管用以执行相关电路作动。

请参照图5，图5为依据本发明的一实施例的第一类移位寄存器500的详细电路图。假设此移位寄存器500为第n级的移位寄存器电路，此移位寄存器电路500将会依个别的第一脉波信号HC(n)及第二脉波信号HC(n+1)是否位同时位于第一信号电位关系，分别选择输出第(n+1)级移位寄存器的驱动信号Q(n+1)及第(n+4)级移位寄存器的驱动信号Q(n+4)。本发明的第一类移位寄存器500基本上为一奇数级的移位寄存器，也就是说n为一正奇数。

其中，移位寄存器电路500包含有第一下拉控制电路510、第一下拉电路520、第一主下拉电路530、二维模式上拉电路540及三维模式上拉电路550。第一下拉控制电路510是接收第一驱动信号Q(n)并控制第一下拉电路单元520的运作，其中，第一电压节点VGH用以接收电源信号。在一实施例中，当第一下拉电路单元520接收来自第一下拉控制电路510的第一控制信号CTL1时，将执行下拉动作，用以降低第一驱动信号Q(n)、第一栅极控制信号G(n)及第一信号节点ST(n)的突波电压电位。

图5中的第一下拉控制电路单元510另外包括第一晶体管T10、第二晶体管T12、第三晶体管T14及第四晶体管T16。第一晶体管T10的栅极电性连接至第一晶体管T10的漏极、第三晶体管T14的漏极及第一电压节点VGH。第一晶体管T10的源极电性连结于第二晶体管T12的漏极与第三晶体管T14的栅极。第三晶体管T14的源极则与第四晶体管T16的漏极及第一下拉电路单元520的第五晶体管T18的栅极电性连接，而第二晶体管T12的栅极及第四晶体管T16的栅极同样电性连接至第一驱动信号Q(n)。此外，第二晶体管T12的源极及第四晶体管T16的源极电性连接至第二电压节点VSS。第一晶体管T10及第三晶体管T14是用来等效一电阻器。第二晶体管T12及第四晶体管T16接收第一驱动信号Q(n)以产生第一控制信号CTL1。

第一下拉电路单元520是包括第五晶体管T18、第六晶体管T20及第七晶体管T22。此第五晶体管T18的栅极连接于第一控制信号CTL1，且第五晶体管T18的源极则电性连接于第一栅极控制信号G(n)而第五晶体管T18的漏极则电性连接到第一驱动信号Q(n)。此第六晶体管T20的栅极电性连接于第一控制信号CTL1，且第六晶体管T20的源极则电性连接至第二电压节点VSS，而第六晶体管T20的漏极则连接到第一栅极控制信号G(n)。第七晶体管T22的栅极电性连接于第一控制信号CTL1，且第七晶体管T22的源极则电性连接至第二电压节点VSS，而第七晶体管T22的漏极则电性连接到第一信号节点ST(n)。

第一主下拉电路单元530包括第八晶体管T24及第九晶体管T26。第八晶体管T24的栅极电性连接到第九晶体管T26的栅极及第五栅极控制信号G(n+4)，第八晶体管T24的源极电性连接到第九晶体管T26的源极及第二电压节点VSS。第八晶体管T24的漏极电性连接到第一驱动信号Q(n)，第九晶体管T26的漏极电性连接到第一栅极控制信号G(n)。第八晶体管T24及第九晶体管T26接收第五栅极控制信号G(n+4)，用以下拉第一驱动信号Q(n)及第一栅极控制信号G(n)。

二维模式上拉电路540包括第十晶体管T28、第十一晶体管T30、第十二晶体管T32及第十三晶体管T34。第十晶体管T28的栅极电性连接到第一脉波信号HC(n)，第十晶体管T28的漏极电性连接到第二脉波信号HC(n+1)，第十晶体管T28的源极电性连接到第十二晶体管T32的栅极。第十一晶体管T30的栅极电性连接到第一驱动信号Q(n)，第十一晶体管T30的漏极电性连接到第一脉波信号HC(n)，第十一晶体管T30的源极电性连接到第十三晶体管T34的栅极、第十二晶体管T32的漏极及第一信号节点ST(n)，第十二晶体管T32的源极电性连接到第二电压节点VSS。第十三晶体管T34的漏极电性连接到第一栅极控制信号G(n)，第十三晶体管T34的源极电性连接到第二驱动信号Q(n+1)。第十晶体管T28、第十一晶体管T30及第十二晶体管T32用以接收第一脉波信号HC(n)、第二脉波信号HC(n+1)及第一驱动信号Q(n)以开启第十三晶体管T34。

三维模式上拉电路550包括第十四晶体管T36、第十五晶体管T38、第十六晶体管T40、第十七晶体管T42及第一耦合电容C1。第十四晶体管T36的栅极电性连接到第一脉波信号HC(n)，第十四晶体管T36的漏极电性连接到第二脉波信号HC(n+1)，第十四晶体管T36的源极电性连接到第十五晶体管T38的漏极及第十七晶体管T42的栅极。第十五晶体管T38的栅极电性连接到第五脉波信号HC(n+4)，第十五晶体管T38的源极电性连接到第二电压节点VSS。第十六晶体管T40的漏极电性连接到第一脉波信号HC(n)，第十六晶体管T40的栅极电性连接到第一耦合电容C1的第一端及第一驱动信号Q(n)，第十六晶体管T40的源极电性连接到第一耦合电容C1的第二端、及第一栅极控制信号G(n)及第十七晶体管T42的源极。第十七晶体管T42的源极电性连接到第五驱动信号Q(n+4)。其中，第十四晶体管T36、第十五晶体管T38及第十七晶体管T42用以接收第一脉波信号HC(n)、第二脉波信号HC(n+1)、第五脉波信号HC(n+4)及第一栅极控制信号G(n)产生第五驱动信号Q(n+4)。第十六晶体管T40及第一耦合电容C1用以接收第一脉波信号HC(n)及第一驱动信号Q(n)以产生第一栅极控制信号G(n)。第一耦合电容C1为调整稳定信号作用。

请参照图6，是为依据本发明的一实施例的第二类移位寄存器600的详细电路图。相对于移位寄存器500，移位寄存器600基本上为偶数级的移位寄存器，也就是说以下关于移位寄存器600的叙述是在n为一正偶数的情况。假设此移位寄存器电路600为第n级的移位寄存器电路，此移位寄存器电路600将会依所接收到的脉波信号HC(n)与HC(n-1)是否位同时位于第一信号电位关系，分别选择输出第(n+1)级移位寄存器的驱动信号Q(n+1)及第(n+4)级移位寄存器的驱动信号Q(n+4)。因为脉波信号HC(n)与HC(n-1)/HC(n+1)的信号电位在2D模式与3D模式时存在不同的关系，所以寄存器电路500与600借着所接收的脉波信号的信号电位可以输出符合不同移位寄存器电路操作模式的驱动信号Q(n+1)或是Q(n+4)。

其中，移位寄存器电路600包含有第一下拉控制电路610、第一下拉电路620、第一主下拉电路630、二维模式上拉电路640及三维模式上拉电路650。第一下拉控制电路610是接收第一驱动信号Q(n)产生第一控制信号到第一下拉电路单元620，以控制第一下拉电路单元620运作，其中，第一电压节点VGH用以接收电源信号。第一下拉电路620亦电性连接一第一信号节点ST(n)。第一下拉电路单元620接收来自第一下拉控制电路610的第一控制信号CTL1时，执行下拉动作，用以降低第一驱动信号Q(n)、第一栅极控制信号G(n)及第一信号节点ST(n)的突波电压电位。

第一下拉控制电路单元610另外包括第二十一晶体管T60、第二十二晶体管T62、第二十三晶体管T64及第二十四晶体管T66。第二十一晶体管T60的栅极电性连接至第二十一晶体管T60的漏极、第二十三晶体管T64的漏极及第一电压节点VGH。第二十一晶体管T60的源极电性连结于第二十二晶体管T62的漏极与第二十三晶体管T64的栅极。第二十三晶体管T64的源极则与第二十四晶体管T66的漏极及第一下拉电路单元620的第二十五晶体管T68的栅极电性连接，而第二十二晶体管T62的栅极及第二十四晶体管T66的栅极同样电性连接至第一驱动信号Q(n)。此外，第二十二晶体管T62的源极及第二十四晶体管T66的源极电性连接至第二电压节点VSS。第二十一晶体管T60及第二十三晶体管T64是用来等效一电阻器。第二十二晶体管T62及第二十四晶体管T66接收第一驱动信号Q(n)以产生第一控制信号CTL1。

第一下拉电路单元620是包括第二十五晶体管T68、第二十六晶体管T70及第二十七晶体管T72。此第二十五晶体管T68的栅极电性连接于第一控制信号CTL1，且第二十五晶体管T68的源极则电性连接于第一栅极控制信号G(n)而第二十五晶体管T68的漏极则连接到第一驱动信号Q(n)。此第二十六晶体管T70的栅极电性连接于第一控制信号CTL1，且第二十六晶体管T70的源极则电性连接至第二电压节点VSS，而第二十六晶体管T70的漏极则连接到第一栅极控制信号G(n)。第二十七晶体管T72的栅极电性连接于第一控制信号CTL1，且第二十七晶体管T72的源极则电性连接至第二电压节点VSS，而第二十七晶体管T72的漏极则电性连接到第一信号节点ST(n)。

第一主下拉电路单元630包括第二十八晶体管T74及第二十九晶体管T76。第二十八晶体管T74的栅极电性连接到第二十九晶体管T76的栅极及第五栅极控制信号G(n+4)，第二十八晶体管T74的源极电性连接到第九晶体管T26的的源极及第二电压节点VSS。第二十八晶体管T74的漏极电性连接到第一驱动信号Q(n)，第二十九晶体管T76的漏极电性连接到第一栅极控制信号G(n)。第二十八晶体管T74及第二十九晶体管T76接收第五栅极控制信号G(n+4)，用以下拉第一驱动信号Q(n)及第一栅极控制信号G(n)。

二维模式上拉电路640则包括第三十晶体管T78、第三十一晶体管T80、第三十二晶体管T82及第三十三晶体管T84。第三十晶体管T78的栅极电性连接到另一脉波信号HC(n-1)，第三十晶体管T78的漏极电性连接到脉波信号HC(n)，第三十晶体管T78的源极电性连接到第三十二晶体管T82的栅极。第三十一晶体管T80的栅极电性连接到第一驱动信号Q(n)，第三十一晶体管T80的漏极电性连接到脉波信号HC(n)，第三十一晶体管T80的源极电性连接到第三十三晶体管T84的栅极、第三十二晶体管T82的漏极及第一信号节点ST(n)，第三十二晶体管T82的源极电性连接到第二电压节点VSS。第三十三晶体管T84的漏极电性连接到第一栅极控制信号G(n)，第三十三晶体管T84的源极电性连接到第二驱动信号Q(n+1)。第三十晶体管T78、第三十一晶体管T80及第三十二晶体管T82用以接收脉波信号HC(n)、另一脉波信号HC(n-1)及第一驱动信号Q(n)以致能第三十三晶体管T84。由于n在图6的实施例中是正偶数的原因，HC(n)是可对应到图5中的第二脉波信号，而HC(n-1)则对应到图5实施例的第一脉波信号。因此为了避免混淆，图6的HC(n)并不以第一脉波信号称的。

三维模式上拉电路650包括第三十四晶体管T86、第三十五晶体管T88、第三十六晶体管T90、第三十七晶体管T92及第二耦合电容C2。第三十四晶体管T86的栅极电性连接到另一脉波信号HC(n-1)，第三十四晶体管T86的漏极电性连接到脉波信号HC(n)，第三十四晶体管T86的源极电性连接到第三十五晶体管T88的漏极及第三十七晶体管T92的栅极。第三十五晶体管T88的栅极电性连接到第五脉波信号HC(n+4)，第三十五晶体管T88的源极电性连接到第二电压节点VSS。第三十六晶体管T90的漏极电性连接到脉波信号HC(n)，第三十六晶体管T90的栅极电性连接到第二耦合电容C2的第一端及第一驱动信号Q(n)，第三十六晶体管T90的源极电性连接到第二耦合电容C2的第二端、第一栅极控制信号G(n)及第三十七晶体管T92的源极。第三十七晶体管T92的源极电性连接到第五驱动信号Q(n+4)。其中，第三十四晶体管T86、第三十五晶体管T88及第三十七晶体管T92用以接收脉波信号HC(n)、另一脉波信号HC(n-1)、第五脉波信号HC(n+4)及第一栅极控制信号G(n)产生第五驱动信号Q(n+4)。第三十六晶体管T90及第二耦合电容C2用以接收脉波信号HC(n)及第一驱动信号Q(n)经由第三十七晶体管T92以产生第一栅极控制信号G(n)。第二耦合电容C2为调整稳定信号作用。

如果移位寄存器电路是操作在2D模式时，脉波信号HC(n)与HC(n+1)间并不会有相互重叠的情形(如图1所示)，因此第十晶体管T28及第十二晶体管T32不会同时被开启，而第十三电晶T34则会被致能以接收第一栅极控制信号G(n)产生Q(n+1)到下一级的移位寄存器(举例来说，由第一类第一移位寄存器把Q(n+1)传送到第二类第一移位寄存器)。

移位寄存器电路500操作在2D模式时，三维模式上拉电路550中的第十四晶体管T36会一直处于在一个关闭的情况下，所以第十七晶体管T42也会一直处于关闭的状况的下，这时候这组三维模式上拉电路550并不会运作。移位寄存器电路操作于3D模式时，图5的HC(n)与HC(n+1)为同相位的脉波信号，因此二维模式上拉电路540中的第十晶体管T28就会打开，于是第十二晶体管T32也会跟着被打开，这时候第十三晶体管T34的栅极端会被下拉到某一低电位而使得第十三晶体管T34不会被打开，因此这时候这组上拉电路540并不会运作。而三维模式上拉电路550中的第十四晶体管T36在3D模式时会被打开，第十七晶体管T42也会被开启，使得Q(n+4)得以产生。产生的Q(n+4)是被传送到第一类第三移位寄存器(或是整个移位寄存器电路中的第五移位寄存器)。

而图6的移位寄存器600的二维模式上拉电路640与三维模式上拉电路650被致能与否(依据所属晶体管因为接收到的脉波信号被开启与否)，是类似于图5的移位寄存器500的说明。当图6的移位寄存器600为第二类第一移位寄存器而图5的移位寄存器500为第一类第一移位寄存器时，是接收到同组脉波信号(如均接收到第一脉波信号与第二脉波信号)。同样的道理，第一类第二移位寄存器与第二类第二移位寄存器会被设计来接收同组脉波信号。

请同时参照图7以及图5，图7是根据本发明的一实施例的第一类第一移位寄存器运作于2-D模式时的时序波形图。在图7中，第一脉波信号HC(1)到第七脉波信号HC(7)为连续脉波且不同相位(第二脉波信号HC(2)以及第三脉波信号HC(3)未绘于图式)，但在本实施例中并不以7个脉波为限，可是实际需求配置任意数目的脉波数目。在本实施例中，由于每一相邻脉波皆不同相位，所以第十晶体管T28及第十二晶体管T32不会同时被导通，而第十三电晶T34则会被导通以接收第一栅极控制信号G(n)产生第二驱动信号Q(n+1)到下一级的移位寄存器，此时二维模式上拉电路540处于运作状态。相反地，第十四晶体管T36会一直处于不被导通情况，所以第十七晶体管T42也会一直处于不被导通的状况，因此三维模式上拉电路550并不会运作，此时移位寄存器电路500运作在2D模式。

在图7中，在T1到T2时间，当前一级移位寄存器电路依据第四栅极控制信号G(4)及第四信号节点ST(4)输出高逻辑准信号至本级移位寄存器(第一类第一移位寄存器)的第五驱动信号Q(5)时，本级移位寄存器的第五驱动信号Q(5)被预先充电至某一逻辑电位。

接着在T2到T3时间，第五脉波信号HC5为高逻辑电位时，第五脉波信号HC5将会对第五驱动信号Q(5)进行电压耦合的动作，同时第一栅极控制信号G(1)也会透过第一耦合电容C1对第五驱动信号Q(5)进行电压耦合的动作，此时第五驱动信号Q(5)被推升至更高的逻辑电位。同时，本级移位寄存器电路依据此被推升至更高的逻辑电位的第五驱动信号Q(5)输出第五栅极控制信号G(5)，以控制本级移位寄存器电路作动。

请接续参照图8以及图5，图8是根据本发明的一实施例的第一类第一移位寄存器运作于3-D模式时的时序波形图。在图8中，第一脉波信号HC1与第二脉波信号HC2为同相位，第三脉波信号HC3与第四脉波信号HC4为同相位，接续请依此类推，在本实施例中并不以5个脉波为限。

在本实施例中，搭配图5第一类第一移位寄存器500来举例说明。在第八图中的T1到T3期间，第一脉波信号HC1与第二脉波信号HC2为同相位，二维模式上拉电路540中的第十晶体管T28及第十二晶体管T32同时被开启，且将第一信号节点ST(n)的电位下拉至第二电压节点VSS电位，此时第十三晶体管T34不会被导通，故二维模式上拉电路540不会运作。在第八图中的T1到T3期间，三维模式上拉电路550中的第十四晶体管T36则会被导通，且第十七晶体管T42亦会被导通，以接收第一栅极控制信号G(n)产生第五驱动信号Q(n+4)到下一级的移位寄存器，此时移位寄存器电路500运作在3D模式。

在图8中，在T1到T3时间，本级移位寄存器依据前一级移位寄存器电路输出的第一栅极控制信号G(1)，且将本级移位寄存器(第一类第一移位寄存器)的第五驱动信号Q(5)预先充电至某一逻辑电位。在本实施例中，由于第一类第一移位寄存器500的三维模式上拉电路550皆会在同相位脉波输入时运作，故第十四晶体管T36皆会处于被导通状态，故当第五脉波信号HC5为高逻辑电位时(T3到T5时间)，本级移位寄存器输出第五栅极控制信号G(5)以及将第五驱动信号Q(5)推升至更高逻辑电位。接续，在T5～T6期间，第一主下拉电路530透过第八晶体管T24将第五驱动信号Q(5)下拉至第二电压节点VSS电位，以结束本级移位寄存器在T1到T6时间的作动。

值得一提的是，当本发明的移位寄存器运作在3D模式下，也就是在n为正奇数时，本发明的移位寄存器电路会选择第一类移位寄存器作动。而当n为正偶数时，本发明的移位寄存器电路会选择第二类移位寄存器作动。故当本发明的移位寄存器在n为正奇数或正偶数时，皆能正确运作在3-D模式。

综上所述，本发明所揭露的可应用于显示装置且具有可以适应不同显示模式的移位寄存器中，本发明针对上拉控制的电路上多了下传选择的电路，可以借由高频信号的连接关系并控制电路操作模式，来达到不同传递架构的调变，改善移位寄存器电路的设计，使得其栅极控制信号输出信号较佳，减少驱动信号漏电的问题与避免受其他信号干扰的功能。

Claims (18)

1.一种移位寄存器电路，包含一第一类第一移位寄存器，该第一类第一移位寄存器由一第一驱动信号所驱动，以输出一第一栅极控制信号，该第一类第一移位寄存器包括:

一第一下拉控制电路；

一第一下拉电路，电性连接于该第一下拉控制电路；

一第一主下拉电路，电性连接于该第一下拉电路，用以下拉该第一驱动信号与该第一栅极控制信号；

一三维模式上拉电路，用以接收该第一栅极控制信号、一第一脉波信号与一第二脉波信号，以产生一另一第一驱动信号；以及

一二维模式上拉电路，用以接收该第一栅极控制信号、该第一脉波信号与该第二脉波信号以产生一第二驱动信号；

其中，当该二维模式上拉电路运作时，该第一类第一移位寄存器是产生该第二驱动信号至该移位寄存器电路中的一第二类第一移位寄存器，使得该第二类第一移位寄存器产生一第二栅极控制信号；其中该第一类第一移位寄存器是对应于一第一扫描线，而该第二类第一移位寄存器对应于一第二扫描线。

2.如权利要求1所述的移位寄存器电路，其特征在于，该第二类第一移位寄存器包括:

一第二类第一移位寄存器的第一下拉控制电路；

一第二类第一移位寄存器的第一下拉电路，电性连接于该第二类第一移位寄存器的第一下拉控制电路；

一第二类第一移位寄存器的第一主下拉电路，电性连接于该第二类第一移位寄存器的第一下拉电路，用以下拉该第二栅极控制信号；

一第二类第一移位寄存器的三维模式上拉电路，用以接收一另一第一栅极控制信号、该第一脉波信号与该第二脉波信号，以产生一第二类第一移位寄存器的另一第一驱动信号；以及

一第二类第一移位寄存器的二维模式上拉电路，用以接收一另一第一栅极控制信号、该第一脉波信号及该第二脉波信号，以产生一第二类第一移位寄存器的另一第一驱动信号。

3.如权利要求2所述的移位寄存器电路，其特征在于，当该第二类第一移位寄存器的二维模式上拉电路运作时，该第二类第一移位寄存器是产生一第三驱动信号至该移位寄存器电路的对应于一第三扫瞄线的一第一类第二移位寄存器。

4.如权利要求3所述的移位寄存器电路，其特征在于，当该移位寄存器电路操作于一二维模式时，该第一类第二移位寄存器是产生一第四驱动信号至该移位寄存器电路的对应于一第四扫描线的一第二类第二移位寄存器。

5.如权利要求3所述的移位寄存器电路，其特征在于，当该第一类第一移位寄存器的三维模式上拉电路运作时，该第一类第一移位寄存器是产生一第五驱动信号至该移位寄存器电路的对应于一第五扫描线的一第一类第三移位寄存器。

6.如权利要求5所述的移位寄存器电路，其特征在于，当该移位寄存器电路操作于一三维模式时该第二类第一移位寄存器是产生一第六驱动信号至对应于一第六扫描线的一第二类第三移位寄存器。

7.如权利要求2所述的移位寄存器电路，其特征在于，该第二类第一移位寄存器的三维模式上拉电路包括一第一晶体管，该第一晶体管是接收该第一脉波信号以及该第二脉波信号，使得该第一晶体管于该移位寄存器电路操作于一三维模式时导通，而致能该第二类第一移位寄存器的三维模式上拉电路。

8.如权利要求7所述的移位寄存器电路，其特征在于，该第二类第一移位寄存器的该第一晶体管是在该第一脉波信号与该第二脉波信号均位于一第一信号电位时导通。

9.如权利要求8所述的移位寄存器电路，其特征在于，该第一信号电位为逻辑高的信号电位。

10.如权利要求2所述的移位寄存器电路，其特征在于，该第二类第一移位寄存器的二维模式上拉电路包括一第一晶体管，该第一晶体管是接收该第一脉波信号以及该第二脉波信号，使得该第一晶体管于该移位寄存器电路操作于一二维模式时关闭，而致能该第二类第一移位寄存器的二维模式上拉电路。

11.如权利要求1项的移位寄存器电路，其特征在于，该第一类第一移位寄存器的三维模式上拉电路包括一第一晶体管，该第一晶体管是接收该第一脉波信号以及该第二脉波信号，当该移位寄存器电路操作于一三维模式时使得该第一晶体管导通，而致能该第一类第一移位寄存器的三维模式上拉电路。

12.如权利要求11所述的移位寄存器电路，其特征在于，该第一类第一移位寄存器的三维模式上拉电路的该第一晶体管是在该第一脉波信号与该第二脉波信号均位于一第一信号电位时导通。

13.如权利要求12所述的移位寄存器电路，其特征在于，该第一信号电位为逻辑高的信号电位。

14.如权利要求1所述的移位寄存器电路，其特征在于，该第一类第一移位寄存器的二维模式上拉电路包括一第一晶体管，该第一晶体管是接收该第一脉波信号与该第二脉波信号，使得该第一晶体管于该移位寄存器电路操作于一二维模式时关闭，而致能该第一类第一移位寄存器的二维模式上拉电路。

15.一种移位寄存器电路，包含一第n移位寄存器，该第n移位寄存器由一第n驱动信号所驱动以输出一第n栅极控制信号，该第n移位寄存器包括:

一第n移位寄存器的第一下拉控制电路；

一第n移位寄存器的第一下拉电路，电性连接于该第n移位寄存器的第一下拉控制电路；

一第n移位寄存器的第一主下拉电路，电性连接于该第n移位寄存器的第一下拉电路，用以下拉该第n驱动信号与第n栅极控制信号；

一第n移位寄存器的三维模式上拉电路，用以接收该第n栅极控制信号、一第n脉波信号与一第(n+1)脉波信号，以产生一第n移位寄存器的另一第n驱动信号；以及

一第n移位寄存器的二维模式上拉电路，用以接收该第n栅极控制信号、该第n脉波信号与该第(n+1)脉波信号以产生一第(n+1)驱动信号；

其中，当该第n移位寄存器的二维模式上拉电路运作时，该第n移位寄存器是产生该第(n+1)驱动信号至该移位寄存器电路中的一第(n+1)移位寄存器，使得该第(n+1)移位寄存器产生一第(n+1)栅极控制信号；其中该第n移位寄存器是对应于一第n扫描线，而该第(n+1)移位寄存器对应于一第(n+1)扫描线；其中n为正奇数。

16.如权利要求15所述的移位寄存器电路，其特征在于，当该第n移位寄存器的三维模式上拉电路运作时，该第n移位寄存器是产生一第(n+4)驱动信号至一第(n+4)移位寄存器，该第(n+4)移位寄存器是对应于一第(n+4)扫描线。

17.如权利要求15所述的移位寄存器电路，其特征在于，另外包含一第m移位寄存器，该第m移位寄存器包括:

一第m移位寄存器的第一下拉控制电路；

一第m移位寄存器的第一下拉电路，电性连接于该第m移位寄存器的第一下拉控制电路；

一第m移位寄存器的第一主下拉电路，电性连接于该第m移位寄存器的第一下拉电路，用以下拉一第m驱动信号与第m栅极控制信号；

一第m移位寄存器的三维模式上拉电路，用以接收该第m栅极控制信号、一第(m-1)脉波信号与一第m脉波信号，以产生一第m移位寄存器的另一第m驱动信号；以及

一第m移位寄存器的二维模式上拉电路，用以接收该第m栅极控制信号、该第m脉波信号及该第(m-1)脉波信号，以产生一第m移位寄存器的另一第m驱动信号;

其中，当该第m移位寄存器的二维模式上拉电路运作时，该第m移位寄存器是产生一第(m+1)驱动信号至该移位寄存器电路中的一第(m+1)移位寄存器，使得该第(m+1)移位寄存器产生一第(m+1)栅极控制信号；其中该第m移位寄存器是对应于一第m扫描线，而该第(m+1)移位寄存器对应于一第(m+1)扫描线；其中m为正偶数。

18.如权利要求17所述的移位寄存器电路，其特征在于，当该第m移位寄存器的三维模式上拉电路运作时，该第m移位寄存器是产生一第(m+4)驱动信号至一第(m+4)移位寄存器，该第(m+4)移位寄存器是对应于一第(m+4)扫描线。

Images