CN103400601B - 移位寄存器电路 - Google Patents

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Abstract

一种移位寄存器电路，包含一上拉控制电路，用以提供一上拉控制信号；一第一上拉电路，用以根据该上拉控制信号和一第二时脉信号提供一感测驱动信号；一第二上拉电路，用以根据该第一时脉信号、该上拉控制信号和一第二时脉信号提供一栅极驱动信号；一第一下拉控制电路，用以输出一第一下拉控制信号；一第一下拉电路，用以根据该第一下拉控制信号下拉该上拉控制信号、该感测驱动信号和该栅极驱动信号；和一主下拉电路，用以下拉该栅极驱动信号。

Description

移位寄存器电路
【技术领域】
本发明是关于一种移位寄存器电路，尤指一种可应用于触控显示装置的移位寄存器电路。
【背景技术】
液晶显示装置具有轻薄短小的优点，已逐渐取代传统体积庞大的阴极射线管(cathoderaytube，CRT)显示器，而广泛地应用在各类型电子产品。随着电子产品的尺寸的微型化，产品上已无足够空间容纳如键盘、鼠标等传统输入装置，因此结合触控输入与显示功能的触控显示装置（touchdisplaydevice）目前广泛被应用于各式产品上。触控显示装置种类繁多，依据其触控感应原理主要分为电阻式、电容式、超音波式以及红外线感测式等，其中，电容式触控技术的运作原理是于人体或触控笔与触控面板接触时，根据所感测到的电容变化以得出触控位置。
在液晶显示装置中，为了能够显示画面，通常设置有来驱动扫描线的栅极驱动器(gatedriver)和用来驱动数据线的源极驱动器(SourceDriver)，其中，栅极驱动器主要是由移位寄存器电路(shiftregistercircuit)所构成。为了降低成本并简化制造流程，有一种作法是将移位寄存器电路利用半导体制程直接制作在玻璃基板上。如此一来，就可以节省栅极驱动芯片的成本，这也就是所谓的阵列基板行驱动技术(GOA，gatedriveronarray)。
然而，现行应用阵列基板行驱动技术的移位寄存器电路并无法同时满足显示和触控的需求。因而，迄今为止，熟悉此技艺者无不穷其努力找寻其解决的道，以改善上述的问题。
【发明内容】
有鉴于此，本发明提出一种适用于触控显示面板的移位寄存器电路，借以同时满足显示和触控的需求。
本发明提供一种移位寄存器电路，包含一上拉控制电路，用以提供一上拉控制信号；一第一上拉电路，用以根据该上拉控制信号和一第二时脉信号提供一感测驱动信号；一第二上拉电路，用以根据该第一时脉信号、该上拉控制信号和一第二时脉信号提供一栅极驱动信号；一第一下拉控制电路，用以输出一第一下拉控制信号；一第一下拉电路，用以根据该第一下拉控制信号下拉该上拉控制信号、该感测驱动信号和该栅极驱动信号；和一主下拉电路，用以下拉该栅极驱动信号。
基于上述，根据本申请案所揭露的移位寄存器电路，第二上拉电路是根据该第一时脉信号、该上拉控制信号和一第二时脉信号提供一栅极驱动信号，因此借由调整时脉信号就可以调整所输出的信号宽度，不需要增加额外的控制信号及线路，可以减省面板走线所占的面积。
以上的关于本发明内容的说明及以下的实施方式的说明是用以示范与解释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。
【附图说明】
图1是为根据本发明一实施例的移位寄存器的系统方块示意图。
图2是为根据本发明一实施例的移位寄存器电路的电路图。
图3是为根据本发明一实施例的移位寄存器电路的电路图。
图4是为本发明所揭露的移位寄存器的驱动波形图。
图5是为本发明所揭露的移位寄存器的驱动波形图。
图6是为本发明所揭露的移位寄存器的驱动波形图。
【符号说明】
100移位寄存器
200移位寄存器电路
201上拉控制电路
203第一上拉电路
2105第二上拉电路
207第一下拉控制电路
209第一下拉电路
211主下拉电路
213第二下拉控制电路
215第二下拉电路
300移位寄存器电路
301上拉控制电路
ＨＣ1～Ｈ6时脉信号
ＬＣ1～ＬＣ2低电压位准信号
Ｇ（ｎ）栅极驱动信号
Ｓ（ｎ）感测驱动信号
Ｑ（ｎ）上拉控制信号
【具体实施方式】
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何熟习相关技艺者了解本发明的技术内容并据以实施，且根据本说明书所揭露之内容、申请专利范围及图式，任何熟习相关技艺者可轻易地理解本发明相关的目的及优点。以下的实施例是进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。
请参考图1，其是为根据本发明一实施例的移位寄存器的系统方块示意图。该移位寄存器包含了多级互相串接的移位寄存器电路SR1～SRn，该多个移位寄存器电路SR1～SRn接收多个时脉信号HC1、HC2、HC3、HC4、HC5、HC6，多个低频信号LC1、LC2和多个低电压位准信号Gn_Vss、Sn_Vss，并据以输出栅极驱动信号G(n)和感测驱动信号S(n)。
请参考图2，其是为根据本发明一实施例的移位寄存器电路200的电路图。移位寄存器电路200包含一上拉控制电路201，用以提供一上拉控制信号Q(n)；一第一上拉电路203，用以根据该上拉控制信号Q(n)和一第二时脉信号HC2提供一感测驱动信号S(n)；一第二上拉电路205，用以根据一第一时脉信号HC1、该上拉控制信号Q(n)和该第二时脉信号HC2提供一栅极驱动信号G(n)；一第一下拉控制电路207，用以输出一第一下拉控制信号P(n)；一第一下拉电路209，用以根据该第一下拉控制信号P(n)下拉该上拉控制信号Q(n)、该感测驱动信号S(n)和该栅极驱动信号G(n)；和一主下拉电路211，用以下拉该栅极驱动信号G(n)。
上拉控制电路201包含一控制端、一第一端和一第二端，该控制端是用以接收一来自前二级的移位寄存器电路的栅极驱动信号G(n-2)，该第一端是用以接收一来自前二级的移位寄存器电路的的感测驱动信号S(n-2)，该第二端是用以输出一上拉控制信号Q(n)。
第一上拉电路203包含一晶体管T2033，该晶体管2033具有一控制端，用以接收该上拉控制信号Q(n)；一第一端，用以接收一第二时脉信号HC2；和一第二端，用以根据该上拉控制信号Q(n)和该第二时脉信号HC2输出一感测驱动信号S(n)。第一上拉电路203包含一晶体管T2031，该晶体管2031具有一控制端，用以接收该上拉控制信号Q(n)；一第一端，用以接收一第二时脉信号HC2；和一第二端，用以根据该上拉控制信号Q(n)和该第二时脉信号HC2输出一进位信号ST(n)。
第二上拉电路205包含第一晶体管T2051和第二晶体管T2053。第一晶体管T2051包含一控制端、一第一端和一第二端；该控制端是用以接收该上拉控制信号Q(n)，该第二端是用以提供栅极驱动信号G(n)；一第二晶体管包含一控制端、一第一端和一第二端；该控制端是用以接收该第二时脉信号HC2；该第一端是用以接收该第一时脉信号HC1；第二晶体管T2053的该第二端是耦接第一晶体管T2051的该第一端。
第一下拉控制电路207包含一第一晶体管T2071、一第二晶体管T2073、一第三晶体管T2075和一第四晶体管T2077。该第一晶体管T2071具有一第一端、一第二端和一控制端，该控制端耦接该第一端；该第二晶体管T2073具有一第一端、一第二端和一控制端，该第二晶体管T2073的控制端耦接该第一晶体管T2071的该第二端并用以接收一低频控制信号LC1，且该第二晶体管T2073的第一端耦接该第一晶体管T2071的第一端。该第三晶体管T2075和该第四晶体管T2077分别具有一第一端、一第二端和一控制端，该第三晶体管T2075和该第四晶体管T2077的控制端是用以接收该上拉控制信号Q(n)，该第三晶体管T2075和该第四晶体管T2077的第二端是用以接收一第一低电压位准信号Gn_Vss，该第三晶体管T2075的该第一端耦接该第一晶体管T2071的该第二端，该第四晶体管T2077的该第一端耦接该第二晶体管T2073的该第二端并用以输出该第一下拉控制信号P(n)。
第一下拉电路209包含第一晶体管T2091、第二晶体管T2093和第三晶体管T2095。该第一晶体管T2091包含一控制端、一第一端和一第二端，该控制端是用以接收该第一下拉控制信号P(n)，该第一晶体管T2091的第一端是耦接该上拉控制电路201的该第二端，该第一晶体管T2091的第二端是耦接该第一上拉电路203的该第二端。该第二晶体管T2093包含一控制端、一第一端和一第二端，该控制端是用以接收该第一下拉控制信号P(n)，该第二晶体管T2093的第一端是耦接该第一上拉电路203的该第二端，该第二晶体管T2093的第二端是耦接一第二低电压位准信号Sn_Vss。第三晶体管T2095包含一控制端、一第一端和一第二端，该控制端是用以接收该第一下拉控制信号P(n)，该第三晶体管T2095的第一端是耦接该第二上拉电路205的第一晶体管T2051的该第二端并用以下拉该栅极驱动信号，该第三晶体管T2095的第二端是耦接一第二低电压位准信号Sn_Vss。
为了让移位寄存器电路的输出能够更稳定，并让移位寄存器电路中的晶体管不会长时间受到固定偏压而导致元件特性的劣化，根据本发明的另一实施例，可另外增加一第二下拉控制电路213，用以输出一第二下拉控制信号K(n)；以及一第二下拉电路215，用以根据该第二下拉控制信号K(n)下拉该上拉控制信号Q(n)、该感测驱动信号S(n)和该栅极驱动信号G(n)。第一下拉控制电路207是根据是根据一第一低频控制信号LC1以输出该第一下拉控制信号P(n)，该第二下拉控制电路213是根据一第二低频控制信号LC2以输出该第二下拉控制信号K(n)，且该第一低频信号的相位与该第二低频信号的相位是为反相。如此一来则可以使得移位寄存器电路中的晶体管不会在同时工作，进而使得移位寄存器电路的输出能够更稳定，并让移位寄存器电路中的晶体管不会长时间受到固定偏压而导致元件特性的劣化。由于第二下拉控制电路213和第二下拉电路215的电路与第一下拉控制电路207和第一下拉电路209的架构和运作相似，再此不再赘述。
请参考图3，其是为根据本发明一实施例的移位寄存器电路300的电路图。图3的实施例与图2的实施例的主要差异点在于上拉控制电路，为了简洁，重复的部分不再赘述。在图2的实施例中，该上拉控制电路201包含一晶体管T2011，该晶体管T2011的栅极和源/漏极可分别视实际需求用以接收所需要的信号，例如将晶体管T2011的栅极和源/漏极都用以接收前二级的感测驱动信号S(n-2)或前二级的进位信号ST(n-2)，或是栅极和源/漏极分别接收前二级的感测驱动信号S(n-2)或前二级的进位信号ST(n-2)。在图3的实施例中，上拉控制电路301包含一晶体管T3011，该晶体管T3011的栅极和源/漏极是采用二极管连接(diode-connected)。
请参考图4，其是为本发明一实施例的移位寄存器电路的驱动波形图。图4中绘示有第一时脉信号HC1、第二时脉信号HC2、第三时脉信号HC3、第四时脉信号HC4、第五时脉信号HC5、第六时脉信号HC6、感测驱动信号S(n)、栅极驱动信号G(n)、第一低频信号LC1和第二低频信号LC2。其中该第一时脉信号和该第二时脉信号具有一相位差，根据图4的实施例，该第一时脉信号和该第二时脉信号的高位准约50%互相重叠。请一并参考图2和图4，在第一上拉电路203所接收的第二时脉信号HC2为高位准且上拉控制信号Q(n)为高位准时，则第一上拉电路203所输出的感测驱动信号S(n)为高位准。在第二上拉电路205所接收的第一时脉HC1和第二时脉信号HC2皆为高位准且上拉控制信号Q(n)为高位准时，则所输出的栅极驱动信号G(n)为高位准。根据本发明的一实施例，该第一时脉信号HC1和该第二时脉信号HC2的高位准约50%互相重叠，且该感测驱动信号S(n)的脉冲宽度约为该栅极驱动信号G(n)的脉冲宽度的两倍。
请同时参考图1、图2和图5，根据此实施例，该第一时脉信号HC1和该第二时脉信号HC2的高位准约33%互相重叠，且该感测驱动信号S(n)的脉冲宽度约为该栅极驱动信号G(n)的脉冲宽度的三倍。
请同时参考图1、图2和图6，根据此实施例，该第一时脉信号HC1和该第二时脉信号HC2的高位准约25%互相重叠，且该感测驱动信号S(n)的脉冲宽度约为该栅极驱动信号G(n)的脉冲宽度的四倍。
根据本申请案所揭露的移位寄存器电路，只要适度地调整第一时脉信号HC1和第二时脉信号之间的关系，即可灵活调整感测驱动信号S(n)和栅极驱动信号G(n)之间的脉冲宽度比例关系。除了实施例中所举出的二倍、三倍和四倍之外，任意倍的波宽输出都是可以被达成的，因此在搭配不同的应用时会更有弹性；而且借由调整时脉信号就可以调整波宽输出，不需要增加额外的控制信号及线路，可以减省面板走线所占的面积。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。在不脱离本发明的精神和范围内，所为的更动与润饰，均属本发明的专利保护范围。关于本发明所界定的保护范围请参考所附的申请专利范围。

Claims (6)

1.一种移位寄存器，其特征在于，包含：
一上拉控制电路，用以提供一上拉控制信号；
一第一上拉电路，用以根据该上拉控制信号和一第二时脉信号提供一感测驱动信号；
一第二上拉电路，用以根据一第一时脉信号、该上拉控制信号和该第二时脉信号提供一栅极驱动信号；
一第一下拉控制电路，用以输出一第一下拉控制信号；
一第一下拉电路，用以根据该第一下拉控制信号下拉该上拉控制信号、该感测驱动信号和该栅极驱动信号；以及
一主下拉电路，用以下拉该栅极驱动信号；
其中，该第二上拉电路包含：
一第一晶体管，包含：
一控制端，用以接收该上拉控制信号；
一第一端；及
一第二端，用以提供该栅极驱动信号；以及
一第二晶体管，包含：
一控制端，用以接收该第二时脉信号；
一第一端，用以接收该第一时脉信号；及
一第二端，电性连接该第一晶体管的该第一端；
其中，该第一时脉信号和该第二时脉信号具有一相位差。
2.如权利要求1所述的移位寄存器电路，其特征在于，另包括：
一第二下拉控制电路，用以输出一第二下拉控制信号；以及
一第二下拉电路，用以根据该第二下拉控制信号下拉该上拉控制信号、该感测驱动信号和该栅极驱动信号。
3.如权利要求2所述的移位寄存器电路，其特征在于，该第一下拉控制电路是根据一第一低频信号以输出该第一下拉控制信号，该第二下拉控制电路是根据一第二低频信号以输出该第二下拉控制信号，且该第一低频信号的相位与该第二低频信号的相位是为反相。
4.如权利要求1所述的移位寄存器电路，其特征在于，该第一时脉信号和该第二时脉信号的高位准50％互相重叠，且该感测驱动信号的脉冲宽度为该栅极驱动信号的脉冲宽度的两倍。
5.如权利要求1所述的移位寄存器电路，其特征在于，该第一时脉信号和该第二时脉信号的高位准33％互相重叠，且该感测驱动信号的脉冲宽度为该栅极驱动信号的脉冲宽度的三倍。
6.如权利要求1所述的移位寄存器电路，其特征在于，该第一时脉信号和该第二时脉信号的高位准25％互相重叠，且该感测驱动信号的脉冲宽度为该栅极驱动信号的脉冲宽度的四倍。
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