TWI603315B - 液晶顯示裝置 - Google Patents

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林雅婷
洪嘉澤
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友達光電股份有限公司
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Description

液晶顯示裝置
本發明是一種顯示裝置，尤其是關於一種藍相液晶顯示裝置。
近來，各種液晶顯示器的產品已經相當地普及。為了使液晶顯示器具有更佳的顯示品質，許多新的液晶材料也正在開發創新。藍相液晶(Blue Phase Liquid Crystal, BP-LC)具備快速響應的優點，因此藍相液晶驅動頻率可高達240Hz以上，相較於傳統顯示器的驅動頻率受限在120Hz，藍相液晶更能體現流暢的畫面表現。
因此目前如何設計出一種驅動藍相液晶的畫素電路，以及針對畫素電路設計配合的驅動電路，使得藍相液晶能夠接收到足夠的電壓同時，達到電路簡化、以及提高穩定性，且窄化顯示器的邊框，都是未來設計發展的重點。
本發明提供一種顯示裝置，特別適用於藍向液晶顯示裝置。
本發明所提供的顯示裝置包含基板和資料驅動模組。基板具有顯示區與電路區，電路區具有第一移位暫存器模組，第一移位暫存器模組包含第一級移位暫存器單元至第N級移位暫存器單元，產生第一級掃描訊號至第N級掃描訊號至顯示區。資料驅動模組，提供資料訊號至該顯示區。
本揭示內容之一態樣是關於一種顯示裝置。第一級移位暫存器單元接收第一起始訊號和第二起始訊號，產生第一級掃描訊號之第一掃描脈衝訊號以及第二掃描脈衝訊號，且第N級移位暫存器單元接收第(N-1)級掃描訊號之第一掃描脈衝訊號以及第二起始訊號，產生第N級掃描訊號之第一掃描脈衝訊號以及第二掃描脈衝訊號，移位暫存器單元的第二掃描脈衝訊號之致能時間寬度小於第一掃描脈衝訊號之致能時間寬度。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構控制之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。
在全篇說明書與申請專利範圍所使用之用詞（terms），除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。
關於本文中所使用之『約』、『大約』或『大致』一般通常係指數值之誤差或範圍於百分之二十以內，較好地是於百分之十以內，而更佳地則是於百分之五以內。文中若無明確說明，其所提及的數值皆視作為近似值，例如可如『約』、『大約』或『大致』所表示的誤差或範圍，或其他近似值。
關於本文中所使用之『第一』、『第二』、…等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅僅是為了區別以相同技術用語描述的元件或控制而已。
其次，在本文中所使用的用詞「包含」、「包括」、「具有、「含有」等等，均為開放性的用語，即意指包含但不限於此。
另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互控制或動作。
請參考圖1，圖1是繪示本揭示內容其中一實施例之一種藍相液晶顯示裝置100的示意圖。一種藍相液晶顯示裝置100包含基板110、資料驅動模組120和時序控制單元130。如圖一所示，基板110上分別有顯示區112、第一電路區114和第二電路區116，顯示區112具有多個畫素單元P形成畫素陣列，第一電路區114和第二電路區116位於顯示區112的兩側形成雙邊驅動方式。第一電路區114和第二電路區116接收時序控制單元130的操作訊號OP輸出多個控制訊號S1~Sn/S1’~Sn’，資料驅動模組120接收時序控制單元130的操作訊號OP’輸出多個資料訊號D1~Dm/D1’~Dm’，因此畫素P分別根據時序控制器130的致能時序依序驅動，接收相對應的控制訊號S1~Sn或S1’~Sn’以及資料訊號D1~Dm或D1’~Dm’。控制訊號S1~Sn/S1’~Sn’包含了多個掃描訊號、共同電壓訊號，時序控制單元130輸出的操作訊號OP/OP’包含了多組高頻時脈訊號、低頻時脈訊號、系統參考電壓以及起始訊號等訊號，分別提供至第一電路區114和第二電路區116。控制訊號S1~Sn與S1’~Sn’可為同步訊號，或依使用者設計調整時脈，同理地，操作訊號OP或OP’亦可按照設計需求調整時脈，但本發明並不以此為限。
圖2示繪示一種藍相液晶顯示器的畫素電路示意圖，而圖3A示繪示一種藍相液晶畫素電路的時序圖，特別應用於顯示模態的操作方式；圖3B示繪示另一種藍相液晶畫素電路的時序圖，特別應用於補償模態的操作方式。請參考圖2，畫素電路200包含第一控制開關201、第二控制開關202、第三控制開關203、第四控制開關204、第一儲存電容C S1以及第二儲存電容C S2輸出電位至液晶電容C LC顯示。第一控制開關201具有第一端201-1、第二端201-2以及控制端201-3，第一控制開關201的控制端201-3接收第一控制訊號G1，以及第一控制開關201的第一端201-1接收資料訊號V DATA。第二控制開關202，具有第一端202-1、第二端202-2以及控制端202-3，第二控制開關202的控制端202-3電連接第一控制開關201的第二端201-2，且第二控制開關202之第二端202-2用以提供輸出電位PX至液晶電容C LC，液晶電容C LC電連接至參考電位V COM。第三控制開關203，具有第一端203-1、第二端203-2以及控制端203-3，第三控制開關203的控制端203-3接收第三控制訊號G3，第三控制開關203的第一端203-1接收第一電位V DD，第三控制開關203的第二端203-2電連接第二控制開關202的第一端202-1。第四控制開關204，具有第一端204-1、第二端204-2以及控制端204-3，第四控制開關204的控制端204-3接收第二控制訊號G2，第四控制開關204的第一端204-1電連接第二控制開關202的第二端202-2。畫素電路200中的第一儲存電容C S1，具有第一端C S1-1和第二端C S1-2，第一儲存電容C S1的第一端C S1-1接收第一電位V DD，第一儲存電容C S1的第二端C S1-2電連接第二控制開關202的控制端202-2。第二儲存電容C S2具有第一端C S2-1以及第二端C S2-2，第二儲存電容C S2的第一端C S2-1電連接第二控制開關202的第二端202-2，第二儲存電容C S2的第二端C S2-2接收參考電位V COM。
然而為了消除Dissipation Effect，即減少液晶電壓容易受到第二控制開關202的V th(Threshold Voltage)變異造成亮度變化的影響，畫素電路200另外搭配補償電路210，補償電路210具有重置控制開關211以及讀取控制開關212，當第一選擇訊號OP1或第二選擇訊號OP2致能時，分別用以重置輸出電位PX的電壓值至第二電位V SS或者讀取輸出電位PX的電壓值V Read-out，而根據讀取的電壓值V Read-out計算取得補償資料電壓V DATA再由畫素電路200驅動致能，消除V th變異造成的亮度變化。
請同時圖2和圖3A操作時序，當畫素電路200操作於一般顯示模態時，第二控制訊號G2導通第四控制開關204重置輸出電位PX；而後關閉第四控制開關204，且致能第一控制開關201寫入資料電壓V DATA至第二控制開關202；最後，關閉第一控制開關201並致能第三控制開關203，使得畫素電路200根據資料電壓V DATA進入顯示狀態，其中參考電位V COM是以一個圖框(Frame)的時間寬度作極性轉換。
而補償操作狀態時，請參照圖2和圖3B操作時序。在第一期間T 1時，第二控制訊號G2開啟致能第四控制開關204，第四控制開關204的第二端204-2電性導通至補償電路210內部的重置控制開關211，將輸出電位PX的電位值重置到補償電路210的第二電位V SS。在第二期間T 2時，此時第一控制訊號G1開啟致能第一控制開關201，第一控制開關201的第一端201-1接收資料訊號V DATA。在第三期間T 3，第二控制訊號G2開啟第四控制開關204，第三控制訊號G3開啟第三控制開關203，存取感測輸出電位PX，換言之，補償電路210透過外部系統(圖未示)的控制訊號(第一選擇訊號OP1或第二選擇訊號OP2)用以計算或讀取補償訊號。相較於正常顯示模態的時序圖，值得注意的是，補償模態的第二控制訊號G2在T 3期間具有第一掃描脈衝訊號V P1以及T 1期間具有第二掃描脈衝訊號V P2，分別用以讀取或重置輸出電壓PX的操作，其中第二掃描脈衝訊號V P2的致能時間寬度小於第一掃描脈衝訊號V P1的致能時間寬度，具體而言，第二掃描脈衝訊號V P2的致能時間寬度約為150 µs，第一掃描脈衝訊號V P1的致能時間寬度約為14 ms。請參考圖3B，第二掃描脈衝訊號V P2的致能期間和第一掃描脈衝訊號V P1的致能期間互不重疊；第二掃描脈衝訊號V P2之致能期間係早於第一掃描脈衝訊號之致能期間V P1。
但為了配合本發明所述的畫素電路200的第一控制訊號G1、第二控制訊號G2以及第三控制訊號G3，必須設計移位暫存器電路輸出驅動波形，達到同時適用於正常顯式模式以及補償模式切換。
圖4是根據本發明實施例繪示的一種驅動藍相液晶顯示器的架構圖，請參照圖4，移位暫存器420包含了第一移位暫存器模組421、第二移位暫存器模組422、第三移位暫存器模組423和第四移位暫存器模組424。第一移位暫存器模組421具有第一級移位暫存器單元SR-G1(1)至第N級移位暫存器單元SR-G1(N)，產生第一級掃描訊號G1(1)至第N級掃描訊號G1(N)至顯示區410。第二移位暫存器模組422具有第一級移位暫存器單元SR-G2(1)至第N級移位暫存器單元SR-G2(N)，產生第一級掃描訊號G2(1)至第N級掃描訊號G2(N)至顯示區410。第三移位暫存器模組423具有第一級移位暫存器單元SR-G3(1)至第N級移位暫存器單元SR-G3(N)，產生第一級掃描訊號G3(1)至第N級掃描訊號G3(N)至顯示區410。第四移位暫存器模組424具有第一級移位暫存器單元SR-V COM(1)至第N級移位暫存器單元SR-V COM(N)，產生第一級共同電壓訊號V COM(1)至第N級共同電壓訊號V COM(N)至該顯示區。
承上，同時參考圖2，移位暫存器420提供多個控制訊號進入顯示區410，其中第一移位暫存器模組421的第一級掃描訊號G1(1)至第N級掃描訊號G1(N)對應到圖2畫素電路200的第一控制訊號G1，第二移位暫存器模組422的第一級掃描訊號G2(1)至第N級掃描訊號G2(N)對應到畫素電路200的第二控制訊號G2，第三移位暫存器模組423的第一級掃描訊號G3(1)至第N級掃描訊號G3(N)對應到畫素電路200的第三控制訊號G3，第四移位暫存器模組424的第一級共同電壓訊號V COM(1)至第N級共同電壓訊號V COM(N)對應到畫素電路200的參考電位V COM。
第二移位暫存器模組422接收第一系統高電壓VGH_1、第一系統低電壓VGL_1、第一低頻時脈訊號LC1、第二低頻時脈訊號LC2、第一高頻時脈訊號HC1以及第二高頻時脈訊號HC2。第二移位暫存器模組422的第一級移位暫存器單元SR-G2(1)接收第一起始訊號ST1_1和第二起始訊號ST0，第N級移位暫存器單元SR-G2(N)接收第二起始訊號ST0以及第三起始訊號ST1_3。
第一移位暫存器模組421接收第一系統高電壓VGH_1、第一系統低電壓VGL_1、第一低頻時脈訊號LC1、第二低頻時脈訊號LC2、第三高頻時脈訊號HC3以及第四高頻時脈訊號HC4。第一移位暫存器模組421的第一級移位暫存器單元SR-G1(1)接收第四起始訊號ST1_0，第N級移位暫存器單元SR-G1(N)接收第五起始訊號ST1_2。
第三移位暫存器模組423接收第一系統高電壓VGH_1、第一系統低電壓VGL_1、第一低頻時脈訊號LC1、第二低頻時脈訊號LC2、第五高頻時脈訊號HC5以及第六高頻時脈訊號HC6。第三移位暫存器模組423的第一級移位暫存器單元SR-G3(1)接收第四起始訊號ST1_0，第N級移位暫存器單元SR-G3(N)接收第六起始訊號ST1_4。
第四移位暫存器模組424接收第二系統高電壓VGH_2、第二系統低電壓VGL_2、第三低頻時脈訊號LC3、第四低頻時脈訊號LC4、第七高頻時脈訊號HC7以及第八高頻時脈訊號HC8。第四移位暫存器模組424的第一級移位暫存器單元SR-V COM(1)接收第七起始訊號ST2，第N級移位暫存器單元SR-V COM(N)接收第七起始訊號ST2。
請參照圖4，第一移位暫存器模組421中、第二移位暫存器模組422、第三移位暫存器模組423以及第四移位暫存器模組424皆為1傳2的移暫存器電路架構，換言之，其中之一的移位暫存器單元接收前一級移位暫存器單元之掃描訊號產生當級移位暫存器單元之掃描訊號，且接收下一級的移位暫存器單元之掃描訊號下拉控制當級移位暫存器單元之掃描訊號。如以第一移位暫存器模組421為例，，第一級移位暫存器單元SR-G1(1)產生第一級掃描訊號G1(1)下傳至第二級移位暫存器單元SR-G1(2)作為起始訊號，且第二級移位暫存器單元SR-G1(2)產生第二級掃描訊號G1(2)回傳至第一級移位暫存器單元SR-G1(1)下拉第一級掃描訊號G1(1)。第二移位暫存器模組422、第三移位暫存器模組423以及第四移位暫存器模組424亦為相同的操作模式，然本發明不在此限。
圖5為根據本發明一實施例繪示的第一種移位暫存單元的電路圖，具體而言，為圖4中第二移位暫存器模組422的每一移位暫存器單元的電路圖。移位暫存器單元500具有上拉控制模組510、上拉模組520、第一電容C 2、下拉控制模組530、下拉模組550以及補償開關模組560。上拉控制模組510包含第一電晶體511以及第二電晶體512。第一電晶體511具有第一端511-1、第二端511-2以及控制端511-3，第一電晶體511的第一端511-1用以接收第一高頻時脈訊號HC1，第一電晶體511的控制端511-3用以接收前一級移位暫存器之第一節點訊號Q2(N-1)。第二電晶體512，具有第一端512-1、第二端512-2以及控制端512-3，第二電晶體的控制端512-3電連接第一電晶體511的第二端511-2，第二電晶體512的第一端511-1接收前一級掃描訊號G2(N-1)，而第二電晶體512之第二端512-2輸出第一節點訊號Q2(N)。
上拉模組520具有第三電晶體521，具有第一端521-1、第二端521-2以及控制端521-3，第三電晶體521的控制端521-3電連接第二電晶體512之第二端512-2接收第一節點訊號Q2(N)，第三電晶體521的第一端521-1接收第二高頻時脈訊號HC2，產生移位暫存器500的掃描訊號G2(N)。
第一電容C 2，具有第一端C 2-1以及第二端C 2-2，第一電容C 2的第一端C 2-1電連接第三電晶體521的控制端521-3，第一電容C 2的第二端C 2-2電連接第三電晶體521的第二端521-2。
下拉控制模組530具有第四電晶體531、第五電晶體532、第六電晶體533、第七電晶體534、第八電晶體535、第九電晶體536、第十電晶體537、第十一電晶體538、第十二電晶體539、第十三電晶體540、第十四電晶體541以及第十五電晶體542。第四電晶體531具有第一端531-1、第二端531-2以及控制端531-3，第四電晶體531的第一端531-1與控制端531-3接收第一低頻時脈訊號LC1。第五電晶體532，具有第一端532-1、第二端532-2以及控制端532-3，第五電晶體532的控制端532-3電連接第四電晶體531的第二端531-2，第五電晶體532的第一端532-1接收第一低頻時脈訊號LC1。第六電晶體533，具有第一端533-1、第二端533-2以及控制端533-3，第六電晶體533的控制端533-3接收該第一節點訊號Q2(N)，第六電晶體533的第一端533-1電連接第四電晶體531的第二端531-2，第六電晶體533的第二端533-2接收第一系統低電壓VGL_1。第七電晶體534，具有第一端534-1、第二端534-2以及控制端534-3，第七電晶體534的控制端534-3接收第一節點訊號Q2(N)，第七電晶體534的第一端534-1電連接第五電晶體532的第二端532-2，第七電晶體534的第二端534-2接收第一系統低電壓VGL_1。第八電晶體535，具有第一端535-1、第二端535-2以及控制端535-3，第八電晶體535的控制端535-3電連接第七電晶體534的第一端534-1，第八電晶體535的第一端535-1電連接第二電晶體512的第二端512-2，第八電晶體535的第二端535-2接收掃描訊號G2(N)。第九電晶體536，具有第一端536-1、第二端536-2以及控制端536-3，第九電晶體536的控制端536-3電連接第八電晶體535的控制端535-3，第九電晶體536的第一端536-1電連接第一電容C 2的第二端C 2-2，第九電晶體536的第二端536-2接收第一系統低電壓VGL_1。第十電晶體537，具有第一端537-1、第二端537-2以及控制端537-3，第十電晶體537的第一端537-1與控制端537-3接收第二低頻時脈訊號LC2。第十一電晶體538，具有第一端538-1、第二端538-2以及控制端538-3，第十一電晶體538的控制端538-3電連接第十電晶體537的第二端537-2，第十一電晶體538的第一端538-1接收第二低頻時脈訊號LC2。第十二電晶體539，具有第一端539-1、第二端539-2以及控制端539-3，第十二電晶體539的控制端539-3接收第一節點訊號Q2(N)，第十二電晶體539的第一端539-1電連接第十電晶體537的第二端537-2，第十二電晶體539的第二端539-2接收第一系統低電壓VGL_1。第十三電晶體540，具有第一端540-1、第二端540-2以及控制端540-3，第十三電晶體540的控制端540-3接收第一節點訊號Q2(N)，第十三電晶體540的第一端540-1電連接第十一電晶體538的第二端538-2，第十三電晶體540的第二端540-2接收第一系統低電壓VGL_1。第十四電晶體541，具有第一端541-1、第二端541-2以控制端541-3，第十四電晶體541的控制端541-3電連接第十三電晶體540的第一端540-1，第十四電晶體541的第一端541-1電連接第二電晶體512的第二端512-2，第十四電晶體541的第二端541-2接收掃描訊號G2(N)。第十五電晶體542，具有第一端542-1、第二端542-2以及控制端542-3，第十五電晶體542的控制端542-3電連接第十四電晶體541的控制端541-3，第十五電晶體542的第一端542-1電連接第一電容C 2的第二端C 2-2，第十五電晶體542的第二端542-2接收第一系統低電壓VGL_1。
下拉模組550包含第十六電晶體551。第十六電晶體551，具有第一端551-1、第二端551-2以及控制端551-3，第十六電晶體551的控制端551-3接收下一級掃描訊號G2(N+1)，第十六電晶體551的第一端551-1電連接第三電晶體521的控制端521-3，第十六電晶體551的第二端551-2接收第一系統低電壓VGL_1。
補償開關模組560包含第十七電晶體561，具有控制端561-3、第一端561-1和第二端561-2。第十七電晶體561的控制端561-3接收第二起始訊號ST0，該第十七電晶體561的第一端561-1接收第一系統高電壓VGH_1，第十七電晶體561的第二端561-2連接輸出掃描訊號G2(N)。
圖6為根據本發明一實施例繪示的第二種移位暫存單元的電路圖，具體而言，為圖4中第二移位暫存器模組422的每一移位暫存器單元的電路圖。移位暫存器單元600具有上拉控制模組610、上拉模組620、第一電容C2、下拉控制模組630、下拉模組650以及補償開關模組660。上拉控制模組610包含第一電晶體611以及第二電晶體612。第一電晶體611具有第一端611-1、第二端611-2以及控制端611-3，第一電晶體611的第一端611-1用以接收第一高頻時脈訊號HC1，第一電晶體611的控制端611-3用以接收前一級移位暫存器之第一節點訊號Q2(N-1)。第二電晶體612，具有第一端612-1、第二端612-2以及控制端612-3，第二電晶體的控制端612-3電連接第一電晶體611的第二端611-2，第二電晶體612的第一端611-1接收前一級掃描訊號G2(N-1)，而第二電晶體612的第二端612-2輸出第一節點訊號Q2(N)。
上拉模組620具有第三電晶體621，具有第一端621-1、第二端621-2以及控制端621-3，第三電晶體621的控制端621-3電連接第二電晶體612的第二端612-2接收第一節點訊號Q2(N)，第三電晶體621的第一端621-1接收第二高頻時脈訊號HC2，產生移位暫存器600的掃描訊號G2(N)。
第一電容C 2，具有第一端C 2-1以及第二端C 2-2，第一電容C 2的第一端C 2-1電連接第三電晶體621的控制端621-3，第一電容C 2的第二端C 2-2電連接第三電晶體621的第二端621-2。
下拉控制模組630具有第四電晶體631、第五電晶體632、第六電晶體633、第七電晶體634、第八電晶體635、第九電晶體636、第十電晶體637、第十一電晶體638、第十二電晶體639、第十三電晶體640、第十四電晶體641以及第十五電晶體642。第四電晶體631具有第一端631-1、第二端631-2以及控制端631-3，第四電晶體631的第一端631-1與控制端631-3接收第一低頻時脈訊號LC1。第五電晶體632，具有第一端632-1、第二端632-2以及控制端632-3，第五電晶體632的控制端632-3電連接第四電晶體631的第二端631-2，第五電晶體632的第一端632-1接收第一低頻時脈訊號LC1。第六電晶體633，具有第一端633-1、第二端633-2以及控制端633-3，第六電晶體633的控制端633-3接收該第一節點訊號Q2(N)，第六電晶體633的第一端633-1電連接第四電晶體631的第二端631-2，第六電晶體633的第二端633-2接收第一系統低電壓VGL_1。第七電晶體634，具有第一端634-1、第二端634-2以及控制端634-3，第七電晶體634的控制端634-3接收第一節點訊號Q2(N)，第七電晶體634的第一端634-1電連接第五電晶體632的第二端632-2，第七電晶體634的第二端634-2接收第一系統低電壓VGL_1。第八電晶體635，具有第一端635-1、第二端635-2以及控制端635-3，第八電晶體635的控制端635-3電連接第七電晶體634的第一端634-1，第八電晶體635的第一端635-1電連接第二電晶體612的第二端612-2，第八電晶體635的第二端635-2接收掃描訊號G2(N)。第九電晶體636，具有第一端636-1、第二端636-2以及控制端636-3，第九電晶體636的控制端636-3電連接第八電晶體635的控制端635-3，第九電晶體636的第一端636-1電連接第一電容C 2的第二端C 2-2，第九電晶體636的第二端636-2接收第一系統低電壓VGL_1。第十電晶體637，具有第一端637-1、第二端637-2以及控制端637-3，第十電晶體637的第一端637-1與控制端637-3接收第二低頻時脈訊號LC2。第十一電晶體638，具有第一端638-1、第二端638-2以及控制端638-3，第十一電晶體638的控制端638-3電連接第十電晶體637的第二端637-2，第十一電晶體638的第一端638-1接收第二低頻時脈訊號LC2。第十二電晶體639，具有第一端639-1、第二端639-2以及控制端639-3，第十二電晶體639的控制端639-3接收第一節點訊號Q2(N)，第十二電晶體639的第一端639-1電連接第十電晶體637的第二端637-2，第十二電晶體639的第二端639-2接收第一系統低電壓VGL_1。第十三電晶體640，具有第一端640-1、第二端640-2以及控制端640-3，第十三電晶體640的控制端640-3接收第一節點訊號Q2(N)，第十三電晶體640的第一端640-1電連接第十一電晶體638的第二端638-2，第十三電晶體640的第二端640-2接收第一系統低電壓VGL_1。第十四電晶體641，具有第一端641-1、第二端641-2以控制端641-3，第十四電晶體641的控制端641-3電連接第十三電晶體640的第一端640-1，第十四電晶體641的第一端641-1電連接第二電晶體612的第二端612-2，第十四電晶體641的第二端641-2接收掃描訊號G2(N)。第十五電晶體642，具有第一端642-1、第二端642-2以及控制端642-3，第十五電晶體642的控制端642-3電連接第十四電晶體641的控制端641-3，第十五電晶體642的第一端642-1電連接第一電容C 2的第二端C 2-2，第十五電晶體642的第二端642-2接收第一系統低電壓VGL_1。
下拉模組650包含第十六電晶體651。第十六電晶體651，具有第一端651-1、第二端651-2以及控制端651-3，第十六電晶體651的控制端651-3接收下一級掃描訊號G2(N+1)，第十六電晶體651的第一端651-1電連接第三電晶體621的控制端621-3，第十六電晶體651的第二端651-2接收第一系統低電壓VGL_1。
補償開關模組660包含第十七電晶體661，具有控制端661-3、第一端661-1和第二端661-2。第十七電晶體661的控制端661-3和第一端661-1接收第二起始訊號ST0，第十七電晶體661的第二端661-2連接輸出掃描訊號G2(N)。
圖7為根據本發明一實施例繪示的第三種移位暫存單元的電路圖，具體而言，為圖4中第一移位暫存器模組421的每一移位暫存器單元的電路圖。移位暫存器單元700具有上拉控制模組710、上拉模組720、第一電容C 1、下拉控制模組730以及下拉模組750。上拉控制模組710包含第一電晶體711以及第二電晶體712。第一電晶體711具有第一端711-1、第二端711-2以及控制端711-3，第一電晶體711的第一端711-1用以接收第三高頻時脈訊號HC3，第一電晶體711的控制端711-3用以接收前一級移位暫存器之第一節點訊號Q1(N-1)。第二電晶體712，具有第一端712-1、第二端712-2以及控制端712-3，第二電晶體的控制端712-3電連接第一電晶體711的第二端711-2，第二電晶體712的第一端711-1接收前一級掃描訊號G1(N-1)，而第二電晶體712的第二端712-2輸出第一節點訊號Q1(N)。
上拉模組720具有第三電晶體721，具有第一端721-1、第二端721-2以及控制端721-3，第三電晶體721的控制端721-3電連接第二電晶體712的第二端712-2接收第一節點訊號Q1(N)，第三電晶體721的第一端721-1接收第四高頻時脈訊號HC4，產生移位暫存器700的掃描訊號G1(N)。
第一電容C 1，具有第一端C 1-1以及第二端C 1-2，第一電容C 1的第一端C 1-1電連接第三電晶體721的控制端721-3，第一電容C 1的第二端C 1-2電連接第三電晶體721的第二端721-2。
下拉控制模組730具有第四電晶體731、第五電晶體732、第六電晶體733、第七電晶體734、第八電晶體735、第九電晶體736、第十電晶體737、第十一電晶體738、第十二電晶體739、第十三電晶體740、第十四電晶體741以及第十五電晶體742。第四電晶體731具有第一端731-1、第二端731-2以及控制端731-3，第四電晶體731的第一端731-1與控制端731-3接收第一低頻時脈訊號LC1。第五電晶體732，具有第一端732-1、第二端732-2以及控制端732-3，第五電晶體732的控制端732-3電連接第四電晶體731的第二端731-2，第五電晶體732的第一端732-1接收第一低頻時脈訊號LC1。第六電晶體733，具有第一端733-1、第二端733-2以及控制端733-3，第六電晶體733的控制端733-3接收該第一節點訊號Q1(N)，第六電晶體733的第一端733-1電連接第四電晶體731的第二端731-2，第六電晶體733的第二端733-2接收第一系統低電壓VGL_1。第七電晶體734，具有第一端734-1、第二端734-2以及控制端734-3，第七電晶體734的控制端734-3接收第一節點訊號Q1(N)，第七電晶體734的第一端734-1電連接第五電晶體732的第二端732-2，第七電晶體734的第二端734-2接收第一系統低電壓VGL_1。第八電晶體735，具有第一端735-1、第二端735-2以及控制端735-3，第八電晶體735的控制端735-3電連接第七電晶體734的第一端734-1，第八電晶體735的第一端735-1電連接第二電晶體712的第二端712-2，第八電晶體735的第二端735-2接收掃描訊號G1(N)。第九電晶體736，具有第一端736-1、第二端736-2以及控制端736-3，第九電晶體736的控制端736-3電連接第八電晶體735的控制端735-3，第九電晶體736的第一端736-1電連接第一電容C 1的第二端C 1-2，第九電晶體736的第二端736-2接收第一系統低電壓VGL_1。第十電晶體737，具有第一端737-1、第二端737-2以及控制端737-3，第十電晶體737的第一端737-1與控制端737-3接收第二低頻時脈訊號LC2。第十一電晶體738，具有第一端738-1、第二端738-2以及控制端738-3，第十一電晶體738的控制端738-3電連接第十電晶體737的第二端737-2，第十一電晶體738的第一端738-1接收第二低頻時脈訊號LC2。第十二電晶體739，具有第一端739-1、第二端739-2以及控制端739-3，第十二電晶體739的控制端739-3接收第一節點訊號Q1(N)，第十二電晶體739的第一端739-1電連接第十電晶體737的第二端737-2，第十二電晶體739的第二端739-2接收第一系統低電壓VGL_1。第十三電晶體740，具有第一端740-1、第二端740-2以及控制端740-3，第十三電晶體740的控制端740-3接收第一節點訊號Q1(N)，第十三電晶體740的第一端740-1電連接第十一電晶體738的第二端738-2，第十三電晶體740的第二端740-2接收第一系統低電壓VGL_1。第十四電晶體741，具有第一端741-1、第二端741-2以控制端741-3，第十四電晶體741的控制端741-3電連接第十三電晶體740的第一端740-1，第十四電晶體741的第一端741-1電連接第二電晶體712的第二端712-2，第十四電晶體741的第二端741-2接收掃描訊號G1(N)。第十五電晶體742，具有第一端742-1、第二端742-2以及控制端742-3，第十五電晶體742的控制端742-3電連接第十四電晶體741的控制端741-3，第十五電晶體742的第一端742-1電連接第一電容C 1的第二端C 1-2，第十五電晶體742的第二端742-2接收第一系統低電壓VGL_1。
下拉模組750包含第十六電晶體751。第十六電晶體751，具有第一端751-1、第二端751-2以及控制端751-3，第十六電晶體751的控制端751-3接收下一級掃描訊號G1(N+1)，第十六電晶體751的第一端751-1電連接第三電晶體721的控制端721-3，第十六電晶體751的第二端751-2接收第一系統低電壓VGL_1。
圖8為根據本發明一實施例繪示的第四種移位暫存單元的電路圖，具體而言，為圖4中第三移位暫存器模組423的每一移位暫存器單元的電路圖。移位暫存器單元800具有上拉控制模組810、上拉模組820、第一電容C 3、下拉控制模組830以及下拉模組850。上拉控制模組810包含第一電晶體811以及第二電晶體812。第一電晶體811具有第一端811-1、第二端811-2以及控制端811-3，第一電晶體811的第一端811-1用以接收第五高頻時脈訊號HC5，第一電晶體811的控制端811-3用以接收前一級移位暫存器之第一節點訊號Q3(N-1)。第二電晶體812，具有第一端812-1、第二端812-2以及控制端812-3，第二電晶體的控制端812-3電連接第一電晶體811的第二端811-2，第二電晶體812的第一端811-1接收前一級掃描訊號G3(N-1)，而第二電晶體812的第二端812-2輸出第一節點訊號Q3(N)。
上拉模組820具有第三電晶體821，具有第一端821-1、第二端821-2以及控制端821-3，第三電晶體821的控制端821-3電連接第二電晶體812的第二端812-2接收第一節點訊號Q3(N)，第三電晶體821的第一端821-1接收第六高頻時脈訊號HC6，產生移位暫存器800的掃描訊號G3(N)。
第一電容C 3，具有第一端C 3-1以及第二端C 3-2，第一電容C 3的第一端C 3-1電連接第三電晶體821的控制端821-3，第一電容C 3的第二端C 3-2電連接第三電晶體821的第二端821-2。
下拉控制模組830具有第四電晶體831、第五電晶體832、第六電晶體833、第七電晶體834、第八電晶體835、第九電晶體836、第十電晶體837、第十一電晶體838、第十二電晶體839、第十三電晶體840、第十四電晶體841以及第十五電晶體842。第四電晶體831具有第一端831-1、第二端831-2以及控制端831-3，第四電晶體831的第一端831-1與控制端831-3接收第一低頻時脈訊號LC1。第五電晶體832，具有第一端832-1、第二端832-2以及控制端832-3，第五電晶體832的控制端832-3電連接第四電晶體831的第二端831-2，第五電晶體832的第一端832-1接收第一低頻時脈訊號LC1。第六電晶體833，具有第一端833-1、第二端833-2以及控制端833-3，第六電晶體833的控制端833-3接收該第一節點訊號Q3(N)，第六電晶體833的第一端833-1電連接第四電晶體831的第二端831-2，第六電晶體833的第二端833-2接收第一系統低電壓VGL_1。第七電晶體834，具有第一端834-1、第二端834-2以及控制端834-3，第七電晶體834的控制端834-3接收第一節點訊號Q3(N)，第七電晶體834的第一端834-1電連接第五電晶體832的第二端832-2，第七電晶體834的第二端834-2接收第一系統低電壓VGL_1。第八電晶體835，具有第一端835-1、第二端835-2以及控制端835-3，第八電晶體835的控制端835-3電連接第七電晶體834的第一端834-1，第八電晶體835的第一端835-1電連接第二電晶體812的第二端812-2，第八電晶體835的第二端835-2接收掃描訊號G3(N)。第九電晶體836，具有第一端836-1、第二端836-2以及控制端836-3，第九電晶體836的控制端836-3電連接第八電晶體835的控制端835-3，第九電晶體836的第一端836-1電連接第一電容C 3的第二端C 3-2，第九電晶體836的第二端836-2接收第一系統低電壓VGL_1。第十電晶體837，具有第一端837-1、第二端837-2以及控制端837-3，第十電晶體837的第一端837-1與控制端837-3接收第二低頻時脈訊號LC2。第十一電晶體838，具有第一端838-1、第二端838-2以及控制端838-3，第十一電晶體838的控制端838-3電連接第十電晶體837的第二端837-2，第十一電晶體838的第一端838-1接收第二低頻時脈訊號LC2。第十二電晶體839，具有第一端839-1、第二端839-2以及控制端839-3，第十二電晶體839的控制端839-3接收第一節點訊號Q3(N)，第十二電晶體839的第一端839-1電連接第十電晶體837的第二端837-2，第十二電晶體839的第二端839-2接收第一系統低電壓VGL_1。第十三電晶體840，具有第一端840-1、第二端840-2以及控制端840-3，第十三電晶體840的控制端840-3接收第一節點訊號Q3(N)，第十三電晶體840的第一端840-1電連接第十一電晶體838的第二端838-2，第十三電晶體840的第二端840-2接收第一系統低電壓VGL_1。第十四電晶體841，具有第一端841-1、第二端841-2以控制端841-3，第十四電晶體841的控制端841-3電連接第十三電晶體840的第一端840-1，第十四電晶體841的第一端841-1電連接第二電晶體812的第二端812-2，第十四電晶體841的第二端841-2接收掃描訊號G3(N)。第十五電晶體842，具有第一端842-1、第二端842-2以及控制端842-3，第十五電晶體842的控制端842-3電連接第十四電晶體841的控制端841-3，第十五電晶體842的第一端842-1電連接第一電容C 3的第二端C 3-2，第十五電晶體842的第二端842-2接收第一系統低電壓VGL_1。
下拉模組850包含第十六電晶體851。第十六電晶體851，具有第一端851-1、第二端851-2以及控制端851-3，第十六電晶體851的控制端851-3接收下一級掃描訊號G3(N+1)，第十六電晶體851的第一端851-1電連接第三電晶體821的控制端821-3，第十六電晶體851的第二端851-2接收第一系統低電壓VGL_1。
圖9為根據本發明一實施例繪示的第五種移位暫存單元的電路圖，具體而言，為圖4中第四移位暫存器模組424的每一移位暫存器單元的電路圖。移位暫存器單元900具有上拉控制模組910、上拉模組920、第一電容C 1_COM、下拉控制模組930、下拉模組950以及訊號產生模組960。上拉控制模組910包含第一電晶體911以及第二電晶體912。第一電晶體911具有第一端911-1、第二端911-2以及控制端911-3，第一電晶體911的第一端911-1用以接收第七高頻時脈訊號HC7，第一電晶體911的控制端911-3用以接收前一級移位暫存器之第一節點訊號Q_COM(N-1)。第二電晶體912，具有第一端912-1、第二端912-2以及控制端912-3，第二電晶體的控制端912-3電連接第一電晶體911的第二端911-2，第二電晶體912的第一端911-1接收前一級第二節點訊號COM(N-1)，而第二電晶體912的第二端912-2輸出第一節點訊號Q_COM(N)。
上拉模組920具有第三電晶體921，具有第一端921-1、第二端921-2以及控制端921-3，第三電晶體921的控制端921-3電連接第二電晶體912的第二端912-2接收第一節點訊號Q_COM(N)，第三電晶體921的第一端921-1接收第八高頻時脈訊號HC8，產生移位暫存器900的第二節點訊號COM(N)。
第一電容C 1_COM，具有第一端C 1_COM-1以及第二端C 1_COM-2，第一電容C 1_COM的第一端C 1_COM-1電連接第三電晶體921的控制端921-3，第一電容C 1_COM的第二端C 1_COM-2電連接第三電晶體921的第二端921-2。
下拉控制模組930具有第四電晶體931、第五電晶體932、第六電晶體933、第七電晶體934、第八電晶體935、第九電晶體936、第十電晶體937、第十一電晶體938、第十二電晶體939、第十三電晶體940、第十四電晶體941以及第十五電晶體942。第四電晶體931具有第一端931-1、第二端931-2以及控制端931-3，第四電晶體931的第一端931-1與控制端931-3接收第三低頻時脈訊號LC3。第五電晶體932，具有第一端932-1、第二端932-2以及控制端932-3，第五電晶體932的控制端932-3電連接第四電晶體931的第二端931-2，第五電晶體932的第一端932-1接收第三低頻時脈訊號LC3。第六電晶體933，具有第一端933-1、第二端933-2以及控制端933-3，第六電晶體933的控制端933-3接收該第一節點訊號Q_COM(N)，第六電晶體933的第一端933-1電連接第四電晶體931的第二端931-2，第六電晶體933的第二端933-2接收第二系統低電壓VGL_2。第七電晶體934，具有第一端934-1、第二端934-2以及控制端934-3，第七電晶體934的控制端934-3接收第一節點訊號Q_COM(N)，第七電晶體934的第一端934-1電連接第五電晶體932的第二端932-2，第七電晶體934的第二端934-2接收第二系統低電壓VGL_2。第八電晶體935，具有第一端935-1、第二端935-2以及控制端935-3，第八電晶體935的控制端935-3電連接第七電晶體934的第一端934-1，第八電晶體935的第一端935-1電連接第二電晶體912的第二端912-2，第八電晶體935的第二端935-2接收第二節點訊號COM(N)。第九電晶體936，具有第一端936-1、第二端936-2以及控制端936-3，第九電晶體936的控制端936-3電連接第八電晶體935的控制端935-3，第九電晶體936的第一端936-1電連接第一電容C 1_COM的第二端C 1_COM-2，第九電晶體936的第二端936-2接收第二系統低電壓VGL_2。第十電晶體937，具有第一端937-1、第二端937-2以及控制端937-3，第十電晶體937的第一端937-1與控制端937-3接收第四低頻時脈訊號LC4。第十一電晶體938，具有第一端938-1、第二端938-2以及控制端938-3，第十一電晶體938的控制端938-3電連接第十電晶體937的第二端937-2，第十一電晶體938的第一端938-1接收第四低頻時脈訊號LC4。第十二電晶體939，具有第一端939-1、第二端939-2以及控制端939-3，第十二電晶體939的控制端939-3接收第一節點訊號Q_COM(N)，第十二電晶體939的第一端939-1電連接第十電晶體937的第二端937-2，第十二電晶體939的第二端939-2接收第二系統低電壓VGL_2。第十三電晶體940，具有第一端940-1、第二端940-2以及控制端940-3，第十三電晶體940的控制端940-3接收第一節點訊號Q_COM(N)，第十三電晶體940的第一端940-1電連接第十一電晶體938的第二端938-2，第十三電晶體940的第二端940-2接收第二系統低電壓VGL_2。第十四電晶體941，具有第一端941-1、第二端941-2以控制端941-3，第十四電晶體941的控制端941-3電連接第十三電晶體940的第一端940-1，第十四電晶體941的第一端941-1電連接第二電晶體912的第二端912-2，第十四電晶體941的第二端941-2接收第二節點訊號COM(N)。第十五電晶體942，具有第一端942-1、第二端942-2以及控制端942-3，第十五電晶體942的控制端942-3電連接第十四電晶體941的控制端941-3，第十五電晶體942的第一端942-1電連接第一電容C 1_COM的第二端C 1_COM-2，第十五電晶體942的第二端942-2接收第二系統低電壓VGL_2。
下拉模組950包含第十六電晶體951。第十六電晶體951，具有第一端951-1、第二端951-2以及控制端951-3，第十六電晶體951的控制端951-3接收下一級第二節點訊號COM(N+1)，第十六電晶體951的第一端951-1電連接第三電晶體921的控制端921-3，第十六電晶體951的第二端951-2接收第二系統低電壓VGL_2。
訊號產生模組960包含第十七電晶體961，具有第一端961-1、第二端961-2以及控制端961-3，第十七電晶體961的第一端961-1接收第三低頻時脈訊號LC3，第十七電晶體961的控制端961-3接收上拉控制模組910、上拉模組920、下拉控制模組930以及下拉模組950輸出之第二節點訊號COM(N)。第十八電晶體962，具有第一端962-1、第二端962-2以及控制端962-3，第十八電晶體962的第一端962-1接收第三低頻時脈訊號LC3，第十八電晶體962的控制端962-3電連接第十七電晶體961的第二端961-2。第十九電晶體963，具有第一端963-1、第二端963-2以及控制端963-3，第十九電晶體963的控制端963-3接收第四低頻時脈訊號LC4，第十九電晶體963的第一端963-1電連接第十七電晶體961的第二端961-2，第十九電晶體963的第二端963-2電連接第二系統低電壓VGL_2。第二十電晶體964，具有第一端964-1、第二端964-2以及控制端964-3，第二十電晶體964的控制端964-3接收第四低頻時脈訊號LC4，第二十電晶體964的第一端964-1電連接第十八電晶體962的第二端962-2，第二十電晶體964的第二端964-2電連接第二系統低電壓VGL_2。第二十一電晶體965，具有第一端965-1、第二端965-2以及控制端965-3，第二十一電晶體965的第一端965-1接收第二系統高電壓VGH_2，第二十一電晶體965的控制端965-3電連接第二十電晶體964的第一端964-1，第二十一電晶體965的第二端965-2產生共同電壓訊號V COM(N)。第二電容C 2_COM，具有第一端C 2_COM-1以及第二端C 2_COM-2，第二電容C 2_COM的第一端C 2_COM-1電連接第二十一電晶體965的控制端965-3，第二電容C 2_COM的第二端C 2_COM-2電連接第二十一電晶體965的第二端C 2_COM-2。
圖10為根據本發明一實施例繪示的顯示模態的時序圖，圖11是根據本發明一實施例繪示的補償模態的時序圖。請參照圖11，第二控制訊號G2具有第一掃描脈衝訊號V P1以及第二掃描脈衝訊號V P2，第二掃描脈衝訊號V P2的致能期間和第一掃描脈衝訊號V P1的致能期間互不重疊，第二掃描脈衝訊號V P2的致能期間係早於第一掃描脈衝訊號V P1的致能期間。第二控制訊號G2對應的第一級移位暫存器單元接收第三起始訊號ST1_1和第一起始訊號ST0，分別輸出第一掃描脈衝訊號V P1以及第二掃描脈衝訊號V P2。第二控制訊號G2對應的第N級移位暫存器單元接收第(N-1)級的第二控制訊號G2的第一掃描脈衝訊號V P1’(圖未示)以及第二起始訊號ST0產生第N級掃描訊號之第一掃描脈衝訊號V P1’’(圖未示)以及第二掃描脈衝訊號V P2。換言之，第二控制訊號G2對應的每一移位暫存器單元同時接收第二起始訊號ST0產生第二掃描脈衝訊號V P2，第二控制訊號G2對應的每一移位暫存器單元接收前一級的第一掃描脈衝訊號V P1作為起始訊號產生當級的第一掃描脈衝訊號V P1，且每一移位暫存器單元輸出的第一掃描脈衝訊號V P1的致能時間互不重疊。此外，第二掃描脈衝訊號V P2的致能時間寬度係由第二起始訊號ST0的致能時間寬度調整，本發明設計上第二掃描脈衝訊號V P2的致能時間寬度約為150 µs，因此第二起始訊號ST0的致能時間寬度亦約為150 µs，然本發明不在此限。第一低頻時脈訊號LC1和第二低頻時脈訊號LC2是以一個圖框(frame)的時間極性反轉，第三低頻時脈訊號LC3和第四低頻時脈訊號LC4是以兩個圖框(frame)的時間極性反轉。第一高頻時脈訊號HC1~第八高頻時脈訊號HC8可以實際電路需求調整時脈寬度。
圖12是根據本發明一實施例繪示的一種起始訊號的時序圖，具體而言，為顯示模式狀態下的時序圖。第一起始訊號ST1_1、第二起始訊號ST0和第四起始訊號ST1_0與第一級移位暫存器單元的掃描訊號G1(1)、G2(1)和G3(1)的對應關係。第三起始訊號ST1_3、第五起始訊號ST1_2和第六起始訊號ST1_4與最後一級移位暫存器單元的掃描訊號G1(N)、G2(N)和G3(N)的對應關係。
進一步來說，當畫素電路為多種切換模態操作時，控制訊號也具有多脈衝波形致能，在上述的移位暫存器單元的設計下，僅需要改變第二控制訊號G2對應的移位暫存器單元即可完成，而不需要配合操作模態新增移位暫存器單元。因此，把揭示內容提供的驅動電路其實現並不需要太複雜的設計以及過多的成本花費，達到同時適用於顯示模態以及補償模態，提高穩定性，更具有窄化顯示器邊框的優勢。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101101~103、201~203‧‧‧電池化成設備
100‧‧‧藍相液晶顯示裝置
112‧‧‧顯示區
114‧‧‧第一電路區
116‧‧‧第二電路區
120‧‧‧資料驅動模組
130‧‧‧時序控制單元
OP、OP’‧‧‧操作訊號
S1~Sn、S1’~Sn’‧‧‧控制訊號
D1~Dm、D1’~Dm’‧‧‧資料訊號
P‧‧‧畫素
200‧‧‧畫素電路
210‧‧‧補償電路
201~204‧‧‧控制開關
G1~G3‧‧‧第一控制訊號~第三控制訊號
CS1、CS2‧‧‧儲存電容
CLC‧‧‧液晶電容
201-1~204-1‧‧‧第一端
201-2~204-2‧‧‧第二端
201-3~204-3‧‧‧控制端
VDD‧‧‧第一電位
VSS‧‧‧第二電位
VCOM‧‧‧參考電位
VDATA‧‧‧資料電壓
PX‧‧‧輸出電位
211‧‧‧重置控制開關
212‧‧‧讀取控制開關
OP1~OP2‧‧‧第一選擇訊號~第二選擇訊號
VP1‧‧‧第一掃描脈衝訊號
VP2‧‧‧第二掃描脈衝訊號
T1~T3‧‧‧第一期間~第三期間
410‧‧‧顯示區
420‧‧‧移位暫存器
421‧‧‧第一移位暫存器模組
422‧‧‧第二移位暫存器模組
423‧‧‧第三移位暫存器模組
424‧‧‧第四移位暫存器模組
ST1_1‧‧‧第一起始訊號
ST0‧‧‧第二起始訊號
ST1_3‧‧‧第三起始訊號
ST1_0‧‧‧第四起始訊號
ST1_2‧‧‧第五起始訊號
ST1_4‧‧‧第六起始訊號
ST2‧‧‧第七起始訊號
SR-G1(1)、SR-G2(1)、SR-G3(1)、SR-VCOM (1)‧‧‧第一級移位暫存器單元
SR-G1(2)、SR-G2(2)、SR-G3(2)、SR-VCOM (2)‧‧‧第二級移位暫存器單元
SR-G1(N)、SR-G2(N)、SR-G3(N)、SR-VCOM (3)‧‧‧第N級移位暫存器單元
VCOM(1)‧‧‧第一級共同電壓訊號
VCOM(2)‧‧‧第二級共同電壓訊號
VCOM(N)‧‧‧第N級共同電壓訊號
HC1~HC8‧‧‧第一高頻時脈訊號~第八高頻時脈訊號
LC1~LC4‧‧‧第一低頻時脈訊號~第四低頻時脈訊號
VGH_1~VGH_2‧‧‧第一系統高電壓~第二系統高電壓
VGL_1~VGL_2‧‧‧第一系統低電壓~第二系統低電壓
500、600、700、800、900‧‧‧移位暫存器單元
510、610、710、810、910‧‧‧上拉控制模組
520、620、720、820、920‧‧‧上拉模組
530、630、730、830、930‧‧‧下拉控制模組
550、650、750、850、950‧‧‧下拉模組
560、660‧‧‧補償開關模組
960‧‧‧訊號產生模組
C1、C2、C3、C1_COM‧‧‧第一電容
C2_COM‧‧‧第二電容
511、512、521、531~542、551、561、611、612、621、631~642、651、661、711、712、721、731~742、751、811、812、821、831~842、851、911、912、921、931~942、951、961~965‧‧‧電晶體
511-1、512-1、521-1、531-1~542-1、551-1、561-1、611-1、612-1、621-1、631-1~642-1、651-1、661-1、711-1、712-1、721-1、731-1~742-1、751-1、811-1、812-1、821-1、831-1~842-1、851-1、911-1、912-1、921-1、931-1~942-1、951-1、961-1、962-1、963-1、964-1、965-1、C1-1、C2-1、C3-1、C1_COM-1、C2_COM-1‧‧‧第一端
511-2、512-2、521-2、531-2~542-2、551-2、561-2、611-2、612-2、621-2、631-2~642-2、651-2、661-2、711-2、712-2、721-2、731-2~742-2、751-2、811-2、812-2、821-2、831-2~842-2、851-2、911-2、912-2、921-2、931-2~942-2、951-2、961-2、962-2、963-2、964-2、965-2、C1-2、C2-2、C3-2、C1_COM-2、C2_COM-2‧‧‧第二端
511-3、512-3、521-3、531-3~542-3、551-3、561-3、611-3、612-3、621-3、631-3~642-3、651-3、661-3、711-3、712-3、721-3、731-3~742-3、751-3、811-3、812-3、821-3、831-3~842-3、851-3、911-3、912-3、921-3、931-3~942-3、951-3、961-3、962-3、963-3、964-3、965-3、C1-2、C2-2、C3-2、C1_COM-2、C2_COM-2‧‧‧控制端
Q1(N)、Q2(N)、Q3(N)、Q1(N-1)、Q2(N-1)、Q3(N-1)、Q_COM(N-1)、Q_COM(N)‧‧‧第一節點
COM(N-1)、COM(N)、COM(N+1)‧‧‧第二節點
VCOM(1)、VCOM(2)、VCOM(N)‧‧‧共同電壓訊號
G1(1)、G2(1)、G3(1)、G1(2)、G2(2)、G3(2)、G1(N)、G2(N)、G3(N)、G1(N-1)、G2(N-1)、G3(N-1)、G1(N+1)、G2(N+1)、G3(N+1)‧‧‧掃描訊號
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 圖1是根據本發明一實施例繪示的一種液晶顯示裝置的示意圖； 圖2是根據本發明一實施例繪示一種藍相液晶畫素電路的示意圖； 圖3A是根據本發明一實施例繪示一種藍相液晶畫素電路的時序圖； 圖3B是根據本發明一實施例繪示另一種藍相液晶畫素電路的時序圖 圖4是根據本發明一實施例繪示的一種驅動藍相液晶顯示器的架構圖； 圖5是根據本發明一實施例繪示的第一種移位暫存單元的電路圖； 圖6是根據本發明一實施例繪示的第二種移位暫存單元的電路圖； 圖7是根據本發明一實施例繪示的第三種移位暫存單元的電路圖； 圖8是根據本發明一實施例繪示的第四種移位暫存單元的電路圖； 圖9是根據本發明一實施例繪示的第五種移位暫存單元的電路圖 圖10是根據本發明一實施例繪示的顯示模態的時序圖； 圖11是根據本發明一實施例繪示的補償模態的時序圖；及 圖12是根據本發明一實施例繪示的一種起始訊號的時序圖。
410‧‧‧顯示區
420‧‧‧移位暫存器
421‧‧‧第一移位暫存器模組
422‧‧‧第二移位暫存器模組
423‧‧‧第三移位暫存器模組
424‧‧‧第四移位暫存器模組
ST1_1‧‧‧第一起始訊號
ST0‧‧‧第二起始訊號
ST1_3‧‧‧第三起始訊號
ST1_0‧‧‧第四起始訊號
ST1_2‧‧‧第五起始訊號
ST1_4‧‧‧第六起始訊號
ST2‧‧‧第七起始訊號
SR-G1(1)、SR-G2(1)、SR-G3(1)、SR-VCOM(1)‧‧‧第一級移位暫存器單元
SR-G1(2)、SR-G2(2)、SR-G3(2)、SR-VCOM(2)‧‧‧第二級移位暫存器單元
SR-G1(N)、SR-G2(N)、SR-G3(N)、SR-VCOM(3)‧‧‧第N級移位暫存器單元
G1(1)、G2(1)、G3(1)‧‧‧第一級掃描訊號
G1(2)、G2(2)、G3(2)‧‧‧第二級掃描訊號
G1(N)、G2(N)、G3(N)‧‧‧第N級掃描訊號
VCOM(1)‧‧‧第一級共同電壓訊號
VCOM(2)‧‧‧第二級共同電壓訊號
VCOM(N)‧‧‧第N級共同電壓訊號
HC1~HC8‧‧‧第一高頻時脈訊號~第八高頻時脈訊號
LC1~LC4‧‧‧第一低頻時脈訊號~第四低頻時脈訊號
VGH_1~VGH_2‧‧‧第一系統高電壓~第二系統高電壓
VGL_1~VGL_2‧‧‧第一系統低電壓~第二系統低電壓

Claims (28)

  1. 一種顯示裝置，包含：一基板，具有一顯示區與一電路區，該電路區具有一第一移位暫存器模組，該第一移位暫存器模組包含一第一級移位暫存器單元至一第N級移位暫存器單元，用以產生一第一級掃描訊號至一第N級掃描訊號至該顯示區，N為大於2的正整數；以及一資料驅動模組，用以提供複數個資料訊號至該顯示區；其中，該第一級移位暫存器單元接收一第一起始訊號以及一第二起始訊號，產生該第一級掃描訊號之一第一掃描脈衝訊號以及一第二掃描脈衝訊號，且該第N級移位暫存器單元接收一第(N-1)級掃描訊號之一第一掃描脈衝訊號以及該第二起始訊號，產生該第N級掃描訊號之一第一掃描脈衝訊號以及一第二掃描脈衝訊號，該些移位暫存器單元之一的該第二掃描脈衝訊號之致能時間寬度小於該第一掃描脈衝訊號之致能時間寬度。
  2. 如請求項1所述之顯示裝置，其中該些移位暫存器單元之一的該第二掃描脈衝訊號之致能期間與該第一掃描脈衝訊號之致能期間互不重疊。
  3. 如請求項2所述之顯示裝置，其中該些移位暫存器單元之一的該第二掃描脈衝訊號之致能期間係早於該第一掃描脈衝訊號之致能期間。
  4. 如請求項1所述之顯示裝置，其中每一之該些移位暫存器單元同時接收該第二起始訊號產生第二掃描脈衝訊號。
  5. 如請求項1所述之顯示裝置，其中該些移位暫存器單元之每一第二掃描脈衝訊號為同時致能。
  6. 如請求項1所述之顯示裝置，其中該第一移位暫存器模組之該第N級移位暫存器單元接收一第三起始訊號。
  7. 如請求項1所述之顯示裝置，其中該些移位暫存器單元之一係接收一前一級移位暫存器單元之該第一掃描脈衝訊號產生該移位暫存器單元之該第一掃描脈衝訊號。
  8. 如請求項1所述之顯示裝置，其中該些移位暫存器單元之該些第一掃描脈衝訊號之致能時間互不重疊。
  9. 如請求項1所述之顯示裝置，其中該電路區更具有一第二移位暫存器模組，該第二移位暫存器模組包含一第一級移位暫存器單元至一第N級移位暫存器單元，用以產生一第一級掃描訊號至一第N級掃描訊號至該顯示區，其中該第一級移位暫存器單元接收一第四起始訊號，該第N級移位暫存器單元接收一第五起始訊號。
  10. 如請求項9所述之顯示裝置，其中該電路區更具有一第三移位暫存器模組，該第三移位暫存器模組包含一第一級移位暫存器單元至一第N級移位暫存器單元，用以產生一第一級掃描訊號至一第N級掃描訊號至該顯示區，其中該第一級移位暫存器單元接收該第四起始訊號，該第N級移位暫存器單元接收一第六起始訊號。
  11. 如請求項10所述之顯示裝置，其中該電路區更具有一第四移位暫存器模組，該第四移位暫存器模組包含一第一級移位暫存器單元至一第N級移位暫存器單元，用以產生一第一級共同電壓訊號至一第N級共同電壓訊號至該顯示區，其中該第一級移位暫存器單元與該第N級移位暫存器單元接收一第七起始訊號。
  12. 如請求項1所述之顯示裝置，其中該第一移位暫存器模組之每一該些移位暫存器單元具有一上拉控制模組、一上拉模組、一下拉控制模組、一下拉模組以及一補償開關模組。
  13. 如請求項12所述之顯示裝置，其中該第一移位暫存器模組用以接收一第一系統高電壓、一第一系統低電壓、一第一低頻時脈訊號、一第二低頻時脈訊號、一第一高頻時脈訊號以及一第二高頻時脈訊號。
  14. 如請求項12所述之顯示裝置，其中該第一移位暫存器模組的每一該些移位暫存器單元之該補償開關模組用以接收該第二起始訊號產生該移位暫存器單元之該第二掃描脈衝訊號。
  15. 如請求項13所述之顯示裝置，其中該第一移位暫存器模組的該些移位暫存器單元之一包含:一第一電晶體，具有一第一端、一第二端以及一控制端，該第一電晶體之該第一端用以接收該第一高頻時脈訊號，該第一電晶體之該控制端用以接收前一級移位暫存器之一第一節點訊號；一第二電晶體，具有一第一端、一第二端以及一控制端，該第二電晶體之該控制端電連接該第一電晶體之該第二端，該第二電晶體之該第一端接收一前一級掃描訊號，而該第二電晶體之該第二端輸出該第一節點訊號；一第三電晶體，具有一第一端、一第二端以及一控制端，該第三電晶體之該控制端電連接該第二電晶體之該第二端接收該第一節點訊號，該第三電晶體之該第一端接收該第二高頻時脈訊號，產生該移位暫存器之一掃描訊號；一第一電容，具有一第一端以及一第二端，該第一電容之該第一端電連接該第三電晶體之該控制端，該第一電容之該第二端電連接該第三電晶體之該第二端；一第四電晶體，具有一第一端、一第二端以及一控制端，該第四電晶體之該第一端與該控制端接收該第一低頻時脈訊號；一第五電晶體，具有一第一端、一第二端以及一控制端，該第五電晶體之該控制端電連接該第四電晶體之該第二端，該第五電晶體之該第一端接收該第一低頻時脈訊號；一第六電晶體，具有一第一端、一第二端以及一控制端，該第六電晶體之該控制端接收該第一節點訊號，該第六電晶體之該第一端電連接該第四電晶體之該第二端，該第六電晶體之該第二端接收該第一系統低電壓；一第七電晶體，具有一第一端、一第二端以及一控制端，該第七電晶體之該控制端接收該第一節點訊號，該第七電晶體之該第一端電連接該第五電晶體之該第二端，該第七電晶體之該第二端接收該第一系統低電壓；一第八電晶體，具有一第一端、一第二端以及一控制端，該第八電晶體之該控制端電連接該第七電晶體之該第一端，該第八電晶體之該第一端電連接該第二電晶體之該第二端，該第八電晶體之該第二端接收該掃描訊號；一第九電晶體，具有一第一端、一第二端以及一控制端，該第九電晶體之該控制端電連接該第八電晶體之該控制端，該第九電晶體之該第一端電連接該第一電容之該第二端，該第九電晶體之該第二端接收該第一系統低電壓；一第十電晶體，具有一第一端、一第二端以及一控制端，該第十電晶體之該第一端與該控制端接收該第二低頻時脈訊號；一第十一電晶體，具有一第一端、一第二端以及一控制端，該第十一電晶體之該控制端電連接該第十電晶體之該第二端，該第十一電晶體之該第一端接收該第二低頻時脈訊號；一第十二電晶體，具有一第一端、一第二端以及一控制端，該第十二電晶體之該控制端接收該第一節點訊號，該第十二電晶體之該第一端電連接該第十電晶體之該第二端，該第十二電晶體之該第二端接收該第一系統低電壓；一第十三電晶體，具有一第一端、一第二端以及一控制端，該第十三電晶體之該控制端接收該第一節點訊號，該第十三電晶體之該第一端電連接該第十一電晶體之該第二端，該第十三電晶體之該第二端接收該第一系統低電壓；一第十四電晶體，具有一第一端、一第二端以及一控制端，該第十四電晶體之該控制端電連接該第十三電晶體之該第一端，該第十四電晶體之該第一端電連接該第二電晶體之該第二端，該第十四電晶體之該第二端接收該掃描訊號；一第十五電晶體，具有一第一端、一第二端以及一控制端，該第十五電晶體之該控制端電連接該第十四電晶體之該控制端，該第十五電晶體之該第一端電連接該第一電容之該第二端，該第十五電晶體之該第二端接收該第一系統低電壓；以及一第十六電晶體，具有一第一端、一第二端以及一控制端，該第十六電晶體之該控制端接收一下一級掃描訊號，該第十六電晶體之該第一端電連接該第三電晶體之該控制端，該第十六電晶體之該第二端接收該第一系統低電壓；其中該上拉控制模組包含該第一電晶體和該第二電晶體，該上拉模組包含該第三電晶體，該下拉控制模組包含該第四電晶體至該第十五電晶體，該下拉模組包含該第十六電晶體。
  16. 如請求項14所述之顯示裝置，其中該補償開關模組包含一第十七電晶體，具有一控制端、一第一端和一第二端。
  17. 如請求項16所述之顯示裝置，其中該第十七電晶體之該控制端接收該第二起始訊號，該第十七電晶體之該第一端接收一第一系統高電壓。
  18. 如請求項16所述之顯示裝置，其中該第十七電晶體之該控制端與該第一端接收該第二起始訊號。
  19. 如請求項9所述之顯示裝置，其中該第二移位暫存器模組之每一該些移位暫存器單元具有一上拉控制模組、一上拉模組、一下拉控制模組以及一下拉模組。
  20. 如請求項19所述之顯示裝置，其中該第二移位暫存器模組的該些移位暫存器單元之一包含： 一第一電晶體，具有一第一端、一第二端以及一控制端，該第一電晶體之該第一端用以接收一第三高頻時脈訊號，該第一電晶體之該控制端用以接收前一級移位暫存器之一第一節點訊號；一第二電晶體，具有一第一端、一第二端以及一控制端，該第二電晶體之該控制端電連接該第一電晶體之該第二端，該第二電晶體之該第一端接收一前一級掃描訊號，而該第二電晶體之該第二端輸出該第一節點訊號；一第三電晶體，具有一第一端、一第二端以及一控制端，該第三電晶體之該控制端電連接該第二電晶體之該第二端接收該第一節點訊號，該第三電晶體之該第一端接收一第四高頻時脈訊號，產生該移位暫存器之一掃描訊號；一第一電容，具有一第一端以及一第二端，該第一電容之該第一端電連接該第三電晶體之該控制端，該第一電容之該第二端電連接該第三電晶體之該第二端；一第四電晶體，具有一第一端、一第二端以及一控制端，該第四電晶體之該第一端與該控制端接收該第一低頻時脈訊號；一第五電晶體，具有一第一端、一第二端以及一控制端，該第五電晶體之該控制端電連接該第四電晶體之該第二端，該第五電晶體之該第一端接收該第一低頻時脈訊號；一第六電晶體，具有一第一端、一第二端以及一控制端，該第六電晶體之該控制端接收該第一節點訊號，該第六電晶體之該第一端電連接該第四電晶體之該第二端，該第六電晶體之該第二端接收一第一系統低電壓；一第七電晶體，具有一第一端、一第二端以及一控制端，該第七電晶體之該控制端接收該第一節點訊號，該第七電晶體之該第一端電連接該第五電晶體之該第二端，該第七電晶體之該第二端接收該第一系統低電壓；一第八電晶體，具有一第一端、一第二端以及一控制端，該第八電晶體之該控制端電連接該第七電晶體之該第一端，該第八電晶體之該第一端電連接該第二電晶體之該第二端，該第八電晶體之該第二端接收該掃描訊號；一第九電晶體，具有一第一端、一第二端以及一控制端，該第九電晶體之該控制端電連接該第八電晶體之該控制端，該第九電晶體之該第一端電連接該第一電容之該第二端，該第九電晶體之該第二端接收該第一系統低電壓；一第十電晶體，具有一第一端、一第二端以及一控制端，該第十電晶體之該第一端與該控制端接收該第二低頻時脈訊號；一第十一電晶體，具有一第一端、一第二端以及一控制端，該第十一電晶體之該控制端電連接該第十電晶體之該第二端，該第十一電晶體之該第一端接收該第二低頻時脈訊號；一第十二電晶體，具有一第一端、一第二端以及一控制端，該第十二電晶體之該控制端接收該第一節點訊號，該第十二電晶體之該第一端電連接該第十電晶體之該第二端，該第十二電晶體之該第二端接收該第一系統低電壓；一第十三電晶體，具有一第一端、一第二端以及一控制端，該第十三電晶體之該控制端接收該第一節點訊號，該第十三電晶體之該第一端電連接該第十一電晶體之該第二端，該第十三電晶體之該第二端接收該第一系統低電壓；一第十四電晶體，具有一第一端、一第二端以及一控制端，該第十四電晶體之該控制端電連接該第十三電晶體之該第一端，該第十四電晶體之該第一端電連接該第二電晶體之該第二端，該第十四電晶體之該第二端接收該掃描訊號；一第十五電晶體，具有一第一端、一第二端以及一控制端，該第十五電晶體之該控制端電連接該第十四電晶體之該控制端，該第十五電晶體之該第一端電連接該第一電容之該第二端，該第十五電晶體之該第二端接收該第一系統低電壓；以及一第十六電晶體，具有一第一端、一第二端以及一控制端，該第十六電晶體之該控制端接收一下一級掃描訊號，該第十六電晶體之該第一端電連接該第三電晶體之該控制端，該第十六電晶體之該第二端接收該第一系統低電壓；其中該上拉控制模組包含該第一電晶體和該第二電晶體，該上拉模組包含該第三電晶體，該下拉控制模組包含該第四電晶體至該第十五電晶體，該下拉模組包含該第十六電晶體。
  21. 如請求項10所述之顯示裝置，其中該第三移位暫存器模組之每一該些移位暫存器單元具有一上拉控制模組、一上拉模組、一下拉控制模組以及一下拉模組。
  22. 如請求項21所述之顯示裝置，其中該第三移位暫存器模組的該些移位暫存器單元之一包含:一第一電晶體，具有一第一端、一第二端以及一控制端，該第一電晶體之該第一端用以接收一第五高頻時脈訊號，該第一電晶體之該控制端用以接收前一級移位暫存器之一第一節點訊號；一第二電晶體，具有一第一端、一第二端以及一控制端，該第二電晶體之該控制端電連接該第一電晶體之該第二端，該第二電晶體之該第一端接收一前一級掃描訊號，而該第二電晶體之該第二端輸出該第一節點訊號；一第三電晶體，具有一第一端、一第二端以及一控制端，該第三電晶體之該控制端電連接該第二電晶體之該第二端接收該第一節點訊號，該第三電晶體之該第一端接收一第六高頻時脈訊號，產生該移位暫存器之一掃描訊號；一第一電容，具有一第一端以及一第二端，該第一電容之該第一端電連接該第三電晶體之該控制端，該第一電容之該第二端電連接該第三電晶體之該第二端；一第四電晶體，具有一第一端、一第二端以及一控制端，該第四電晶體之該第一端與該控制端接收該第一低頻時脈訊號；一第五電晶體，具有一第一端、一第二端以及一控制端，該第五電晶體之該控制端電連接該第四電晶體之該第二端，該第五電晶體之該第一端接收該第一低頻時脈訊號；一第六電晶體，具有一第一端、一第二端以及一控制端，該第六電晶體之該控制端接收該第一節點訊號，該第六電晶體之該第一端電連接該第四電晶體之該第二端，該第六電晶體之該第二端接收一第一系統低電壓；一第七電晶體，具有一第一端、一第二端以及一控制端，該第七電晶體之該控制端接收該第一節點訊號，該第七電晶體之該第一端電連接該第五電晶體之該第二端，該第七電晶體之該第二端接收該第一系統低電壓；一第八電晶體，具有一第一端、一第二端以及一控制端，該第八電晶體之該控制端電連接該第七電晶體之該第一端，該第八電晶體之該第一端電連接該第二電晶體之該第二端，該第八電晶體之該第二端接收該掃描訊號；一第九電晶體，具有一第一端、一第二端以及一控制端，該第九電晶體之該控制端電連接該第八電晶體之該控制端，該第九電晶體之該第一端電連接該第一電容之該第二端，該第九電晶體之該第二端接收該第一系統低電壓；一第十電晶體，具有一第一端、一第二端以及一控制端，該第十電晶體之該第一端與該控制端接收該第二低頻時脈訊號；一第十一電晶體，具有一第一端、一第二端以及一控制端，該第十一電晶體之該控制端電連接該第十電晶體之該第二端，該第十一電晶體之該第一端接收該第二低頻時脈訊號；一第十二電晶體，具有一第一端、一第二端以及一控制端，該第十二電晶體之該控制端接收該第一節點訊號，該第十二電晶體之該第一端電連接該第十電晶體之該第二端，該第十二電晶體之該第二端接收該第一系統低電壓；一第十三電晶體，具有一第一端、一第二端以及一控制端，該第十三電晶體之該控制端接收該第一節點訊號，該第十三電晶體之該第一端電連接該第十一電晶體之該第二端，該第十三電晶體之該第二端接收該第一系統低電壓；一第十四電晶體，具有一第一端、一第二端以及一控制端，該第十四電晶體之該控制端電連接該第十三電晶體之該第一端，該第十四電晶體之該第一端電連接該第二電晶體之該第二端，該第十四電晶體之該第二端接收該掃描訊號；一第十五電晶體，具有一第一端、一第二端以及一控制端，該第十五電晶體之該控制端電連接該第十四電晶體之該控制端，該第十五電晶體之該第一端電連接該第一電容之該第二端，該第十五電晶體之該第二端接收該第一系統低電壓；以及一第十六電晶體，具有一第一端、一第二端以及一控制端，該第十六電晶體之該控制端接收一下一級掃描訊號，該第十六電晶體之該第一端電連接該第三電晶體之該控制端，該第十六電晶體之該第二端接收該第一系統低電壓；其中該上拉控制模組包含該第一電晶體和該第二電晶體，該上拉模組包含該第三電晶體，該下拉控制模組包含該第四電晶體至該第十五電晶體，該下拉模組包含該第十六電晶體。
  23. 如請求項11所述之顯示裝置，其中該第四移位暫存器模組之每一該些移位暫存器單元具有一上拉控制模組、一上拉模組、一下拉控制模組、一下拉模組以及一訊號產生模組。
  24. 如請求項23所述之顯示裝置，其中該第四移位暫存器模組的該些移位暫存器單元之一包含:一第一電晶體，具有一第一端、一第二端以及一控制端，該第一電晶體之該第一端用以接收一第七高頻時脈訊號，該第一電晶體之該控制端用以接收前一級移位暫存器之一第一節點訊號；一第二電晶體，具有一第一端、一第二端以及一控制端，該第二電晶體之該控制端電連接該第一電晶體之該第二端，該第二電晶體之該第一端接收一前一級第二節點訊號，而該第二電晶體之該第二端輸出該第一節點訊號；一第三電晶體，具有一第一端、一第二端以及一控制端，該第三電晶體之該控制端電連接該第二電晶體之該第二端接收該第一節點訊號，該第三電晶體之該第一端接收一第八高頻時脈訊號，產生該移位暫存器之一第二節點訊號；一第一電容，具有一第一端以及一第二端，該第一電容之該第一端電連接該第三電晶體之該控制端，該第一電容之該第二端電連接該第三電晶體之該第二端；一第四電晶體，具有一第一端、一第二端以及一控制端，該第四電晶體之該第一端與該控制端接收一第三低頻時脈訊號；一第五電晶體，具有一第一端、一第二端以及一控制端，該第五電晶體之該控制端電連接該第四電晶體之該第二端，該第五電晶體之該第一端接收該第三低頻時脈訊號；一第六電晶體，具有一第一端、一第二端以及一控制端，該第六電晶體之該控制端接收該第一節點訊號，該第六電晶體之該第一端電連接該第四電晶體之該第二端，該第六電晶體之該第二端接收一第二系統低電壓；一第七電晶體，具有一第一端、一第二端以及一控制端，該第七電晶體之該控制端接收該第一節點訊號，該第七電晶體之該第一端電連接該第五電晶體之該第二端，該第七電晶體之該第二端接收該第二系統低電壓；一第八電晶體，具有一第一端、一第二端以及一控制端，該第八電晶體之該控制端電連接該第七電晶體之該第一端，該第八電晶體之該第一端電連接該第二電晶體之該第二端，該第八電晶體之該第二端接收該第二節點訊號；一第九電晶體，具有一第一端、一第二端以及一控制端，該第九電晶體之該控制端電連接該第八電晶體之該控制端，該第九電晶體之該第一端電連接該第一電容之該第二端，該第九電晶體之該第二端接收該第二系統低電壓；一第十電晶體，具有一第一端、一第二端以及一控制端，該第十電晶體之該第一端與該控制端接收一第四低頻時脈訊號；一第十一電晶體，具有一第一端、一第二端以及一控制端，該第十一電晶體之該控制端電連接該第十電晶體之該第二端，該第十一電晶體之該第一端接收該第四低頻時脈訊號；一第十二電晶體，具有一第一端、一第二端以及一控制端，該第十二電晶體之該控制端接收該第一節點訊號，該第十二電晶體之該第一端電連接該第十電晶體之該第二端，該第十二電晶體之該第二端接收該第二系統低電壓；一第十三電晶體，具有一第一端、一第二端以及一控制端，該第十三電晶體之該控制端接收該第一節點訊號，該第十三電晶體之該第一端電連接該第十一電晶體之該第二端，該第十三電晶體之該第二端接收該第二系統低電壓；一第十四電晶體，具有一第一端、一第二端以及一控制端，該第十四電晶體之該控制端電連接該第十三電晶體之該第一端，該第十四電晶體之該第一端電連接該第二電晶體之該第二端，該第十四電晶體之該第二端接收該第二節點訊號；一第十五電晶體，具有一第一端、一第二端以及一控制端，該第十五電晶體之該控制端電連接該第十四電晶體之該控制端，該第十五電晶體之該第一端電連接該第一電容之該第二端，該第十五電晶體之該第二端接收該第二系統低電壓；以及一第十六電晶體，具有一第一端、一第二端以及一控制端，該第十六電晶體之該控制端接收一下一級第二節點訊號，該第十六電晶體之該第一端電連接該第三電晶體之該控制端，該第十六電晶體之該第二端接收該第二系統低電壓；其中該上拉控制模組包含該第一電晶體和該第二電晶體，該上拉模組包含該第三電晶體，該下拉控制模組包含該第四電晶體至該第十五電晶體，該下拉模組包含該第十六電晶體。
  25. 如請求項23所述之顯示裝置，其中該第四移位暫存器模組的每一該些移位暫存器單元之該訊號產生模組包含:一第十七電晶體，具有一第一端、一第二端以及一控制端，該第十七電晶體之該第一端接收一第三低頻時脈訊號，該第十七電晶體之該控制端接收該上拉控制模組、該上拉模組、該下拉控制模組以及該下拉模組輸出之一第二節點訊號；一第十八電晶體，具有一第一端、一第二端以及一控制端，該第十八電晶體之該第一端接收該第三低頻時脈訊號，該第十八電晶體之該控制端電連接該第十七電晶體之該第二端；一第十九電晶體，具有一第一端、一第二端以及一控制端，該第十九電晶體之該控制端接收一第四低頻時脈訊號，該第十九電晶體之該第一端電連接該第十七電晶體之該第二端，該第十九電晶體之該第二端電連接一第二系統低電壓；一第二十電晶體，具有一第一端、一第二端以及一控制端，該第二十電晶體之該控制端接收該第四低頻時脈訊號，該第二十電晶體之該第一端電連接該第十八電晶體之該第二端，該第二十電晶體之該第二端電連接該第二系統低電壓；一第二十一電晶體，具有一第一端、一第二端以及一控制端，該第二十一電晶體之該第一端接收一第二系統高電壓，該第二十一電晶體之該控制端電連接該第二十電晶體之該第一端，該第二十一電晶體之該第二端產生一共同電壓訊號；以及一第二電容，具有一第一端以及一第二端，該第二電容之該第一端電連接該第二十一電晶體之該控制端，該第二電容之該第二端電連接第二十一電晶體之該第二端。
  26. 如請求項1所述之顯示裝置，該顯示區具有複數個畫素，該些畫素之一係由一畫素電路接收複數個控制訊號以及一資料訊號所致能，其中該畫素電路包含:一第一控制開關，具有一第一端、一第二端以及一控制端，該第一控制開關之該控制端接收一第一控制訊號，該第一控制開關之該第一端接收該資料訊號；一第二控制開關，具有一第一端、一第二端以及一控制端，該第二控制開關之該控制端電連接該第一控制開關之該第二端，該第二控制開關之該第二端用以提供一輸出電位至一液晶電容；一第三控制開關，具有一第一端、一第二端以及一控制端，該第三控制開關之該控制端接收一第三控制訊號，該第三控制開關之該第一端接收一第一電位，該第三控制開關之該第二端電連接該第二控制開關之該第一端；一第四控制開關，具有一第一端、一第二端以及一控制端，該第四控制開關之該控制端接收一第二控制訊號，該第四控制開關之該第一端電連接該第二控制開關之該第二端:一第一儲存電容，具有一第一端以及一第二端，該第一儲存電容之該第一端電連接該第二控制開關之該控制端，該第一儲存電容之該第二端接收該第一電位；以及一第二儲存電容，具有一第一端以及一第二端，該第二儲存電容之該第一端電連接該第二控制開關之該第二端，該第二儲存電容之該第二端接收一參考電位。
  27. 如請求項26所述之顯示裝置，該電路區更具有一補償電路電連接至該畫素電路，該補償電路包含一重置控制開關以及一讀取控制開關，用以讀取該輸出電位或重置該輸出電位。
  28. 如請求項26所述之顯示裝置，其中該些畫素電路之一的該第二控制訊號係接收該第一移位暫存器模組之該第一級掃描訊號至該第N級掃描訊號的其中之一。
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