CN101697284A - 移位寄存器电路 - Google Patents
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Abstract
本发明公开一种用来提供多个扫描信号与多个发光信号的移位寄存器电路，其包含多级移位寄存器，每一级移位寄存器包含扫描信号产生模块与发光信号产生模块。扫描信号产生模块用来根据第一时钟脉冲与反相于第一时钟脉冲的第二时钟脉冲以产生具有互为反相的脉冲的第一扫描信号与第二扫描信号。第一扫描信号的脉冲宽度实质上为第一时钟脉冲的脉冲宽度的二倍。发光信号产生模块用来根据第三时钟脉冲与反相于第三时钟脉冲的第四时钟脉冲以产生发光信号。发光信号的脉冲宽度实质上等于第三时钟脉冲的脉冲宽度。
Description
技术领域
本发明涉及一种移位寄存器电路，尤指一种用来提供多个扫描信号与多个发光信号的移位寄存器电路。
背景技术
平面显示器(Flat Panel Display)具有外型轻薄、耗电量少以及无辐射污染等特性，因此已被广泛地应用于电脑屏幕、移动电话、个人数字助理(PDA)、平面电视等电子产品上。一般而言，平面显示器包含有多个像素单元、移位寄存器电路以及源极驱动器。源极驱动器用来提供多个数据信号至多个像素单元。移位寄存器电路用来提供多个扫描信号馈入多个像素单元以控制多个数据信号的写入运作。
图1为公知移位寄存器电路的示意图。如图1所示，移位寄存器电路100包含多级移位寄存器，为方便说明，只显示第(N-1)级移位寄存器111、第N级移位寄存器112与第(N+1)级移位寄存器113。每一级移位寄存器用来根据第一时钟脉冲CK1与反相于第一时钟脉冲CK1的第二时钟脉冲CK2，以产生对应扫描信号馈入至对应扫描线。譬如第N级移位寄存器112包含多个P型薄膜晶体管，用来根据第一时钟脉冲CK1、第二时钟脉冲CK2、低参考电压Vgl与高参考电压Vgh以产生扫描信号SSn馈入至扫描线LSn。
图2为图1所示的移位寄存器电路的工作相关信号波形图，其中横轴为时间轴。在图2中，由上往下的信号分别为第一时钟脉冲CK1、第二时钟脉冲CK2、扫描信号SSn-1、扫描信号SSn、以及扫描信号SSn+1。如图2所示，移位寄存器电路100产生的扫描信号SSn-1～SSn+1的脉冲宽度等于第一时钟脉冲CK1的脉冲宽度。然而，为改善平面显示器的画面品质，每一像素单元会另包含临界电压补偿机制以精确控制像素亮度。不过具临界电压补偿机制的像素单元另需要发光信号以配合扫描信号执行驱动运作，而且发光信号或扫描信号的脉冲宽度必需大于第一时钟脉冲CK1的脉冲宽度，譬如二倍于第一时钟脉冲CK1的脉冲宽度，才能使具临界电压补偿机制的像素单元可以充分发挥其改善画面品质的效能，因此公知移位寄存器电路100就无法适用以驱动具临界电压补偿机制的像素单元。
发明内容
依据本发明的实施例，其公开一种用来提供多个扫描信号与多个发光信号的移位寄存器电路。此种移位寄存器电路包含多级移位寄存器，每一级移位寄存器包含扫描信号产生模块与发光信号产生模块。扫描信号产生模块电连接于第一扫描线与第二扫描线，用来根据第一时钟脉冲与反相于第一时钟脉冲的第二时钟脉冲产生具有互为反相的脉冲的第一扫描信号与第二扫描信号。第一扫描信号与第二扫描信号分别馈入至第一扫描线与第二扫描线。第一扫描信号的脉冲宽度实质上为第一时钟脉冲的脉冲宽度的二倍。发光信号产生模块电连接于传输线，用来根据第三时钟脉冲与反相于第三时钟脉冲的第四时钟脉冲产生发光信号馈入至传输线。发光信号同步于第三时钟脉冲，且其脉冲宽度实质上等于第三时钟脉冲的脉冲宽度。
依据本发明的实施例，其另公开一种用来提供多个扫描信号与多个发光信号的移位寄存器电路。此种移位寄存器电路包含多级移位寄存器，其中第N级移位寄存器包含下拉单元、第一上拉单元、输入单元、控制单元、第二上拉单元、以及发光信号产生模块。下拉单元用来根据驱动控制电压与第一时钟脉冲以下拉第N扫描信号。第一上拉单元用来根据第(N+1)扫描信号以上拉第N扫描信号。输入单元电连接于下拉单元，用来根据第二时钟脉冲将第(N-1)扫描信号输入为驱动控制电压。控制单元电连接于输入单元，用来根据驱动控制电压产生控制信号。第二上拉单元电连接于控制单元，用来根据控制信号以上拉驱动控制电压与第N扫描信号。发光信号产生模块电连接于输入单元，用来根据驱动控制电压以产生第N发光信号。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1为公知移位寄存器电路的示意图；
图2为图1所示的移位寄存器电路的工作相关信号波形图，其中横轴为时间轴；
图3为本发明移位寄存器电路的第一实施例的结构示意图；
图4为图3所示的移位寄存器电路的扫描信号产生模块的第一实施例电路示意图；
图5为图3所示的移位寄存器电路的扫描信号产生模块的第二实施例电路示意图；
图6为图3所示的移位寄存器电路的发光信号产生模块的较佳实施例电路示意图；
图7为图3所示的移位寄存器电路的工作相关信号波形图，其中横轴为时间轴；
图8为本发明移位寄存器电路的第二实施例的结构示意图；
图9为图8所示的移位寄存器电路的第N级移位寄存器的第一实施例电路示意图；
图10为图8所示的移位寄存器电路的第N级移位寄存器的第二实施例电路示意图；
图11为图8所示的移位寄存器电路的工作相关信号波形图，其中横轴为时间轴。
其中，附图标记
100、300、800移位寄存器电路 435缓冲单元
111、311、811第(N-1)级移位寄存器 436、632、852第八晶体管
112、312、812第N级移位寄存器 440第二输入单元
113、313、813第(N+1)级移位寄存器 441、636、861第九晶体管
321、322、322_1、322_2、323扫描信 445、630、850第二上拉单元号产生模块 446、641、856第十晶体管
331、332、333发光信号产生模块 450、635、855第三上拉单元
410、610、810第一下拉单元 451、642、866第十一晶体管
411、611、811第一晶体管 452、650、871第十二晶体管
415、615、815第一上拉单元 455第四上拉单元
416、616、816第二晶体管 456、872第十三晶体管
420第一输入单元 460第三下拉单元
421、621、821第三晶体管 461第十四晶体管
422、622、822第四晶体管 465、650、865稳压单元
425、825第一控制单元 466第十五晶体管
426、626、825第五晶体管 470、870第二控制单元
427、627、827第六晶体管 471第十六晶体管
430、640、860第二下拉单元 472第十七晶体管
431、631、851第七晶体管 620、820输入单元
625控制单元
CK1第一时钟脉冲
CK2第二时钟脉冲
CK3第三时钟脉冲
CK4第四时钟脉冲
DLi数据线
LE_n-1、LE_n、LE_n+1传输线
LSn-1、LSn、LSn+1扫描线
LS1_n-1、LS1_n、LS1_n+1第一扫描线
LS2_n-1、LS2_n、LS2_n+1第二扫描线
SSn-1、SSn、SSn+1扫描信号
SS1_n-1、SS1_n、SS1_n+1第一扫描信号
SS2_n-1、SS2_n、SS2_n+1第二扫描信号
ST1_n-2、ST1_n-1、ST1_n、ST1_n+1、ST1_n+2第一启始脉冲信号
ST2_n-2、ST2_n-1、ST2_n、ST2_n+1、ST2_n+2第二启始脉冲信号
T11、T12、T13、T21、T22、T23、T1、T2、T3时段
Vdata数据信号
Vgh高参考电压
Vgl低参考电压
Vx1第一低电压电位
Vx2第二低电压电位
VQ1_n第一驱动控制电压
VQ2_n第二驱动控制电压
具体实施方式
下文依本发明移位寄存器电路特举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。
图3为本发明移位寄存器电路的第一实施例的结构示意图。如图3所示，移位寄存器电路300包含多级移位寄存器。为方便说明，移位寄存器电路300只显示第(N-1)级移位寄存器311、第N级移位寄存器312及第(N+1)级移位寄存器313，N为正整数。第(N-1)级移位寄存器311包含扫描信号产生模块321与发光信号产生模块331，其中扫描信号产生模块321用来根据第一启始脉冲信号ST1_n-2、第一时钟脉冲CK1与第二时钟脉冲CK2以提供第一扫描信号SS1_n-1、第二扫描信号SS2_n-1与第一启始脉冲信号ST1_n-1，发光信号产生模块331用来根据第二启始脉冲信号ST2_n-2、第三时钟脉冲CK3与第四时钟脉冲CK4以提供发光信号EM_n-1与第二启始脉冲信号ST2_n-1。
第N级移位寄存器312包含扫描信号产生模块322与发光信号产生模块332，其中扫描信号产生模块322用来根据第一启始脉冲信号ST1_n-1、第一时钟脉冲CK1与第二时钟脉冲CK2以提供第一扫描信号SS1_n、第二扫描信号SS2_n与第一启始脉冲信号ST1_n，发光信号产生模块332用来根据第二启始脉冲信号ST2_n-1、第三时钟脉冲CK3与第四时钟脉冲CK4以提供发光信号EM_n与第二启始脉冲信号ST2_n。第(N+1)级移位寄存器313包含扫描信号产生模块323与发光信号产生模块333，其中扫描信号产生模块323用来根据第一启始脉冲信号ST1_n、第一时钟脉冲CK1与第二时钟脉冲CK2以提供第一扫描信号SS1_n+1、第二扫描信号SS2_n+1与第一启始脉冲信号ST1_n+1，发光信号产生模块333用来根据第二启始脉冲信号ST2_n、第三时钟脉冲CK3与第四时钟脉冲CK4以提供发光信号EM_n+1与第二启始脉冲信号ST2_n+1。
第二时钟脉冲CK2反相于第一时钟脉冲CK1，且第四时钟脉冲CK4反相于第三时钟脉冲CK3。第一扫描信号SS1_n-1～SS1_n+1与第二扫描信号SS2_n-1～SS2_n+1的脉冲宽度实质上为第一时钟脉冲CK1的脉冲宽度的二倍，而发光信号EM_n-1～EM_n+1的脉冲宽度实质上等于第三时钟脉冲CK3的脉冲宽度。每一扫描信号产生模块所产生的第一扫描信号与第二扫描信号具有互为反相的脉冲，并同步于第一时钟脉冲CK1。每一发光信号产生模块所产生的发光信号同步于第三时钟脉冲CK3。第三时钟脉冲CK3同步于第一时钟脉冲CK1，或以小于90度的相位差落后第一时钟脉冲CK1。第一扫描信号SS1_n-1、第二扫描信号SS2_n-1与发光信号EM_n-1分别馈入至第一扫描线LS1_n-1、第二扫描线LS2_n-1与传输线LE_n-1。第一扫描信号SS1_n、第二扫描信号SS2_n与发光信号EM_n分别馈入至第一扫描线LS1_n、第二扫描线LS2_n与传输线LE_n。第一扫描信号SS1_n+1、第二扫描信号SS2_n+1与发光信号EM_n+1分别馈入至第一扫描线LS1_n+1、第二扫描线LS2_n+1与传输线LE_n+1。
每一级移位寄存器的扫描信号产生模块所产生的第一启始脉冲信号用以致能下一级移位寄存器的扫描信号产生模块，譬如第N级移位寄存器312的扫描信号产生模块322所产生的第一启始脉冲信号ST1_n用以致能第(N+1)级移位寄存器313的扫描信号产生模块323。每一级移位寄存器的发光信号产生模块所产生的第二启始脉冲信号用以致能下一级移位寄存器的发光信号产生模块，譬如第N级移位寄存器312的发光信号产生模块332所产生的第二启始脉冲信号ST2_n用以致能第(N+1)级移位寄存器313的发光信号产生模块333。
图4为图3所示的移位寄存器电路的扫描信号产生模块的第一实施例电路示意图。如图4所示，第N级移位寄存器312的扫描信号产生模块322_1包含第一下拉单元410、第一上拉单元415、第一输入单元420、第一控制单元425、第二下拉单元430、缓冲单元435、第二输入单元440、第二上拉单元445、第三上拉单元450、第四上拉单元455、第三下拉单元460、以及稳压单元465。第一下拉单元410电连接于第一输入单元420，用来根据第一时钟脉冲CK1与第一驱动控制电压VQ1_n以下拉第一启始脉冲信号ST1_n。第一上拉单元415电连接于第一下拉单元410，用来根据第(N+1)级移位寄存器313所提供的第一启始脉冲信号ST1_n+1以上拉第一启始脉冲信号ST1_n。第一输入单元420电连接于第一下拉单元410，用来根据第二时钟脉冲CK2将第(N-1)级移位寄存器311所提供的第一启始脉冲信号ST1_n-1输入为第一驱动控制电压VQ1_n。
第一控制单元425电连接于第一输入单元420，用来根据第一驱动控制电压VQ1_n产生第一控制信号SC1_n。在一实施例中，第一控制单元425为反相器，用来对第一驱动控制电压VQ1_n执行反相处理以产生第一控制信号SC1_n。第二下拉单元430电连接于第一扫描线LS1_n，用来根据第一驱动控制电压VQ1_n或第一启始脉冲信号ST1_n-1以下拉第一扫描信号SS1_n。缓冲单元435电连接于第一输入单元420与第二下拉单元430，用来将具低电压电位的第一驱动控制电压VQ1_n传输至第二下拉单元430。第二输入单元440电连接于第二下拉单元430，用来根据第二时钟脉冲CK2将第一启始脉冲信号ST1_n-1传输至第二下拉单元430。第二上拉单元445电连接于第一扫描线LS1_n与第一控制单元425，用来根据第一控制信号SC1_n以上拉第一扫描信号SS1_n。第三上拉单元450电连接于第一控制单元425，用来根据第一控制信号SC1_n以上拉第一驱动控制电压VQ1_n与第一启始脉冲信号ST1_n。第四上拉单元455电连接于第二扫描线LS2_n与第一输入单元420，用来根据第一驱动控制电压VQ1_n以上拉第二扫描信号SS2_n。第三下拉单元460电连接于第二扫描线LS2_n与第一控制单元425，用来根据第一控制信号SC1_n以下拉第二扫描信号SS2_n。稳压单元465电连接于第一输入单元420与第一下拉单元410，用来根据第一启始脉冲信号ST1_n以稳压第一驱动控制电压VQ1_n。
在图4的实施例中，第一下拉单元410包含第一晶体管411，第一上拉单元415包含第二晶体管416，第一输入单元420包含第三晶体管421与第四晶体管422，第一控制单元425包含第五晶体管426与第六晶体管427，第二下拉单元430包含第七晶体管431，缓冲单元435包含第八晶体管436，第二输入单元440包含第九晶体管441，第二上拉单元445包含第十晶体管446，第三上拉单元450包含第十一晶体管451与第十二晶体管452，第四上拉单元455包含第十三晶体管456，第三下拉单元460包含第十四晶体管461，稳压单元465包含第十五晶体管466。第一晶体管411至第十五晶体管466为薄膜晶体管(Thin Film Transistor)、金属氧化半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor)、或结型场效应晶体管(Junction FieldEffect Transi stor)。
第一晶体管411包含第一端、第二端与栅极端，其中第一端用以接收第一时钟脉冲CK1，第二端用以输出第一启始脉冲信号ST1_n，栅极端电连接于第一输入单元420以接收第一驱动控制电压VQ1_n。第二晶体管416包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管411的第二端，第二端用以接收高参考电压Vgh，栅极端用以接收第一启始脉冲信号ST1_n+1。第三晶体管421包含第一端、第二端与栅极端，其中第一端用来接收第一启始脉冲信号ST1_n-1，栅极端用以接收第二时钟脉冲CK2。第四晶体管422包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管421的第二端，栅极端电连接于第三晶体管421的栅极端，第二端电连接于第一晶体管411的栅极端。第五晶体管426包含第一端、第二端与栅极端，其中第一端用以接收低参考电压Vgl，栅极端电连接于第一端。第六晶体管427包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管426的第二端，栅极端电连接于第四晶体管422的第二端以接收第一驱动控制电压VQ1_n，第二端用以接收高参考电压Vgh。
第七晶体管431包含第一端、第二端与栅极端，其中第一端用以接收低参考电压Vgl，栅极端电连接于缓冲单元435与第二输入单元440，第二端电连接于第一扫描线LS1_n。第八晶体管436包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管422的第二端以接收第一驱动控制电压VQ1_n，栅极端电连接于第一端，第二端电连接于第七晶体管431的栅极端。第九晶体管441包含第一端、第二端与栅极端，其中第一端用来接收第一启始脉冲信号ST1_n-1，栅极端用以接收第二时钟脉冲CK2，第二端电连接于第七晶体管431的栅极端。第十晶体管446包含第一端、第二端与栅极端，其中第一端电连接于第一扫描线LS1_n，栅极端电连接于第五晶体管426的第二端，第二端用以接收高参考电压Vgh。
第十一晶体管451包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管422的第二端，栅极端电连接于第五晶体管426的第二端，第二端用以接收高参考电压Vgh。第十二晶体管452包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管411的第二端，栅极端电连接于第五晶体管426的第二端，第二端用以接收高参考电压Vgh。第十三晶体管456包含第一端、第二端与栅极端，其中第一端电连接于第二扫描线LS2_n，栅极端电连接于第四晶体管422的第二端以接收第一驱动控制电压VQ1_n，第二端用以接收高参考电压Vgh。第十四晶体管461包含第一端、第二端与栅极端，其中第一端用以接收低参考电压Vgl，栅极端电连接于第五晶体管426的第二端，第二端电连接于第二扫描线LS2_n。第十五晶体管466包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管411的第二端，栅极端电连接于第一端，第二端电连接于第四晶体管422的第一端。
第十五晶体管466可将具低电压电位的第一启始脉冲信号ST1_n传输至第四晶体管422的第一端，用来降低第四晶体管422的漏源极压差以减少漏电流，进而达到第一驱动控制电压VQ1_n的稳压效果。在另一实施例中，第十五晶体管466与第四晶体管422可省略，第三晶体管421的第二端则直接连接至第一晶体管411的栅极端，而第三晶体管421较佳地具有低漏电流特性以达到第一驱动控制电压VQ1_n的稳压效果。
图5为图3所示的移位寄存器电路的扫描信号产生模块的第二实施例电路示意图。如图5所示，第N级移位寄存器312的扫描信号产生模块322_2类似于图4所示的扫描信号产生模块322_1。相较于扫描信号产生模块322_1，扫描信号产生模块322_2另包含第二控制单元470，而第十四晶体管461的栅极端则电连接于第二控制单元470以接收第二控制信号SC2_n。亦即，在扫描信号产生模块322_2中，第一控制单元425所产生的第一控制信号SC1_n只用来控制第二上拉单元445与第三上拉单元450，所以可降低第一控制单元425的驱动能力而使用较小尺寸或较小宽长比的第五晶体管426与第六晶体管427。
第二控制单元470电连接于第一输入单元420，用来根据第一驱动控制电压VQ1_n产生第二控制信号SC2_n。在一实施例中，第二控制单元470为反相器，用来对第一驱动控制电压VQ1_n执行反相处理以产生第二控制信号SC2_n。在图5的实施例中，第二控制单元470包含第十六晶体管471与第十七晶体管472，其为薄膜晶体管、金属氧化物半导体场效应晶体管、或结型场效应晶体管。第十六晶体管471包含第一端、第二端与栅极端，其中第一端用以接收低参考电压Vgl，栅极端电连接于第一端，第二端电连接于第十四晶体管461的栅极端。第十七晶体管472包含第一端、第二端与栅极端，其中第一端电连接于第十六晶体管471的第二端，栅极端电连接于第四晶体管422的第二端以接收第一驱动控制电压VQ1_n，第二端用以接收高参考电压Vgh。同理，在另一实施例中，扫描信号产生模块322_2的第十五晶体管466与第四晶体管422可省略。
图6为图3所示的移位寄存器电路的发光信号产生模块的较佳实施例电路示意图。如图6所示，第N级移位寄存器312的发光信号产生模块332包含第一下拉单元610、第一上拉单元615、输入单元620、控制单元625、第二上拉单元630、第三上拉单元635、第二下拉单元640、以及稳压单元650。第一下拉单元610电连接于输入单元620，用来根据第三时钟脉冲CK3与第二驱动控制电压VQ2_n以下拉第二启始脉冲信号ST2_n。第一上拉单元615电连接于第一下拉单元610，用来根据第(N+1)级移位寄存器313所提供的第二启始脉冲信号ST2_n+1以上拉第二启始脉冲信号ST2_n。输入单元620电连接于第一下拉单元610，用来根据第四时钟脉冲CK4将第(N-1)级移位寄存器311所提供的第二启始脉冲信号ST2_n-1输入为第二驱动控制电压VQ2_n。
控制单元625电连接于输入单元620，用来根据第二驱动控制电压VQ2_n产生控制信号SC_n。在一实施例中，控制单元625为反相器，用来对第二驱动控制电压VQ2_n执行反相处理以产生控制信号SC_n。第二上拉单元630电连接于控制单元625，用来根据控制信号SC_n以上拉第二驱动控制电压VQ2_n与第二启始脉冲信号ST2_n。第三上拉单元635电连接于传输线LE_n与第一下拉单元610，用来根据第二启始脉冲信号ST2_n以上拉发光信号EM_n。第二下拉单元640电连接于传输线LE_n，用来根据第四时钟脉冲CK4或第二启始脉冲信号ST2_n+1以下拉发光信号EM_n。稳压单元650电连接于输入单元620与第一下拉单元610，用来根据第二启始脉冲信号ST2_n以稳压第二驱动控制电压VQ2_n。
在图6的实施例中，第一下拉单元610包含第一晶体管611，第一上拉单元615包含第二晶体管616，输入单元620包含第三晶体管621与第四晶体管622，控制单元625包含第五晶体管626与第六晶体管627，第二上拉单元630包含第七晶体管631与第八晶体管632，第三上拉单元635包含第九晶体管636，第二下拉单元640包含第十晶体管641与第十一晶体管642，稳压单元650包含第十二晶体管651。第一晶体管611至第十二晶体管651为薄膜晶体管、金属氧化物半导体场效应晶体管、或结型场效应晶体管。
第一晶体管611包含第一端、第二端与栅极端，其中第一端用以接收第三时钟脉冲CK3，第二端用以输出第二启始脉冲信号ST2_n，栅极端电连接于输入单元620以接收第二驱动控制电压VQ2_n。第二晶体管616包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管611的第二端，第二端用以接收高参考电压Vgh，栅极端用以接收第二启始脉冲信号ST2_n+1。第三晶体管621包含第一端、第二端与栅极端，其中第一端用来接收第二启始脉冲信号ST2_n-1，栅极端用以接收第四时钟脉冲CK4。第四晶体管622包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管621的第二端，栅极端电连接于第三晶体管621的栅极端，第二端电连接于第一晶体管611的栅极端。第五晶体管626包含第一端、第二端与栅极端，其中第一端用以接收低参考电压Vgl，栅极端电连接于第一端。第六晶体管627包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管626的第二端，栅极端电连接于第四晶体管622的第二端以接收第二驱动控制电压VQ2_n，第二端用以接收高参考电压Vgh。
第七晶体管631包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管622的第二端，栅极端电连接于第五晶体管626的第二端，第二端用以接收高参考电压Vgh。第八晶体管632包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管611的第二端，栅极端电连接于第五晶体管626的第二端，第二端用以接收高参考电压Vgh。第九晶体管636包含第一端、第二端与栅极端，其中第一端电连接于传输线LE_n，栅极端电连接于第一晶体管611的第二端以接收第二启始脉冲信号ST2_n，第二端用以接收高参考电压Vgh。第十晶体管641包含第一端、第二端与栅极端，其中第一端用以接收低参考电压Vgl，栅极端用以接收第四时钟脉冲CK4，第二端电连接于传输线LE_n。第十一晶体管642包含第一端、第二端与栅极端，其中第一端用以接收低参考电压Vgl，栅极端用以接收第二启始脉冲信号ST2_n+1，第二端电连接于传输线LE_n。第十二晶体管651包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管611的第二端，栅极端电连接于第一端，第二端电连接于第四晶体管622的第一端。
第十二晶体管651可将具低电压电位的第二启始脉冲信号ST2_n传输至第四晶体管622的第一端，用来降低第四晶体管622的漏源极压差以减少漏电流，进而达到第二驱动控制电压VQ2_n的稳压效果。在另一实施例中，第十二晶体管651与第四晶体管622可省略，第三晶体管621的第二端则直接连接至第一晶体管611的栅极端，而第三晶体管621较佳地具有低漏电流特性以达到第二驱动控制电压VQ2_n的稳压效果。
图7为图3所示的移位寄存器电路的工作相关信号波形图，其中横轴为时间轴。在图7中，由上往下的信号分别为第一时钟脉冲CK1、第二时钟脉冲CK2、第三时钟脉冲CK3、第四时钟脉冲CK4、第一启始脉冲信号ST1_n-1、第一驱动控制电压VQ1_n、第一扫描信号SS1_n、第二扫描信号SS2_n、第一启始脉冲信号ST1_n、第一扫描信号SS1_n+1、第二扫描信号SS2_n+1、第一启始脉冲信号ST1_n+1、第二启始脉冲信号ST2_n-1、第二驱动控制电压VQ2_n、第二启始脉冲信号ST2_n、发光信号EM_n、第二启始脉冲信号ST2_n+1、以及发光信号EM_n+1。在图7中，第一启始脉冲信号、第一驱动控制电压、第一扫描信号与第二扫描信号的信号波形根据图4的扫描信号产生模块322_1或图5的扫描信号产生模块322_2而产生，第二启始脉冲信号与发光信号的信号波形根据图6的发光信号产生模块332而产生。
请参考图7与图4，于时段T11内，第一启始脉冲信号ST1_n-1与第二时钟脉冲CK2均由高电压电位下降至低电压电位，所以第三晶体管421与第四晶体管422导通，使第一驱动控制电压VQ1_n也跟着下降至第一低电压电位Vx1。同时，具第一低电压电位Vx1的第一驱动控制电压VQ1_n可导通第六晶体管427以上拉第一控制信号SC1_n至高参考电压Vgh，进而截止第十晶体管446、第十一晶体管451、第十二晶体管452与第十四晶体管461。此外，具第一低电压电位Vx1的第一驱动控制电压VQ1_n另可导通第八晶体管436，用来将具第一低电压电位Vx1的第一驱动控制电压VQ1_n馈入至第七晶体管431的栅极端，此时具低电压电位的第一启始脉冲信号ST1_n-1另可经被第二时钟脉冲CK2导通的第九晶体管441而馈入至第七晶体管431的栅极端，亦即第七晶体管431被导通以将第一扫描信号SS1_n下拉至低参考电压Vgl。另外，具第一低电压电位Vx1的第一驱动控制电压VQ1_n可导通第十三晶体管456，用来将第二扫描信号SS2_n上拉至高参考电压Vgh。
于时段T12内，因第一启始脉冲信号ST1_n-1与第二时钟脉冲CK2均由低电压电位上升至高电压电位，所以第三晶体管421与第四晶体管422截止，使第一驱动控制电压VQ1_n为浮接电压，又因第一时钟脉冲CK1切换至低电压电位，所以可通过第一晶体管411的元件电容耦合作用，将第一驱动控制电压VQ1_n由第一低电压电位Vx1下拉至第二低电压电位Vx2，并据以导通第一晶体管411，将第一启始脉冲信号ST1_n由高电压电位下拉至低电压电位。此时，具第二低电压电位Vx2的第一驱动控制电压VQ1_n仍可导通第六晶体管427以持续上拉第一控制信号SC1_n至高参考电压Vgh，进而使第一扫描信号SS1_n保持在低参考电压Vgl，并使第二扫描信号SS2_n保持在高参考电压Vgh。请注意，第一启始脉冲信号ST1_n于时段T12内的低电压电位可导通第十五晶体管466，使第四晶体管422的第一端的电压下拉至低电压电位，用来降低第四晶体管422的漏源极压差以减少漏电流，进而达到第一驱动控制电压VQ1_n的稳压效果。
于时段T13内，第一启始脉冲信号ST1_n-1保持在高电压电位，第二时钟脉冲CK2切换至低电压电位，所以第三晶体管421与第四晶体管422导通，用来将第一驱动控制电压VQ1_n上拉至高电压电位，使第六晶体管427截止以切换第一控制信号SC1_n至低参考电压Vgl，进而导通第十晶体管446、第十一晶体管451、第十二晶体管452与第十四晶体管461，因此第一扫描信号SS1_n、第一驱动控制电压VQ1_n与第一启始脉冲信号ST1_n均被上拉至高参考电压Vgh，而第二扫描信号SS2_n则被下拉至低参考电压Vgl。此外，第一启始脉冲信号ST1_n于时段T12内的低电压电位，可用来致能第(N+1)级移位寄存器313的扫描信号产生模块323，以于时段T13内产生低电压电位的第一启始脉冲信号ST1_n+1，进而导通第二晶体管416以上拉第一启始脉冲信号ST1_n至高参考电压Vgh。
请注意，如图7所示，第一扫描信号SS1_n与第二扫描信号SS2_n具有互为反相的脉冲，并同步于第一时钟脉冲CK1。此外，第一扫描信号SS1_n与第二扫描信号SS2_n的脉冲宽度实质上为第一时钟脉冲CK1的脉冲宽度的二倍。在图5所示的扫描信号产生模块322_2的电路运作中，第二控制信号SC2_n的波形实质上同于第一控制信号SC1_n，亦即扫描信号产生模块322_2的电路运作基本上同于扫描信号产生模块322_1的电路运作，所以不再赘述。
请参考图7与图6，于时段T21内，第二启始脉冲信号ST2_n-1与第四时钟脉冲CK4均由高电压电位下降至低电压电位，所以第三晶体管621与第四晶体管622导通，使第二驱动控制电压VQ2_n也跟着下降至第一低电压电位Vx1。同时，具第一低电压电位Vx1的第二驱动控制电压VQ2_n可导通第六晶体管627以上拉控制信号SC_n至高参考电压Vgh，进而截止第七晶体管631与第八晶体管632。于时段T22内，因第二启始脉冲信号ST2_n-1与第四时钟脉冲CK4均由低电压电位上升至高电压电位，所以第三晶体管621与第四晶体管622截止，使第二驱动控制电压VQ2_n为浮接电压，又因第三时钟脉冲CK3切换至低电压电位，所以可通过第一晶体管611的元件电容耦合作用，将第二驱动控制电压VQ2_n由第一低电压电位Vx1下拉至第二低电压电位Vx2，并据以导通第一晶体管611，将第二启始脉冲信号ST2_n由高电压电位下拉至低电压电位，进而导通第九晶体管636以上拉发光信号EM_n至高参考电压Vgh。此时，具第二低电压电位Vx2的第二驱动控制电压VQ2_n仍可导通第六晶体管627以持续上拉控制信号SC_n至高参考电压Vgh，进而使第七晶体管631与第八晶体管632保持在截止状态。请注意，第二启始脉冲信号ST2_n于时段T22内的低电压电位可导通第十二晶体管650，使第四晶体管622的第一端的电压下拉至低电压电位，用来降低第四晶体管622的漏源极压差以减少漏电流，进而达到第二驱动控制电压VQ2_n的稳压效果。
于时段T23内，第二启始脉冲信号ST2_n-1保持在高电压电位，第四时钟脉冲CK4切换至低电压电位，所以第三晶体管621与第四晶体管622导通，用来将第二驱动控制电压VQ2_n上拉至高电压电位，使第六晶体管627截止以切换控制信号SC_n至低参考电压Vgl，进而导通第七晶体管631与第八晶体管632，因此第二驱动控制电压VQ2_n与第二启始脉冲信号ST2_n均被上拉至高参考电压Vgh，进而截止第九晶体管636。同时，由于第四时钟脉冲CK4下降至低电压电位，所以第十晶体管641导通以下拉发光信号EM_n至低参考电压Vgl。此外，第二启始脉冲信号ST2_n于时段T22内的低电压电位，另可用来致能第(N+1)级移位寄存器313的发光信号产生模块333，以于时段T23内产生低电压电位的第二启始脉冲信号ST2_n+1，进而导通第二晶体管616以上拉第一启始脉冲信号ST1_n至高参考电压Vgh，并导通第十一晶体管642以下拉发光信号EM_n至低参考电压Vgl。请注意，如图7所示，发光信号EM_n同步于第三时钟脉冲CK3，且其脉冲宽度实质上等于第三时钟脉冲CK3的脉冲宽度。
图8为本发明移位寄存器电路的第二实施例的结构示意图。如图8所示，移位寄存器电路800包含多级移位寄存器，用来根据第一时钟脉冲CK1与反相于第一时钟脉冲CK1的第二时钟脉冲CK2以产生多个扫描信号与多个发光信号。为方便说明，移位寄存器电路800只显示第(N-1)级移位寄存器811、第N级移位寄存器812及第(N1)级移位寄存器813。第(N-1)级移位寄存器811以扫描信号SS_n-2作为启始脉冲信号，据以提供扫描信号SS_n-1与发光信号EM_n-1。第N级移位寄存器812以扫描信号SS_n-1作为启始脉冲信号，据以提供扫描信号SS_n与发光信号EM_n。第(N+1)级移位寄存器813以扫描信号SS_n作为启始脉冲信号，据以提供扫描信号SS_n+1与发光信号EM_n+1。扫描信号SS_n-1～SS_n+1的脉冲宽度实质上等于第一时钟脉冲CK1的脉冲宽度，而发光信号EM_n-1～EM_n+1的脉冲宽度实质上为第一时钟脉冲CK1的脉冲宽度的二倍。每一级移位寄存器所产生的扫描信号与发光信号同步于第一时钟脉冲CK1。
扫描信号SS_n-2、扫描信号SS_n-1与发光信号EM_n-1分别馈入至第一扫描线LS1_n-1、第二扫描线LS2_n-1与传输线LE_n-1。扫描信号SS_n-1、扫描信号SS_n与发光信号EM_n分别馈入至第一扫描线LS1_n、第二扫描线LS2_n与传输线LE_n。扫描信号SS_n、扫描信号SS_n+1与发光信号EM_n+1分别馈入至第一扫描线LS1_n+1、第二扫描线LS2_n+1与传输线LE_n+1。
图9为图8所示的移位寄存器电路的第N级移位寄存器的第一实施例电路示意图。如图9所示，第N级移位寄存器812_1包含第一下拉单元810、第一上拉单元815、输入单元820、第一控制单元825、第二上拉单元850、稳压单元865、以及发光信号产生模块832_1。发光信号产生模块832_1包含第二下拉单元860与第三上拉单元855。第一下拉单元810电连接于输入单元820，用来根据第一时钟脉冲CK1与驱动控制电压VQn以下拉扫描信号SS_n。第一上拉单元815电连接于第一下拉单元810，用来根据第(N+1)级移位寄存器813所提供的扫描信号SS_n+1以上拉扫描信号SS_n。输入单元820电连接于第一下拉单元810，用来根据第二时钟脉冲CK2将第(N-1)级移位寄存器811所提供的扫描信号SS_n-1输入为驱动控制电压VQn。
第一控制单元825电连接于输入单元820，用来根据驱动控制电压VQn产生第一控制信号SC1_n。在一实施例中，第一控制单元825为反相器，用来对驱动控制电压VQn执行反相处理以产生第一控制信号SC1_n。第二上拉单元850电连接于第一控制单元825，用来根据第一控制信号SC1_n以上拉驱动控制电压VQn与扫描信号SS_n。稳压单元865电连接于输入单元820与第一下拉单元810，用来根据扫描信号SS_n以稳压驱动控制电压VQn。第二下拉单元860电连接于传输线LE_n与第一控制单元825，用来根据第一控制信号SC1_n以下拉发光信号EM_n。第三上拉单元855电连接于传输线LE_n与输入单元820，用来根据驱动控制电压VQn以上拉发光信号EM_n。
在图9的实施例中，第一下拉单元810包含第一晶体管811，第一上拉单元815包含第二晶体管816，输入单元820包含第三晶体管821与第四晶体管822，第一控制单元825包含第五晶体管826与第六晶体管827，第二上拉单元850包含第七晶体管851与第八晶体管852，第二下拉单元860包含第九晶体管861，第三上拉单元855包含第十晶体管856，稳压单元865包含第十一晶体管866。第一晶体管811至第十一晶体管866为薄膜晶体管、金属氧化物半导体场效应晶体管、或结型场效应晶体管。
第一晶体管811包含第一端、第二端与栅极端，其中第一端用以接收第一时钟脉冲CK1，第二端用以输出扫描信号SS_n，栅极端电连接于输入单元820以接收驱动控制电压VQn。第二晶体管816包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管811的第二端，第二端用以接收高参考电压Vgh，栅极端用以接收扫描信号SS_n+1。第三晶体管821包含第一端、第二端与栅极端，其中第一端用来接收扫描信号SS_n-1，栅极端用以接收第二时钟脉冲CK2。第四晶体管822包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管821的第二端，栅极端电连接于第三晶体管821的栅极端，第二端电连接于第一晶体管811的栅极端。第五晶体管826包含第一端、第二端与栅极端，其中第一端用以接收低参考电压Vgl，栅极端电连接于第一端。第六晶体管827包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管826的第二端，栅极端电连接于第四晶体管822的第二端以接收驱动控制电压VQn，第二端用以接收高参考电压Vgh。
第七晶体管851包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管822的第二端，栅极端电连接于第五晶体管826的第二端，第二端用以接收高参考电压Vgh。第八晶体管852包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管811的第二端，栅极端电连接于第五晶体管826的第二端，第二端用以接收高参考电压Vgh。第九晶体管861包含第一端、第二端与栅极端，其中第一端用以接收低参考电压Vgl，栅极端电连接于第五晶体管826的第二端，第二端电连接于传输线LE_n。第十晶体管856包含第一端、第二端与栅极端，其中第一端电连接于传输线LE_n，栅极端电连接于第四晶体管822的第二端以接收驱动控制电压VQn，第二端用以接收高参考电压Vgh。第十一晶体管866包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管811的第二端，栅极端电连接于第一端，第二端电连接于第四晶体管822的第一端。
第十一晶体管866可将具低电压电位的扫描信号SS_n传输至第四晶体管822的第一端，用来降低第四晶体管822的漏源极压差以减少漏电流，进而达到驱动控制电压VQn的稳压效果。在另一实施例中，第十一晶体管866与第四晶体管822可省略，第三晶体管821的第二端则直接连接至第一晶体管811的栅极端，而第三晶体管821较佳地具有低漏电流特性以达到驱动控制电压VQn的稳压效果。
图10为图8所示的移位寄存器电路的第N级移位寄存器的第二实施例电路示意图。如图10所示，第N级移位寄存器812_2类似于图9所示的第N级移位寄存器812_1。第N级移位寄存器812_2将第N级移位寄存器812_1的发光信号产生模块832_1替换为发光信号产生模块832_2。相较于发光信号产生模块832_1，发光信号产生模块832_2另包含第二控制单元870，而第九晶体管861的栅极端则电连接于第二控制单元870以接收第二控制信号SC2_n。换句话说，在第N级移位寄存器812_2中，第一控制单元825所产生的第一控制信号SC1_n只用来控制第二上拉单元850，所以可降低第一控制单元825的驱动能力而使用较小尺寸或较小宽长比的第五晶体管826与第六晶体管827。
第二控制单元870电连接于输入单元820，用来根据驱动控制电压VQn产生第二控制信号SC2_n。在一实施例中，第二控制单元870为反相器，用来对驱动控制电压VQn执行反相处理以产生第二控制信号SC2_n。在图10的实施例中，第二控制单元870包含第十二晶体管871与第十三晶体管872，其为薄膜晶体管、金属氧化物半导体场效应晶体管、或结型场效应晶体管。第十二晶体管871包含第一端、第二端与栅极端，其中第一端用以接收低参考电压Vgl，栅极端电连接于第一端，第二端电连接于第九晶体管861的栅极端。第十三晶体管872包含第一端、第二端与栅极端，其中第一端电连接于第十二晶体管871的第二端，栅极端电连接于第四晶体管822的第二端以接收驱动控制电压VQn，第二端用以接收高参考电压Vgh。同理，在另一实施例中，第N级移位寄存器812_2的第十一晶体管866与第四晶体管822可省略。
图11为图8所示的移位寄存器电路的工作相关信号波形图，其中横轴为时间轴。在图11中，由上往下的信号分别为第一时钟脉冲CK1、第二时钟脉冲CK2、扫描信号SS_n-1、驱动控制电压VQn、扫描信号SS_n、发光信号EM_n、以及扫描信号SS_n+1。在图11中，驱动控制电压、扫描信号与发光信号的信号波形根据图9的第N级移位寄存器812_1或图10的第N级移位寄存器812_2而产生。
请参考图11与图9，于时段T1内，扫描信号SS_n-1与第二时钟脉冲CK2均由高电压电位下降至低电压电位，所以第三晶体管821与第四晶体管822导通，使驱动控制电压VQn也跟着下降至第一低电压电位Vx1。同时，具第一低电压电位Vx1的驱动控制电压VQn可导通第六晶体管827以上拉第一控制信号SC1_n至高参考电压Vgh，进而截止第七晶体管851、第八晶体管852与第九晶体管861。此外，具第一低电压电位Vx1的驱动控制电压VQn另可导通第十晶体管856，用来上拉发光信号EM_n至高参考电压Vgh。
于时段T2内，因扫描信号SS_n-1与第二时钟脉冲CK2均由低电压电位上升至高电压电位，所以第三晶体管821与第四晶体管822截止，使驱动控制电压VQn为浮接电压，又因第一时钟脉冲CK1切换至低电压电位，所以可通过第一晶体管811的元件电容耦合作用，将驱动控制电压VQn由第一低电压电位Vx1下拉至第二低电压电位Vx2，并据以导通第一晶体管811，将扫描信号SS_n由高电压电位下拉至低电压电位。此时，具第二低电压电位Vx2的驱动控制电压VQn仍可导通第六晶体管827与第十晶体管856，进而使第一控制信号SC1_n与发光信号EM_n保持在高参考电压Vgh。请注意，扫描信号SS_n于时段T2内的低电压电位可导通第十一晶体管866，使第四晶体管822的第一端下拉至低电压电位，用来降低第四晶体管822的漏源极压差以减少漏电流，进而达到驱动控制电压VQn的稳压效果。
于时段T3内，扫描信号SS_n-1保持在高电压电位，第二时钟脉冲CK2切换至低电压电位，所以第三晶体管821与第四晶体管822导通，用来将驱动控制电压VQn上拉至高电压电位，使第六晶体管827截止以切换第一控制信号SC1_n至低参考电压Vgl，进而导通第七晶体管851、第八晶体管852与第九晶体管861，因此驱动控制电压VQn与扫描信号SS_n被上拉至高参考电压Vgh，而发光信号EM_n则被下拉至低参考电压Vgl。此外，扫描信号SS_n于时段T2内的低电压电位，可用来致能第(N+1)级移位寄存器813，以于时段T3内产生低电压电位的扫描信号SS_n+1，进而导通第二晶体管816以上拉扫描信号SS_n至高参考电压Vgh。
请注意，如图11所示，扫描信号SS_n-1～SS_n+1的脉冲宽度实质上等于第一时钟脉冲CK1的脉冲宽度，而发光信号EM_n的脉冲宽度实质上为第一时钟脉冲CK1的脉冲宽度的二倍。在图10所示的第N级移位寄存器812_2的电路运作中，第二控制信号SC2_n的波形实质上同于第一控制信号SC1_n，亦即第N级移位寄存器812_2的电路运作基本上同于第N级移位寄存器812_1的电路运作，所以不再赘述。
综上所述，本发明移位寄存器电路可产生适合驱动具临界电压补偿机制的像素单元的扫描信号与发光信号，其中扫描信号或发光信号的脉冲宽度实质上为系统时钟脉冲的脉冲宽度的二倍，所以被驱动的像素单元可有效发挥其临界电压补偿机制的效能以改善平面显示器的画面品质。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (20)
1.一种移位寄存器电路，其包含多级移位寄存器，其特征在于，所述级移位寄存器的每一级移位寄存器包含：
一扫描信号产生模块，电连接于一第一扫描线与一第二扫描线，用来根据一第一时钟脉冲与反相于该第一时钟脉冲的一第二时钟脉冲产生具有互为反相的脉冲的一第一扫描信号与一第二扫描信号，该第一扫描信号与该第二扫描信号分别馈入至该第一扫描线与该第二扫描线，其中该第一扫描信号的脉冲宽度实质上为该第一时钟脉冲的脉冲宽度的二倍；以及
一发光信号产生模块，电连接于一传输线，用来根据一第三时钟脉冲与反相于该第三时钟脉冲的一第四时钟脉冲产生一发光信号馈入至该传输线，其中该发光信号的脉冲宽度实质上等于该第三时钟脉冲的脉冲宽度。
2.如权利要求1所述的移位寄存器电路，其特征在于，所述级移位寄存器的一第N级移位寄存器的扫描信号产生模块包含：
一第一下拉单元，用来根据一驱动控制电压与该第一时钟脉冲以下拉一第N启始脉冲信号；
一第一上拉单元，用来根据一第N+1启始脉冲信号上拉该第N启始脉冲信号；
一第一输入单元，电连接于该第一下拉单元，用来根据该第二时钟脉冲将一第N-1启始脉冲信号输入为该驱动控制电压；
一第一控制单元，电连接于该第一输入单元，用来根据该驱动控制电压产生一第一控制信号；
一第二下拉单元，电连接于该第一扫描线，用来根据该驱动控制电压或该第N-1启始脉冲信号下拉该第一扫描信号；
一缓冲单元，电连接于该第一输入单元与该第二下拉单元，用来将具低电压电位的该驱动控制电压传输至该第二下拉单元；
一第二输入单元，电连接于该第二下拉单元，用来根据该第二时钟脉冲将该第N-1启始脉冲信号传输至该第二下拉单元；
一第二上拉单元，电连接于该第一扫描线与该第一控制单元，用来根据该第一控制信号以上拉该第一扫描信号；
一第三上拉单元，电连接于该第一控制单元，用来根据该第一控制信号上拉该驱动控制电压与该第N启始脉冲信号；以及
一第四上拉单元，电连接于该第二扫描线与该第一输入单元，用来根据该驱动控制电压上拉该第二扫描信号。
3.如权利要求2所述的移位寄存器电路，其特征在于，该第N级移位寄存器的扫描信号产生模块另包含：
一第三下拉单元，电连接于该第二扫描线与该第一控制单元，用来根据该第一控制信号下拉该第二扫描信号。
4.如权利要求3所述的移位寄存器电路，其特征在于：
该第一下拉单元包含一第一晶体管，该第一晶体管包含：
一第一端，用以接收该第一时钟脉冲；
一栅极端，用以接收该驱动控制电压；以及
一第二端，用以输出该第N启始脉冲信号；
该第一上拉单元包含一第二晶体管，该第二晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，用以接收该第N+1启始脉冲信号；以及
一第二端，用以接收一高参考电压；
该第一输入单元包含一第三晶体管，该第三晶体管包含：
一第一端，用来接收该第N-1启始脉冲信号；
一栅极端，用来接收该第二时钟脉冲；以及
一第二端，电连接于该第一晶体管的栅极端；
该缓冲单元包含一第四晶体管，该第四晶体管包含：
一第一端，电连接于该第一晶体管的栅极端；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第二下拉单元；
该第二下拉单元包含一第五晶体管，该第五晶体管包含：
一第一端，用以接收一低参考电压；
一栅极端，电连接于该第四晶体管的第二端；以及
一第二端，电连接于该第一扫描线；
该第二上拉单元包含一第六晶体管，该第六晶体管包含：
一第一端，电连接于该第五晶体管的第二端；
一栅极端，电连接于该第一控制单元以接收该第一控制信号；以及
一第二端，用以接收该高参考电压；
该第二输入单元包含一第七晶体管，该第七晶体管包含：
一第一端，用来接收该第N-1启始脉冲信号；
一栅极端，用来接收该第二时钟脉冲；以及
一第二端，电连接于该第五晶体管的栅极端；
该第一控制单元包含一第八晶体管与一第九晶体管，其中：
该第八晶体管包含：
一第一端，用来接收该低参考电压；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第六晶体管的栅极端；以及
该第九晶体管包含：
一第一端，电连接于该第八晶体管的第二端；
一栅极端，电连接于该第一晶体管的栅极端；以及
一第二端，用来接收该高参考电压；
该第三上拉单元包含一第十晶体管与一第十一晶体管，其中：
该第十晶体管包含：
一第一端，电连接于该第一晶体管的栅极端；
一栅极端，电连接于该第八晶体管的第二端；以及
一第二端，用来接收该高参考电压；以及
该第十一晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，电连接于该第十晶体管的栅极端；以及
一第二端，用来接收该高参考电压；
该第三下拉单元包含一第十二晶体管，该第十二晶体管包含：
一第一端，用以接收该低参考电压；
一栅极端，电连接于该第八晶体管的第二端；以及
一第二端，电连接于该第二扫描线；以及
该第四上拉单元包含一第十三晶体管，该第十三晶体管包含：
一第一端，电连接于该第十二晶体管的第二端；
一栅极端，电连接于该第一晶体管的栅极端；以及
一第二端，用以接收该高参考电压。
5.如权利要求4所述的移位寄存器电路，其特征在于：
该第一输入单元另包含一第十四晶体管，该第十四晶体管包含：
一第一端，电连接于该第三晶体管的第二端；
一栅极端，电连接于该第三晶体管的栅极端；以及
一第二端，电连接于该第一晶体管的栅极端；以及
该第N级移位寄存器的扫描信号产生模块另包含一稳压单元，电连接于该第一输入单元与该第一下拉单元，用来根据该第N启始脉冲信号以稳压该驱动控制电压，该稳压单元包含一第十五晶体管，该第十五晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第十四晶体管的第一端。
6.如权利要求2所述的移位寄存器电路，其特征在于，该第N级移位寄存器的扫描信号产生模块另包含：
一第二控制单元，电连接于该第一输入单元，用来根据该驱动控制电压产生一第二控制信号；以及
一第三下拉单元，电连接于该第二扫描线与该第二控制单元，用来根据该第二控制信号下拉该第二扫描信号。
7.如权利要求6所述的移位寄存器电路，其特征在于：
该第一下拉单元包含一第一晶体管，该第一晶体管包含：
一第一端，用以接收该第一时钟脉冲；
一栅极端，用以接收该驱动控制电压；以及
一第二端，用以输出该第N启始脉冲信号；
该第一上拉单元包含一第二晶体管，该第二晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，用以接收该第N+1启始脉冲信号；以及
一第二端，用以接收一高参考电压；
该第一输入单元包含一第三晶体管，该第三晶体管包含：
一第一端，用来接收该第N-1启始脉冲信号；
一栅极端，用来接收该第二时钟脉冲；以及
一第二端，电连接于该第一晶体管的栅极端；
该缓冲单元包含一第四晶体管，该第四晶体管包含：
一第一端，电连接于该第一晶体管的栅极端；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第二下拉单元；
该第二下拉单元包含一第五晶体管，该第五晶体管包含：
一第一端，用以接收一低参考电压；
一栅极端，电连接于该第四晶体管的第二端；以及
一第二端，电连接于该第一扫描线；
该第二上拉单元包含一第六晶体管，该第六晶体管包含：
一第一端，电连接于该第五晶体管的第二端；
一栅极端，电连接于该第一控制单元以接收该第一控制信号；以及
一第二端，用以接收该高参考电压；
该第二输入单元包含一第七晶体管，该第七晶体管包含：
一第一端，用来接收该第N-1启始脉冲信号；
一栅极端，用来接收该第二时钟脉冲；以及
一第二端，电连接于该第五晶体管的栅极端；
该第一控制单元包含一第八晶体管与一第九晶体管，其中：
该第八晶体管包含：
一第一端，用来接收该低参考电压；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第六晶体管的栅极端；以及
该第九晶体管包含：
一第一端，电连接于该第八晶体管的第二端；
一栅极端，电连接于该第一晶体管的栅极端；以及
一第二端，用来接收该高参考电压；
该第三上拉单元包含一第十晶体管与一第十一晶体管，其中：
该第十晶体管包含：
一第一端，电连接于该第一晶体管的栅极端；
一栅极端，电连接于该第八晶体管的第二端；以及
一第二端，用来接收该高参考电压；以及
该第十一晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，电连接于该第十晶体管的栅极端；以及
一第二端，用来接收该高参考电压；
该第二控制单元包含一第十二晶体管与一第十三晶体管，其中：
该第十二晶体管包含：
一第一端，用来接收该低参考电压；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第三下拉单元；以及
该第十三晶体管包含：
一第一端，电连接于该第十二晶体管的第二端；
一栅极端，电连接于该第一晶体管的栅极端；以及
一第二端，用来接收该高参考电压；
该第三下拉单元包含一第十四晶体管，该第十四晶体管包含：
一第一端，用以接收该低参考电压；
一栅极端，电连接于该第十二晶体管的第二端；以及
一第二端，电连接于该第二扫描线；以及
该第四上拉单元包含一第十五晶体管，该第十五晶体管包含：
一第一端，电连接于该第十四晶体管的第二端；
一栅极端，电连接于该第一晶体管的栅极端；以及
一第二端，用以接收该高参考电压。
8.如权利要求7所述的移位寄存器电路，其特征在于：
该第一输入单元另包含一第十六晶体管，该第十六晶体管包含：
一第一端，电连接于该第三晶体管的第二端；
一栅极端，电连接于该第三晶体管的栅极端；以及
一第二端，电连接于该第一晶体管的栅极端；以及
该第N级移位寄存器的扫描信号产生模块另包含一稳压单元，电连接于该第一输入单元与该第一下拉单元，用来根据该第N启始脉冲信号以稳压该驱动控制电压，该稳压单元包含一第十七晶体管，该第十七晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第十六晶体管的第一端。
9.如权利要求1所述的移位寄存器电路，其中所述级移位寄存器的一第N级移位寄存器的发光信号产生模块包含：
一第一下拉单元，用来根据一驱动控制电压与该第三时钟脉冲以下拉一第N启始脉冲信号；
一第一上拉单元，用来根据一第N+1启始脉冲信号上拉该第N启始脉冲信号；
一输入单元，电连接于该第一下拉单元，用来根据该第四时钟脉冲将一第N-1启始脉冲信号输入为该驱动控制电压；
一控制单元，电连接于该输入单元，用来根据该驱动控制电压产生一控制信号；
一第二上拉单元，电连接于该控制单元，用来根据该控制信号上拉该驱动控制电压与该第N启始脉冲信号；
一第二下拉单元，电连接于该传输线，用来根据该第四时钟脉冲下拉该发光信号；以及
一第三上拉单元，电连接于该传输线与该第一下拉单元，用来根据该第N启始脉冲信号上拉该发光信号。
10.如权利要求9所述的移位寄存器电路，其特征在于：
该第一下拉单元包含一第一晶体管，该第一晶体管包含：
一第一端，用以接收该第三时钟脉冲；
一栅极端，用以接收该驱动控制电压；以及
一第二端，用以输出该第N启始脉冲信号；
该第一上拉单元包含一第二晶体管，该第二晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，用以接收该第N+1启始脉冲信号；以及
一第二端，用以接收一高参考电压；
该输入单元包含一第三晶体管，该第三晶体管包含：
一第一端，用来接收该第N-1启始脉冲信号；
一栅极端，用来接收该第四时钟脉冲；以及
一第二端，电连接于该第一晶体管的栅极端；
该控制单元包含一第四晶体管与一第五晶体管，其中：
该第四晶体管包含：
一第一端，用来接收一低参考电压；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第二上拉单元；以及
该第五晶体管包含：
一第一端，电连接于该第四晶体管的第二端；
一栅极端，电连接于该第一晶体管的栅极端；以及
一第二端，用来接收该高参考电压；
该第二上拉单元包含一第六晶体管与一第七晶体管，其中：
该第六晶体管包含：
一第一端，电连接于该第一晶体管的栅极端；
一栅极端，电连接于该第四晶体管的第二端；以及
一第二端，用来接收该高参考电压；以及
该第七晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，电连接于该第六晶体管的栅极端；以及
一第二端，用来接收该高参考电压；
该第二下拉单元包含一第八晶体管，该第八晶体管包含：
一第一端，用来接收该低参考电压；
一栅极端，用来接收该第四时钟脉冲；以及
一第二端，电连接于该传输线；以及
该第三上拉单元包含一第九晶体管，该第九晶体管包含：
一第一端，电连接于该传输线；
一栅极端，电连接于该第一晶体管的第二端；以及
一第二端，用以接收该高参考电压。
11.如权利要求10所述的移位寄存器电路，其特征在于：
该输入单元另包含一第十晶体管，该第十晶体管包含：
一第一端，电连接于该第三晶体管的第二端；
一栅极端，电连接于该第三晶体管的栅极端；以及
一第二端，电连接于该第一晶体管的栅极端；以及
该第N级移位寄存器的发光信号产生模块另包含一稳压单元，电连接于该输入单元与该第一下拉单元，用来根据该第N启始脉冲信号以稳压该驱动控制电压，该稳压单元包含一第十一晶体管，该第十一晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第十晶体管的第一端。
12.如权利要求10所述的移位寄存器电路，其特征在于，该第二下拉单元另用来根据该第N+1启始脉冲信号下拉该发光信号。
13.如权利要求12所述的移位寄存器电路，其特征在于，该第二下拉单元另包含一第十晶体管，该第十晶体管包含：
一第一端，用来接收该低参考电压；
一栅极端，用来接收该第N+1启始脉冲信号；以及
一第二端，电连接于该传输线。
14.如权利要求1所述的移位寄存器电路，其特征在于，该第三时钟脉冲同步于该第一时钟脉冲。
15.如权利要求1所述的移位寄存器电路，其特征在于，该第三时钟脉冲以小于90度的相位差落后该第一时钟脉冲。
16.一种移位寄存器电路，用来提供多个扫描信号与多个发光信号，该移位寄存器电路包含多级移位寄存器，其特征在于，所述级移位寄存器的一第N级移位寄存器包含：
一第一下拉单元，用来根据一驱动控制电压与一第一时钟脉冲以下拉所述扫描信号的一第N扫描信号；
一第一上拉单元，用来根据一第N+1扫描信号上拉该第N扫描信号；
一输入单元，电连接于该第一下拉单元，用来根据一第二时钟脉冲将一第N-1扫描信号输入为该驱动控制电压；
一第一控制单元，电连接于该输入单元，用来根据该驱动控制电压产生一第一控制信号；
一第二上拉单元，电连接于该第一控制单元，用来根据该第一控制信号上拉该驱动控制电压与该第N扫描信号；以及
一发光信号产生模块，电连接于该输入单元，用来根据该驱动控制电压以产生所述发光信号的一第N发光信号。
17.如权利要求16所述的移位寄存器电路，其特征在于：
该第一下拉单元包含一第一晶体管，该第一晶体管包含：
一第一端，用以接收该第一时钟脉冲；
一栅极端，用以接收该驱动控制电压；以及
一第二端，用以输出该第N扫描信号；
该第一上拉单元包含一第二晶体管，该第二晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，用以接收该第N+1扫描信号；以及
一第二端，用以接收一高参考电压；
该输入单元包含一第三晶体管，该第三晶体管包含：
一第一端，用来接收该第N-1扫描信号；
一栅极端，用来接收该第二时钟脉冲；以及
一第二端，电连接于该第一晶体管的栅极端；
该第一控制单元包含一第四晶体管与一第五晶体管，其中：
该第四晶体管包含：
一第一端，用来接收该低参考电压；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第二上拉单元；以及
该第五晶体管包含：
一第一端，电连接于该第四晶体管的第二端；
一栅极端，电连接于该第一晶体管的栅极端；以及
一第二端，用来接收该高参考电压；以及
该第二上拉单元包含一第六晶体管与一第七晶体管，其中：
该第六晶体管包含：
一第一端，电连接于该第一晶体管的栅极端；
一栅极端，电连接于该第四晶体管的第二端；以及
一第二端，用来接收该高参考电压；以及
该第七晶体管包含：
一第一端，电连接于该第一晶体管的第二端；
一栅极端，电连接于该第六晶体管的栅极端；以及
一第二端，用来接收该高参考电压。
18.如权利要求17所述的移位寄存器电路，其特征在于，该发光信号产生模块包含：
一第二下拉单元，用来根据该第一控制信号以下拉该第N发光信号，该第二下拉单元包含一第八晶体管，该第八晶体管包含：
一第一端，用以接收该低参考电压；
一栅极端，电连接于该第四晶体管的第二端；以及
一第二端，用以输出该第N发光信号；以及
一第三上拉单元，用来根据该驱动控制电压以上拉该第N发光信号，该第三上拉单元包含一第九晶体管，该第九晶体管包含：
一第一端，电连接于该第八晶体管的第二端；
一栅极端，电连接于该第一晶体管的栅极端；以及
一第二端，用以接收该高参考电压。
19.如权利要求17所述的移位寄存器电路，其特征在于，该发光信号产生模块包含：
一第二控制单元，用来根据该驱动控制电压产生一第二控制信号，该第二控制单元包含一第八晶体管与一第九晶体管，其中：
该第八晶体管包含：
一第一端，用来接收该低参考电压；
一栅极端，电连接于该第一端；以及
一第二端，用以输出该第二控制信号；以及
该第九晶体管包含：
一第一端，电连接于该第八晶体管的第二端；
一栅极端，电连接于该第一晶体管的栅极端；以及
一第二端，用来接收该高参考电压；
一第二下拉单元，用来根据该第二控制信号下拉该第N发光信号，该第二下拉单元包含一第十晶体管，该第十晶体管包含：
一第一端，用以接收该低参考电压；
一栅极端，电连接于该第八晶体管的第二端；以及
一第二端，用以输出该第N发光信号；以及
一第三上拉单元，用来根据该驱动控制电压上拉该第N发光信号，该第三上拉单元包含一第十一晶体管，该第十一晶体管包含：
一第一端，电连接于该第十晶体管的第二端；
一栅极端，电连接于该第一晶体管的栅极端；以及
一第二端，用以接收该高参考电压。
20.如权利要求17所述的移位寄存器电路，其特征在于：
该输入单元另包含一第八晶体管，该第八晶体管包含：
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一第一端，电连接于该第一晶体管的第二端；
一栅极端，电连接于该第一端；以及
一第二端，电连接于该第八晶体管的第一端。
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