CN111986609B - 栅极驱动电路及显示装置 - Google Patents

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Abstract

本申请提供一种栅极驱动电路及显示装置，所述栅极驱动电路包括多级栅极驱动单元，每一级所述栅极驱动单元均包括两个驱动信号输出单元和一个级传信号输出单元，其中两个驱动信号输出单元可交替输出恒高电压信号和波形信号，从而实现通过一个栅极驱动电路同时输出两种驱动信号，相较于现有技术减少了时钟信号线数量和薄膜晶体管数量，应用于显示装置中，有利于实现显示装置的窄边框化。

Description

栅极驱动电路及显示装置
技术领域
本申请涉及显示技术领域，尤其涉及一种栅极驱动电路及显示装置。
背景技术
目前，显示装置作为电子设备的显示部件已经广泛应用于各种电子产品中，而GOA电路则是显示装置中的一个重要组成部分。GOA(Gate Driver on Array)技术，即阵列基板行扫描驱动技术，是将栅极行扫描驱动电路直接制作在阵列基板上，实现栅极逐行扫描的驱动方式的技术。GOA技术的应用有利于实现显示装置的窄边框设计，因此，其在显示技术领域的应用越来越广泛。
随着显示技术的发展，GOA电路的应用类型也出现多样化。在低温多晶硅氧化物基的显示装置动态帧频显示技术中，为了解决与驱动晶体管相连的金属氧化物晶体管在工作中电位负向漂移引起驱动晶体管栅极漏电而导致低频显示失效的问题，会将与驱动晶体管栅极直接相连的金属氧化物晶体管增设为两套，并使其交替工作；此时就需要GOA电路同时提供两种栅极驱动信号分别作用到这两套金属氧化物晶体管上，以实现其交替工作。现有技术采用两组GOA电路完成上述功能，这种设计会导致该GOA电路中的时钟线数量和薄膜晶体管数量均成倍增加，不利于实现显示装置的窄边框化；并且时钟线数量的增多也容易出现驱动芯片支持性差的问题。
发明内容
基于上述现有技术中的不足，本申请提供一种栅极驱动电路及显示装置，所述栅极驱动电路的每一级栅极驱动单元均设置有两个输出单元，所述两个输出单元可交替输出两种驱动信号，解决了现有技术需要同时设置两组栅极驱动电路而导致的时钟信号线数量和薄膜晶体管数量成倍增加的问题。
本申请提供一种栅极驱动电路，包括多个栅极驱动单元，每个所述栅极驱动单元包括：
级传单元，用于输出级传信号；
第一输出单元，用于输出第一驱动信号；以及
第二输出单元，用于输出第二驱动信号；
其中，所述第一驱动信号为波形信号，所述第二驱动信号为恒高电压信号；或者，所述第一驱动信号为恒高电压信号，所述第二驱动信号为波形信号。
根据本申请一实施例，所述第一输出单元包括第一自举输出模块和第一下拉维持模块，所述第一自举输出模块用于上拉所述第一输出单元的输出电位，所述第一下拉维持模块用于下拉并维持所述第一输出单元的输出电位；
所述第二输出单元包括第二自举输出模块和第二下拉维持模块，所述第二自举输出模块用于上拉所述第二输出单元的输出电位，所述第二下拉维持模块用于下拉并维持所述第二输出单元的输出电位。
根据本申请一实施例，所述第一自举输出模块与所述第一下拉维持模块电性连接，所述第一下拉维持模块控制所述第一自举输出模块输出恒高电压的所述第一驱动信号；
所述第二自举输出模块与所述第二下拉维持模块电性连接，所述第二下拉维持模块控制所述第二自举输出模块输出恒高电压的所述第二驱动信号。
根据本申请一实施例，每个所述栅极驱动单元还包括：
第一传递模块，电性连接于所述级传单元与所述第一自举输出模块之间，用于向所述第一自举输出模块传递输出控制信号；
第二传递模块，电性连接于所述级传单元与所述第二自举输出模块之间，用于向所述第二自举输出模块传递输出控制信号。
根据本申请一实施例，每个所述栅极驱动单元还包括：
上拉维持模块，分别与所述第一下拉维持模块和所述第二下拉维持模块电性连接，用于上拉并维持所述第一下拉维持模块和所述第二下拉维持模块的控制端电位；
下拉模块，分别与所述第一下拉维持模块和所述第二下拉维持模块电性连接，用于下拉所述第一下拉维持模块和所述第二下拉维持模块的控制端电位。
根据本申请一实施例，所述第一下拉维持模块电性连接第一控制信号输入端，所述第二下拉维持模块电性连接第二控制信号输入端；
所述第一控制信号输入端向所述第一下拉维持模块输入低电压信号，所述第二控制信号输入端向所述第二下拉维持模块输入高电压信号，所述第一驱动信号为波形信号，所述第二驱动信号为恒高电压信号；
或者，所述第一控制信号输入端向所述第一下拉维持模块输入高电压信号，所述第二控制信号输入端向所述第二下拉维持模块输入低电压信号，所述第一驱动信号为恒高电压信号，所述第二驱动信号为波形信号。
根据本申请一实施例，所述第一自举输出模块和所述第二自举输出模块均电性连接第一高压信号输入端，所述上拉维持模块电性连接第二高压信号输入端；
所述第一高压信号输入端输入的电压大于所述第二高压信号输入端输入的电压。
根据本申请一实施例，所述级传单元电性连接所述第二高压信号输入端、级传信号输入端、第一时钟信号输入端、第二时钟信号输入端、低压信号输入端、级传信号输出端和第一节点，所述级传信号输出端用于输出所述级传信号；
所述第一传递模块电性连接所述第一节点、所述第一时钟信号输入端和第三节点；
所述第二传递模块电性连接所述第一节点、所述第一时钟信号输入端和第四节点；
所述上拉维持模块电性连接所述第二时钟信号输入端、所述第二高压信号输入端和第二节点；
所述下拉模块电性连接所述第一节点、所述低压信号输入端和所述第二节点；
所述第一自举输出模块电性连接所述第三节点、所述第一高压信号输入端、所述第二高压信号输入端和第一驱动信号输出端，所述第一驱动信号输出端用于输出所述第一驱动信号；
所述第一下拉维持模块电性连接所述第二节点、所述第三节点和所述第一控制信号输入端；
所述第二自举输出模块电性连接所述第四节点、所述第一高压信号输入端、所述第二高压信号输入端和第二驱动信号输出端，所述第二驱动信号输出端用于输出所述第二驱动信号；
所述第二下拉维持模块电性连接所述第二节点、所述第四节点和所述第二控制信号输入端。
根据本申请一实施例，所述级传单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极、源极和漏极分别电性连接所述级传信号输入端、所述第二高压信号输入端和所述第一节点，所述第二晶体管的栅极、源极和漏极分别电性连接所述第一节点、所述第一时钟信号输入端和所述级传信号输出端，所述第三晶体管的栅极、源极和漏极分别电性连接所述第二时钟信号输入端、所述低压信号输入端和所述级传信号输出端，所述第四晶体管的栅极、源极和漏极分别电性连接所述第二时钟信号输入端、所述低压信号输入端和所述第一节点；
所述第一传递模块包括第五晶体管和第一电容，所述第五晶体管的栅极、源极和漏极分别电性连接所述第一节点、所述第一时钟信号输入端和所述第三节点，所述第一电容的两极分别电性连接所述第一节点和所述第三节点；
所述第二传递模块包括第六晶体管和第二电容，所述第六晶体管的栅极、源极和漏极分别电性连接所述第一节点、所述第一时钟信号输入端和所述第四节点，所述第二电容的两极分别电性连接所述第一节点和所述第四节点；
所述上拉维持模块包括第七晶体管和第三电容，所述第七晶体管的栅极、源极和漏极分别电性连接所述第二时钟信号输入端、所述第二高压信号输入端和所述第二节点，所述第三电容的两极分别电性连接所述第二节点和所述低压信号输入端；
所述下拉模块包括第八晶体管，所述第八晶体管的栅极、源极和漏极分别电性连接所述第一节点、所述低压信号输入端和所述第二节点；
所述第一自举输出模块包括第九晶体管、第十晶体管和第四电容，所述第九晶体管的栅极、源极和漏极分别电性连接所述第二高压信号输入端、所述第三节点和第五节点，所述第十晶体管的栅极、源极和漏极分别电性连接所述第五节点、所述第一高压信号输入端和所述第一驱动信号输出端，所述第四电容的两极分别电性连接所述第五节点和所述第一驱动信号输出端；
所述第一下拉维持模块包括第十一晶体管和第十二晶体管，所述第十一晶体管的栅极、源极和漏极分别电性连接所述第二节点、所述第一控制信号输入端和所述第三节点，所述第十二晶体管的栅极、源极和漏极分别电性连接所述第二节点、所述第一控制信号输入端和所述第一驱动信号输出端；
所述第二自举输出模块包括第十三晶体管、第十四晶体管和第五电容，所述第十三晶体管的栅极、源极和漏极分别电性连接所述第二高压信号输入端、所述第四节点和第六节点，所述第十四晶体管的栅极、源极和漏极分别电性连接所述第六节点、所述第一高压信号输入端和所述第二驱动信号输出端，所述第五电容的两极分别电性连接所述第六节点和所述第二驱动信号输出端；
所述第二下拉维持模块包括第十五晶体管和第十六晶体管，所述第十五晶体管的栅极、源极和漏极分别电性连接所述第二节点、所述第二控制信号输入端和所述第四节点，所述第十六晶体管的栅极、源极和漏极分别电性连接所述第二节点、所述第二控制信号输入端和所述第二驱动信号输出端。
根据本申请一实施例，多个所述栅极驱动单元存在以下级联关系：本级所述栅极驱动单元的所述级传信号输入端电性连接上一级所述栅极驱动单元的所述级传信号输出端。
根据本申请一实施例，所述栅极驱动电路分别通过第一时钟信号线、第二时钟信号线和第三时钟信号线提供时钟信号，
第k+3i级所述栅极驱动单元的所述第一时钟信号输入端和所述第二时钟信号输入端分别电性连接所述第一时钟信号线和所述第二时钟信号线；
第k+3i+1级所述栅极驱动单元的所述第一时钟信号输入端和所述第二时钟信号输入端分别电性连接所述第二时钟信号线和所述第三时钟信号线；
第k+3i+2级所述栅极驱动单元的所述第一时钟信号输入端和所述第二时钟信号输入端分别电性连接所述第三时钟信号线和所述第一时钟信号线；
其中，k为大于或等于1的整数，i为大于或等于0的整数。
本申请还提供一种显示装置，包括如上所述的栅极驱动电路。
本申请的有益效果是：本申请提供的栅极驱动电路的每一级栅极驱动单元均包括两个驱动信号输出单元，可交替输出恒高电压信号和波形信号，实现了通过一个栅极驱动电路同时输出两种驱动信号设计，相较于现有技术通过两组栅极驱动电路来输出两种驱动信号的设计，减少了时钟信号线数量和薄膜晶体管数量，应用于显示装置中，有利于实现显示装置的窄边框化。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的栅极驱动电路中的栅极驱动单元的电路结构示意图；
图2是本申请实施例提供的栅极驱动单元的级联关系示意图；
图3是本申请实施例提供的栅极驱动电路的第一种输出方式的输入/输出时序图；
图4是本申请实施例提供的栅极驱动电路的第二种输出方式的输入/输出时序图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。
本申请实施例提供一种栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，每一级所述栅极驱动单元均包括两个驱动信号输出单元和一个级传信号输出单元，其中两个驱动信号输出单元可交替输出恒高电压信号和波形信号，从而实现通过一个栅极驱动电路同时输出两种驱动信号，相较于现有技术通过两组栅极驱动电路来输出两种驱动信号的设计，减少了栅极驱动电路中使用的时钟信号线数量和薄膜晶体管数量，有利于实现显示装置的窄边框化。
图1是本申请实施例提供的栅极驱动电路中的栅极驱动单元的电路结构示意图。所述栅极驱动电路包括多个栅极驱动单元，所述栅极驱动单元之间存在电性连接关系，具体为多个所述栅极驱动单元之间依次级联，形成多级驱动单元。应当理解的是，所述栅极驱动电路应用于显示装置中，用于为显示装置的各显示单元的像素电路提供栅极驱动信号，保证各显示单元的正常功能。
所述栅极驱动单元包括级传单元100、第一输出单元200和第二输出单元300。其中，级传单元100用于输出级传信号，所述级传信号为在相邻所述栅极驱动单元之间的传递的控制信号或反馈信号；第一输出单元200用于输出第一驱动信号，第二输出单元300用于输出第二驱动信号，所述第一驱动信号和所述第二驱动信号作用于显示装置的各显示单元的像素电路中，并调控所述像素电路的功能。
可选地，第一输出单元200输出的所述第一驱动信号为波形信号，且第二输出单元300输出的所述第二驱动信号为恒高电压信号；或者，第一输出单元200输出的所述第一驱动信号为恒高电压信号，且第二输出单元300输出的所述第二驱动信号为波形信号。应当理解的是，在本申请实施例中，一方面所述栅极驱动单元可通过第一输出单元200和第二输出单元300同时输出两种栅极驱动信号，满足显示装置中同时需要两种栅极驱动信号的需求，相较于现有技术，减少了栅极驱动电路中使用的时钟信号线数量和薄膜晶体管数量，有利于实现显示装置的窄边框化；另一方面第一输出单元200和第二输出单元300可交替输出这两种栅极驱动信号，增大了所述栅极驱动电路的应用范围，避免单一输出单元长时间输出同种信号而导致的元件疲劳和功能异常。
可选地，第一输出单元200包括第一自举输出模块201和第一下拉维持模块202。第一自举输出模块201用于上拉第一输出单元200的输出电位，即抬高所述第一驱动信号的电位；第一下拉维持模块202用于下拉并维持第一输出单元200的输出电位，即降低所述第一驱动信号的电位，并将所述第一驱动信号的电位维持在较低水平。应当理解的是，在第一自举输出单元201和第一下拉维持单元202的共同作用下，第一输出单元200可输出波形信号。
可选地，第二输出单元300包括第二自举输出模块301和第二下拉维持模块302。第二自举输出模块301用于上拉第二输出单元300的输出电位，即抬高所述第二驱动信号的电位；第二下拉维持模块302用于下拉并维持第二输出单元300的输出电位，即降低所述第二驱动信号的电位，并将所述第二驱动信号的电位维持在较低水平。应当理解的是，在第二自举输出单元301和第二下拉维持单元302的共同作用下，第二输出单元300可输出波形信号。
进一步地，第一自举输出模块201与第一下拉维持模块202电性连接，第一下拉维持模块202可控制第一自举输出模块201较长时间上拉第一输出单元200的输出电位，使所述第一驱动信号保持为恒高电压信号；第二自举输出模块301与第二下拉维持模块302电性连接，第二下拉维持模块302可控制第二自举输出模块301较长时间上拉第二输出单元300的输出电位，使所述第二驱动信号保持为恒高电压信号。应当理解的是，通过第一下拉维持模块202和第二下拉维持模块302的调控，可实现第一输出单元200和第二输出单元300交替输出恒高电压信号。
可选地，每个所述栅极驱动单元还包括第一传递模块400、第二传递模块500、上拉维持模块600和下拉模块700。第一传递模块400电性连接于级传单元100与第一输出单元200之间；具体地，第一传递模块400电性连接第一输出单元200的第一自举输出模块201；第一传递模块400用于在级传单元100输出的信号控制下向第一自举输出模块201传递输出控制信号，以控制第一自举输出模块201是否输出高电压信号。第二传递模块500电性连接于级传单元100与第二输出单元300之间；具体地，第二传递模块500电性连接第二输出单元300的第二自举输出模块301；第二传递模块500用于在级传单元100输出的信号控制下向第二自举输出模块301传递输出控制信号，以控制第二自举输出模块301是否输出高电压信号。上拉维持模块600分别与第一下拉维持模块202和第二下拉维持模块302电性连接，用于上拉并维持第一下拉维持模块202和第二下拉维持模块302的控制端电位，进而控制第一下拉维持模块202和第二下拉维持模块302的开启。下拉模块700分别与第一下拉维持模块202和第二下拉维持模块302电性连接，用于下拉第一下拉维持模块202和第二下拉维持模块302的控制端电位，进而控制第一下拉维持模块202和第二下拉维持模块302的关闭。
进一步地，第一下拉维持模块202电性连接第一控制信号输入端LCA，第一控制信号输入端LCA向第一下拉维持模块202输入控制信号，第一下拉维持模块202进一步将该控制信号传递至第一自举输出模块201，进而控制第一自举输出模块201是否输出高电压信号。可选地，第一控制信号输入端LCA向第一下拉维持模块202输入低电压信号时，所述第一驱动信号为波形信号；第一控制信号输入端LCA向第一下拉维持模块202输入高电压信号时，所述第一驱动信号为恒高电压信号。
第二下拉维持模块302电性连接第二控制信号输入端LCB，第二控制信号输入端LCB向第二下拉维持模块302输入控制信号，第二下拉维持模块302进一步将该控制信号传递至第二自举输出模块301，进而控制第二自举输出模块301是否输出高电压信号。可选地，第二控制信号输入端LCB向第二下拉维持模块302输入高电压信号时，所述第二驱动信号为恒高电压信号；第二控制信号输入端LCB向第二下拉维持模块302输入低电压信号时，所述第二驱动信号为波形信号。
可选地，第一自举输出模块201和第二自举输出模块301均电性连接第一高压信号输入端VGHH，上拉维持模块600电性连接第二高压信号输入端VGH。第一高压信号输入端VGHH输入的高电压信号经第一自举输出模块201输出，形成所述第一驱动信号的高电压部分；第一高压信号输入端VGHH输入的高电压信号经第二自举输出模块301输出，形成所述第二驱动信号的高电压部分。第二高压信号输入端VGH输入的高电压信号经上拉维持模块600输出，以实现上拉第一下拉维持模块202和第二下拉维持模块302的控制端电位。其中，第一高压信号输入端VGHH输入的电压大于所述第二高压信号输入端VGH输入的电压。应当理解的是，本申请实施例采用两种高压信号输入端，一方面可以保证第一自举输出模块201和第二自举输出模块301输出较高电位的驱动信号，利于驱动信号在显示装置中的传导，另一方面可使第一下拉维持模块202和第二下拉维持模块302的控制端电位保持在相对较低的高电压水平，减小内部节点电压应力，有利于增强电路的稳定性。
进一步地，级传单元100电性连接第二高压信号输入端VGH、级传信号输入端STI、第一时钟信号输入端CLK1、第二时钟信号输入端CLK2、低压信号输入端VGL、级传信号输出端STO和第一节点Q1，级传信号输出端STO用于输出所述级传信号，级传信号输入端STI用于输入上一级栅极驱动单元输出的级传信号，第一时钟信号输入端CLK1和第二时钟信号输入端分别用于输入两种时钟信号，低压信号输入端VGL用于输入低电压信号。
第一传递模块400电性连接第一节点Q1、第一时钟信号输入端CLK1和第三节点Q3。第三节点Q3对应第一自举输出模块201的控制端。第一传递模块400用于在第一节点Q1的电位控制下，将第一时钟信号输入端CLK1输入的信号传递至第三节点Q3，进而调控第一自举输出模块201的功能。
第二传递模块500电性连接第一节点Q1、第一时钟信号输入端CLK1和第四节点Q4。第四节点Q4对应第二自举输出模块301的控制端。第二传递模块500用于在第一节点Q1的电位控制下，将第一时钟信号输入端CLK1输入的信号传递至第四节点Q4，进而调控第二自举输出模块301的功能。
上拉维持模块600电性连接第二时钟信号输入端CLK2、第二高压信号输入端VGH和第二节点Q2。第二节点Q2对应第一下拉维持模块202和第二下拉维持模块302的控制端。上拉维持模块600用于在第二时钟信号输入端CLK2输入的信号控制下，将第二高压信号输入端VGH输入的信号传递至第二节点Q2。
下拉模块700电性连接第一节点Q1、低压信号输入端VGL和第二节点Q2，用于在第一节点Q1的电位控制下，将低压信号输入端VGL输入的电压信号传递至第二节点Q2，从而使第二节点Q2的电位降低。
第一自举输出模块201电性连接第三节点Q3、第一高压信号输入端VGHH、第二高压信号输入端VGH和第一驱动信号输出端G1，第一驱动信号输出端G1用于输出所述第一驱动信号。在第三节点Q3的电位控制下，第一高压信号输入端VGHH输入的电压信号可通过第一驱动信号输出端G1输出。
第一下拉维持模块202电性连接第二节点Q2、所述第三节点Q3和所述第一控制信号输入端LCA。第一下拉维持模块202用于在第二节点Q2的电位控制下，将第一控制信号输入端LCA输入的信号传递至第三节点Q3。
第二自举输出模块301电性连接第四节点Q4、第一高压信号输入端VGHH、第二高压信号输入端VGH和第二驱动信号输出端G2，第二驱动信号输出端G2用于输出所述第二驱动信号。在第四节点Q4的电位控制下，第一高压信号输入端VGHH输入的电压信号可通过第二驱动信号输出端G2输出。
第二下拉维持模块302电性连接第二节点Q2、第四节点Q4和第二控制信号输入端LCB。第二下拉维持模块302用于在第二节点Q2的电位控制下，将第二控制信号输入端LCB输入的信号传递至第四节点Q4。
进一步可选地，级传单元100包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4，第一晶体管T1的栅极、源极和漏极分别电性连接级传信号输入端STI、第二高压信号输入端VGH和第一节点Q1，第二晶体管T2的栅极、源极和漏极分别电性连接第一节点Q1、第一时钟信号输入端CLK1和级传信号输出端STO，第三晶体管T3的栅极、源极和漏极分别电性连接第二时钟信号输入端CLK2、低压信号输入端VGL和级传信号输出端STO，第四晶体管T4的栅极、源极和漏极分别电性连接第二时钟信号输入端CLK2、低压信号输入端VGL和第一节点Q1。
第一传递模块400包括第五晶体管T5和第一电容C1，所述第五晶体管T5的栅极、源极和漏极分别电性连接第一节点Q1、第一时钟信号输入端CLK1和第三节点Q3，第一电容C1的两极分别电性连接第一节点Q1和第三节点Q3。
第二传递模块500包括第六晶体管T6和第二电容C2，第六晶体管T6的栅极、源极和漏极分别电性连接第一节点Q1、第一时钟信号输入端CLK1和第四节点Q4，第二电容C2的两极分别电性连接第一节点Q1和第四节点Q4。
上拉维持模块600包括第七晶体管T7和第三电容C3，第七晶体管T7的栅极、源极和漏极分别电性连接第二时钟信号输入端CLK2、第二高压信号输入端VGH和第二节点Q2，第三电容C3的两极分别电性连接第二节点Q2和低压信号输入端VGL。
下拉模块700包括第八晶体管T8，第八晶体管T8的栅极、源极和漏极分别电性连接第一节点Q1、低压信号输入端VGL和第二节点Q2。
第一自举输出模块201包括第九晶体管T9、第十晶体管T10和第四电容C4，第九晶体管T9的栅极、源极和漏极分别电性连接第二高压信号输入端VGH、第三节点Q3和第五节点Q5，第十晶体管T10的栅极、源极和漏极分别电性连接第五节点Q5、第一高压信号输入端VGHH和第一驱动信号输出端G1，第四电容C4的两极分别电性连接第五节点Q5和第一驱动信号输出端G1。
第一下拉维持模块202包括第十一晶体管T11和第十二晶体管T12，第十一晶体管T11的栅极、源极和漏极分别电性连接第二节点Q2、第一控制信号输入端LCA和第三节点Q3，第十二晶体管T12的栅极、源极和漏极分别电性连接第二节点Q2、第一控制信号输入端LCA和第一驱动信号输出端G1。
第二自举输出模块301包括第十三晶体管T13、第十四晶体管T14和第五电容C5，第十三晶体管T13的栅极、源极和漏极分别电性连接第二高压信号输入端VGH、第四节点Q4和第六节点Q6，第十四晶体管T14的栅极、源极和漏极分别电性连接第六节点Q6、第一高压信号输入端VGHH和第二驱动信号输出端G2，第五电容C5的两极分别电性连接第六节点Q6和第二驱动信号输出端G2。
第二下拉维持模块302包括第十五晶体管T15和第十六晶体管T16，第十五晶体管T15的栅极、源极和漏极分别电性连接第二节点Q2、第二控制信号输入端LCB和第四节点Q4，第十六晶体管T16的栅极、源极和漏极分别电性连接第二节点Q2、第二控制信号输入端LCB和第二驱动信号输出端G2。
本申请实施例提供的栅极驱动电路包括多个所述栅极驱动单元，所述多个栅极驱动单元之间存在级联关系。图2是本申请实施例提供的栅极驱动单元的级联关系示意图。下面以任意相邻三个所述栅极驱动单元U(n-1)、U(n)和U(n+1)为例进行说明，其中n为大于或等于2的整数。第n级栅极驱动单元U(n)的级传信号输入端STI电性连接第n-1级栅极驱动单元U(n-1)的级传信号输出端STO，第n级栅极驱动单元U(n)的级传信号输出端STO电性连接第n+1级栅极驱动单元U(n+1)的级传信号输入端STI。第n-1级栅极驱动单元U(n-1)向第n级栅极驱动单元U(n)传递级传信号ST(n-1)，第n级栅极驱动单元U(n)向第n+1级栅极驱动单元U(n+1)传递级传信号ST(n)。第n-1级栅极驱动单元U(n-1)的第一驱动信号输出端G1和第二驱动信号输出端G2分别输出第一驱动信号G1(n-1)和第二驱动信号G2(n-1)；第n级栅极驱动单元U(n)的第一驱动信号输出端G1和第二驱动信号输出端G2分别输出第一驱动信号G1(n)和第二驱动信号G2(n)；第n+1级栅极驱动单元U(n+1)的第一驱动信号输出端G1和第二驱动信号输出端G2分别输出第一驱动信号G1(n+1)和第二驱动信号G2(n+1)。
可选地，所述栅极驱动电路分别通过第一时钟信号线CK1、第二时钟信号线CK2和第三时钟信号线CK3提供时钟信号，并且第k+3i级所述栅极驱动单元的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别电性连接第一时钟信号线CK1和第二时钟信号线CK2；第k+3i+1级所述栅极驱动单元的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别电性连接第二时钟信号线CK2和第三时钟信号线CK3；第k+3i+2级所述栅极驱动单元的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别电性连接第三时钟信号线CK3和第一时钟信号线CK1，其中，k为大于或等于1的整数，i为大于或等于0的整数。即：所述栅极驱动单元与时钟信号线之间的连接特征为相邻三个栅极驱动单元为一循环。以图2为例，第n-1级栅极驱动单元U(n-1)的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别电性连接第一时钟信号线CK1和第二时钟信号线CK2；第n级栅极驱动单元U(n)的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别电性连接第二时钟信号线CK2和第三时钟信号线CK3；第n+1级栅极驱动单元U(n+1)的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别电性连接第三时钟信号线CK3和第一时钟信号线CK1。
可选地，所述栅极驱动电路还可以通过六条时钟信号线提供时钟信号，此处可以根据实际需求进行自由选择，不做限制。
本申请实施例提供的栅极驱动电路可存在两种驱动信号输出方式，第一种是输出的所述第一驱动信号为波形信号，同时输出的所述第二驱动信号为恒高电压信号；第二种是输出的所述第一驱动信号为恒高电压信号，同时输出的所述第二驱动信号为波形信号。下面结合图1至图4对本申请实施例提供的栅极驱动电路的输入/输出时序进行分析。
需要说明的是，为了便于理解，以下将所述栅极驱动电路中所使用的晶体管均以n型晶体管为例进行说明，但并不排除本申请中会使用其它类型的晶体管；其中，n型晶体管在其栅极为高电压时导通，在其栅极为低电压时断开。
图3是本申请实施例提供的栅极驱动电路的第一种输出方式的输入/输出时序图。参考图1至图3所示，并以第n级栅极驱动单元U(n)为例进行说明。在第一种输出方式下，第一控制信号输入端LCA和低压信号输入端VGL均输入低电压信号V0，第二控制信号输入端LCB和第二高压信号输入端VGH均输入第一高电压信号V1，第一高压信号输入端VGHH输入第二高电压信号V2，且V2大于V1。在t1时间段之前，第二节点Q2在上拉维持模块600的作用下保持高电位，第二控制信号输入端LCB通过第二下拉维持模块302对第二电容C2和第五电容C5充电，并升高第六节点Q6的电位，第十四晶体管T14导通，第一高压信号输入端VGHH输入的第二高电压信号V2通过第二驱动信号输出端G2(n)输出；且在t1和t2时间段内，第二电容C2继续维持第六节点Q6的高电位状态，从而使第二驱动信号输出端G2(n)输出恒高电压信号。
在第一种输出方式下，第一控制信号输入端始终输入低电压信号V0，因此无论第二节点Q2的电位如何变化，第一下拉维持模块202均不会对第一自举输出模块201的输出状态产生影响。
在t1时间段内，ST(n-1)为高电位，第一晶体管T1导通，第一节点Q1的电位被抬升，第五晶体管T5导通，第二时钟信号线CK2为低电位，因此第三节点Q3和第五节点Q5为低电位，第十晶体管T10断开，第一驱动信号输出端G1(n)输出低电压；第二晶体管T2导通，级传信号输出端STO输出低电压的级传信号ST(n)。
在t2时间段内，第一电容C1保持第五晶体管T5导通，第二时钟信号线CK2为高电位，第三节点Q3和第五节点Q5的电位被抬升；在第一电容C1的作用下，第一节点Q1的电位被进一步抬升；第十晶体管T10导通，第一驱动信号输出端G1(n)输出第二高电压V2；第二晶体管T2导通，级传信号输出端STO输出高电压的级传信号ST(n)。
图4是本申请实施例提供的栅极驱动电路的第二种输出方式的输入/输出时序图。参考图1图2和图4所示，并以第n级栅极驱动单元U(n)为例进行说明。在第二种输出方式下，第二控制信号输入端LCB和低压信号输入端VGL均输入低电压信号V0，第一控制信号输入端LCA和第二高压信号输入端VGH均输入第一高电压信号V1，第一高压信号输入端VGHH输入第二高电压信号V2，且V2大于V1。在t1时间段之前，第二节点Q2在上拉维持模块600的作用下保持高电位，第一控制信号输入端LCA通过第一下拉维持模块202对第一电容C1和第四电容C4充电，并升高第五节点Q5的电位，第十晶体管T10导通，第一高压信号输入端VGHH输入的第二高电压信号V2通过第一驱动信号输出端G1(n)输出；且在t1和t2时间段内，第一电容C1继续维持第五节点Q5的高电位状态，从而使第一驱动信号输出端G1(n)输出恒高电压信号。
在第二种输出方式下，第二控制信号输入端始终输入低电压信号V0，因此无论第二节点Q2的电位如何变化，第二下拉维持模块302均不会对第二自举输出模块301的输出状态产生影响。
在t1时间段内，ST(n-1)为高电位，第一晶体管T1导通，第一节点Q1的电位被抬升，第五晶体管T5导通，第二时钟信号线CK2为低电位，因此第四节点Q4和第六节点Q6为低电位，第十四晶体管T14断开，第二驱动信号输出端G2(n)输出低电压；第二晶体管T2导通，级传信号输出端STO输出低电压的级传信号ST(n)。
在t2时间段内，第二电容C2保持第六晶体管T6导通，第二时钟信号线CK2为高电位，第四节点Q4和第六节点Q6的电位被抬升；在第二电容C2的作用下，第一节点Q1的电位被进一步抬升；第十四晶体管T14导通，第二驱动信号输出端G2(n)输出第二高电压V2；第二晶体管T2导通，级传信号输出端STO输出高电压的级传信号ST(n)。
综上所述，本申请实施例提供的栅极驱动电路包括多级栅极驱动单元，每一级所述栅极驱动单元均包括两个驱动信号输出单元和一个级传信号输出单元，其中两个驱动信号输出单元可交替输出恒高电压信号和波形信号，从而实现通过一个栅极驱动电路同时输出两种驱动信号，相较于现有技术通过两组栅极驱动电路来输出两种驱动信号的设计，减少了栅极驱动电路中使用的时钟信号线数量和薄膜晶体管数量，有利于实现显示装置的窄边框化。
本申请实施例还提供一种显示装置，所述显示装置包含本申请实施例提供的栅极驱动电路，所述显示装置易于实现窄边框化。
需要说明的是，虽然本申请以具体实施例揭露如上，但上述实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (11)

1.一种栅极驱动电路，其特征在于，包括多个栅极驱动单元，每个所述栅极驱动单元包括：
级传单元，用于输出级传信号；
第一输出单元，用于输出第一驱动信号，所述第一输出单元包括第一自举输出模块和第一下拉维持模块，所述第一自举输出模块用于上拉所述第一输出单元的输出电位，所述第一下拉维持模块用于下拉并维持所述第一输出单元的输出电位；以及
第二输出单元，用于输出第二驱动信号，所述第二输出单元包括第二自举输出模块和第二下拉维持模块，所述第二自举输出模块用于上拉所述第二输出单元的输出电位，所述第二下拉维持模块用于下拉并维持所述第二输出单元的输出电位；
其中，所述第一驱动信号为波形信号，所述第二驱动信号为恒高电压信号；或者，所述第一驱动信号为恒高电压信号，所述第二驱动信号为波形信号。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一自举输出模块与所述第一下拉维持模块电性连接，所述第一下拉维持模块控制所述第一自举输出模块输出恒高电压的所述第一驱动信号；
所述第二自举输出模块与所述第二下拉维持模块电性连接，所述第二下拉维持模块控制所述第二自举输出模块输出恒高电压的所述第二驱动信号。
3.根据权利要求2所述的栅极驱动电路，其特征在于，每个所述栅极驱动单元还包括：
第一传递模块，电性连接于所述级传单元与所述第一自举输出模块之间，用于向所述第一自举输出模块传递输出控制信号；
第二传递模块，电性连接于所述级传单元与所述第二自举输出模块之间，用于向所述第二自举输出模块传递输出控制信号。
4.根据权利要求3所述的栅极驱动电路，其特征在于，每个所述栅极驱动单元还包括：
上拉维持模块，分别与所述第一下拉维持模块和所述第二下拉维持模块电性连接，用于上拉并维持所述第一下拉维持模块和所述第二下拉维持模块的控制端电位；
下拉模块，分别与所述第一下拉维持模块和所述第二下拉维持模块电性连接，用于下拉所述第一下拉维持模块和所述第二下拉维持模块的控制端电位。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一下拉维持模块电性连接第一控制信号输入端，所述第二下拉维持模块电性连接第二控制信号输入端；
所述第一控制信号输入端向所述第一下拉维持模块输入低电压信号，所述第二控制信号输入端向所述第二下拉维持模块输入高电压信号，所述第一驱动信号为波形信号，所述第二驱动信号为恒高电压信号；
或者，所述第一控制信号输入端向所述第一下拉维持模块输入高电压信号，所述第二控制信号输入端向所述第二下拉维持模块输入低电压信号，所述第一驱动信号为恒高电压信号，所述第二驱动信号为波形信号。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述第一自举输出模块和所述第二自举输出模块均电性连接第一高压信号输入端，所述上拉维持模块电性连接第二高压信号输入端；
所述第一高压信号输入端输入的电压大于所述第二高压信号输入端输入的电压。
7.根据权利要求6所述的栅极驱动电路，其特征在于，
所述级传单元电性连接所述第二高压信号输入端、级传信号输入端、第一时钟信号输入端、第二时钟信号输入端、低压信号输入端、级传信号输出端和第一节点，所述级传信号输出端用于输出所述级传信号；
所述第一传递模块电性连接所述第一节点、所述第一时钟信号输入端和第三节点；
所述第二传递模块电性连接所述第一节点、所述第一时钟信号输入端和第四节点；
所述上拉维持模块电性连接所述第二时钟信号输入端、所述第二高压信号输入端和第二节点；
所述下拉模块电性连接所述第一节点、所述低压信号输入端和所述第二节点；
所述第一自举输出模块电性连接所述第三节点、所述第一高压信号输入端、所述第二高压信号输入端和第一驱动信号输出端，所述第一驱动信号输出端用于输出所述第一驱动信号；
所述第一下拉维持模块电性连接所述第二节点、所述第三节点和所述第一控制信号输入端；
所述第二自举输出模块电性连接所述第四节点、所述第一高压信号输入端、所述第二高压信号输入端和第二驱动信号输出端，所述第二驱动信号输出端用于输出所述第二驱动信号；
所述第二下拉维持模块电性连接所述第二节点、所述第四节点和所述第二控制信号输入端。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述级传单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极、源极和漏极分别电性连接所述级传信号输入端、所述第二高压信号输入端和所述第一节点，所述第二晶体管的栅极、源极和漏极分别电性连接所述第一节点、所述第一时钟信号输入端和所述级传信号输出端，所述第三晶体管的栅极、源极和漏极分别电性连接所述第二时钟信号输入端、所述低压信号输入端和所述级传信号输出端，所述第四晶体管的栅极、源极和漏极分别电性连接所述第二时钟信号输入端、所述低压信号输入端和所述第一节点；
所述第一传递模块包括第五晶体管和第一电容，所述第五晶体管的栅极、源极和漏极分别电性连接所述第一节点、所述第一时钟信号输入端和所述第三节点，所述第一电容的两极分别电性连接所述第一节点和所述第三节点；
所述第二传递模块包括第六晶体管和第二电容，所述第六晶体管的栅极、源极和漏极分别电性连接所述第一节点、所述第一时钟信号输入端和所述第四节点，所述第二电容的两极分别电性连接所述第一节点和所述第四节点；
所述上拉维持模块包括第七晶体管和第三电容，所述第七晶体管的栅极、源极和漏极分别电性连接所述第二时钟信号输入端、所述第二高压信号输入端和所述第二节点，所述第三电容的两极分别电性连接所述第二节点和所述低压信号输入端；
所述下拉模块包括第八晶体管，所述第八晶体管的栅极、源极和漏极分别电性连接所述第一节点、所述低压信号输入端和所述第二节点；
所述第一自举输出模块包括第九晶体管、第十晶体管和第四电容，所述第九晶体管的栅极、源极和漏极分别电性连接所述第二高压信号输入端、所述第三节点和第五节点，所述第十晶体管的栅极、源极和漏极分别电性连接所述第五节点、所述第一高压信号输入端和所述第一驱动信号输出端，所述第四电容的两极分别电性连接所述第五节点和所述第一驱动信号输出端；
所述第一下拉维持模块包括第十一晶体管和第十二晶体管，所述第十一晶体管的栅极、源极和漏极分别电性连接所述第二节点、所述第一控制信号输入端和所述第三节点，所述第十二晶体管的栅极、源极和漏极分别电性连接所述第二节点、所述第一控制信号输入端和所述第一驱动信号输出端；
所述第二自举输出模块包括第十三晶体管、第十四晶体管和第五电容，所述第十三晶体管的栅极、源极和漏极分别电性连接所述第二高压信号输入端、所述第四节点和第六节点，所述第十四晶体管的栅极、源极和漏极分别电性连接所述第六节点、所述第一高压信号输入端和所述第二驱动信号输出端，所述第五电容的两极分别电性连接所述第六节点和所述第二驱动信号输出端；
所述第二下拉维持模块包括第十五晶体管和第十六晶体管，所述第十五晶体管的栅极、源极和漏极分别电性连接所述第二节点、所述第二控制信号输入端和所述第四节点，所述第十六晶体管的栅极、源极和漏极分别电性连接所述第二节点、所述第二控制信号输入端和所述第二驱动信号输出端。
9.根据权利要求7所述的栅极驱动电路，其特征在于，多个所述栅极驱动单元存在以下级联关系：本级所述栅极驱动单元的所述级传信号输入端电性连接上一级所述栅极驱动单元的所述级传信号输出端。
10.根据权利要求7所述的栅极驱动电路，其特征在于，所述栅极驱动电路分别通过第一时钟信号线、第二时钟信号线和第三时钟信号线提供时钟信号，
第k+3i级所述栅极驱动单元的所述第一时钟信号输入端和所述第二时钟信号输入端分别电性连接所述第一时钟信号线和所述第二时钟信号线；
第k+3i+1级所述栅极驱动单元的所述第一时钟信号输入端和所述第二时钟信号输入端分别电性连接所述第二时钟信号线和所述第三时钟信号线；
第k+3i+2级所述栅极驱动单元的所述第一时钟信号输入端和所述第二时钟信号输入端分别电性连接所述第三时钟信号线和所述第一时钟信号线；
其中，k为大于或等于1的整数，i为大于或等于0的整数。
11.一种显示装置，其特征在于，包括权利要求1-10中任一所述的栅极驱动电路。
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