CN107068080B - 液晶显示装置 - Google Patents

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CN107068080B CN201710100008.9A CN201710100008A CN107068080B CN 107068080 B CN107068080 B CN 107068080B CN 201710100008 A CN201710100008 A CN 201710100008A CN 107068080 B CN107068080 B CN 107068080B
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Abstract

本发明公开了一种液晶显示装置，显示装置包含基板和数据驱动模块。基板具有显示区与电路区，电路区具有第一移位暂存器模块，第一移位暂存器模块包含第一级移位暂存器单元至第N级移位暂存器单元，用以产生第一级扫描信号至第N级扫描信号至显示区。数据驱动模块，提供数据信号至该显示区。第一级移位暂存器单元接收第一起始信号和第二起始信号，产生第一级扫描信号的第一扫描脉冲信号以及第二扫描脉冲信号，且第N级移位暂存器单元接收第(N‑1)级扫描信号的第一扫描脉冲信号以及第二起始信号，产生第N级扫描信号的第一扫描脉冲信号以及第二扫描脉冲信号，移位暂存器单元的第二扫描脉冲信号的致能时间宽度小于第一扫描脉冲信号的致能时间宽度。

Description

液晶显示装置
技术领域
本发明是一种显示装置，尤其是关于一种蓝相液晶显示装置。
背景技术
近来，各种液晶显示器的产品已经相当地普及。为了使液晶显示器具有更佳的显示品质，许多新的液晶材料也正在开发创新。蓝相液晶(Blue Phase Liquid Crystal,BP-LC)具备快速响应的优点，因此蓝相液晶驱动频率可高达240Hz以上，相较于传统显示器的驱动频率受限在120Hz，蓝相液晶更能体现流畅的画面表现。
因此目前如何设计出一种驱动蓝相液晶的像素电路，以及针对像素电路设计配合的驱动电路，使得蓝相液晶能够接收到足够的电压同时，达到电路简化、以及提高稳定性，且窄化显示器的边框，都是未来设计发展的重点。
发明内容
本发明提供一种显示装置，特别适用于蓝向液晶显示装置。
本发明所提供的显示装置包含基板和数据驱动模块。基板具有显示区与电路区，电路区具有第一移位暂存器模块，第一移位暂存器模块包含第一级移位暂存器单元至第N级移位暂存器单元，产生第一级扫描信号至第N级扫描信号至显示区。数据驱动模块，提供数据信号至该显示区。
本发明内容的一态样是关于一种显示装置。第一级移位暂存器单元接收第一起始信号和第二起始信号，产生第一级扫描信号的第一扫描脉冲信号以及第二扫描脉冲信号，且第N级移位暂存器单元接收第(N-1)级扫描信号的第一扫描脉冲信号以及第二起始信号，产生第N级扫描信号的第一扫描脉冲信号以及第二扫描脉冲信号，移位暂存器单元的第二扫描脉冲信号的致能时间宽度小于第一扫描脉冲信号的致能时间宽度。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图说明如下：
图1是根据本发明一实施例绘示的一种液晶显示装置的示意图；
图2是根据本发明一实施例绘示一种蓝相液晶像素电路的示意图；
图3A是根据本发明一实施例绘示一种蓝相液晶像素电路的时序图；
图3B是根据本发明一实施例绘示另一种蓝相液晶像素电路的时序图
图4是根据本发明一实施例绘示的一种驱动蓝相液晶显示器的架构图；
图5是根据本发明一实施例绘示的第一种移位暂存单元的电路图；
图6是根据本发明一实施例绘示的第二种移位暂存单元的电路图；
图7是根据本发明一实施例绘示的第三种移位暂存单元的电路图；
图8是根据本发明一实施例绘示的第四种移位暂存单元的电路图；
图9是根据本发明一实施例绘示的第五种移位暂存单元的电路图
图10是根据本发明一实施例绘示的显示模态的时序图；
图11是根据本发明一实施例绘示的补偿模态的时序图；及
图12是根据本发明一实施例绘示的一种起始信号的时序图。
其中，附图标记：
101101～103、201～203电池化成设备
100：蓝相液晶显示装置
112：显示区
114：第一电路区
116：第二电路区
120：数据驱动模块
130：时序控制单元
OP、OP’：操作信号
S1～Sn、S1’～Sn’：控制信号
D1～Dm、D1’～Dm’：数据信号
P：像素
200：像素电路
210：补偿电路
201～204：控制开关
G1～G3：第一控制信号～第三控制信号CS1、CS2：储存电容
CLC：液晶电容
201-1～204-1：第一端
201-2～204-2：第二端
201-3～204-3：控制端
VDD：第一电位
VSS：第二电位
VCOM：参考电位
VDATA：数据电压
PX：输出电位
211：重置控制开关
212：读取控制开关
OP1～OP2：第一选择信号～第二选择信号
VP1：第一扫描脉冲信号
VP2：第二扫描脉冲信号
T1～T3：第一期间～第三期间
410：显示区
420：移位暂存器
421：第一移位暂存器模块
422：第二移位暂存器模块
423：第三移位暂存器模块
424：第四移位暂存器模块
ST1_1：第一起始信号
ST0：第二起始信号
ST1_3：第三起始信号
ST1_0：第四起始信号
ST1_2：第五起始信号
ST1_4：第六起始信号
ST2：第七起始信号
SR-G1(1)、SR-G2(1)、SR-G3(1)、SR-VCOM(1)：第一级移位暂存器单元
SR-G1(2)、SR-G2(2)、SR-G3(2)、SR-VCOM(2)：第二级移位暂存器单元
SR-G1(N)、SR-G2(N)、SR-G3(N)、SR-VCOM(3)：第N级移位暂存器单元
VCOM(1)：第一级共同电压信号
VCOM(2)：第二级共同电压信号
VCOM(N)：第N级共同电压信号
HC1～HC8：第一高频时脉信号～第八高频时脉信号
LC1～LC4：第一低频时脉信号～第四低频时脉信号
VGH_1～VGH_2：第一系统高电压～第二系统高电压
VGL_1～VGL_2：第一系统低电压～第二系统低电压
500、600、700、800、900：移位暂存器单元
510、610、710、810、910：上拉控制模块
520、620、720、820、920：上拉模块
530、630、730、830、930：下拉控制模块
550、650、750、850、950：下拉模块
560、660：补偿开关模块
960：信号产生模块
C1、C2、C3、C1_COM：第一电容
C2_COM：第二电容
511、512、521、531～542、551、561、611、612、621、631～642、651、661、711、712、721、731～742、751、811、812、821、831～842、851、911、912、921、931～942、951、961～965：晶体管
511-1、512-1、521-1、531-1～542-1、551-1、561-1、611-1、612-1、621-1、631-1～642-1、651-1、661-1、711-1、712-1、721-1、731-1～742-1、751-1、811-1、812-1、821-1、831-1～842-1、851-1、911-1、912-1、921-1、931-1～942-1、951-1、961-1、962-1、963-1、964-1、965-1、C1-1、C2-1、C3-1、C1_COM-1、C2_COM-1：第一端
511-2、512-2、521-2、531-2～542-2、551-2、561-2、611-2、612-2、621-2、631-2～642-2、651-2、661-2、711-2、712-2、721-2、731-2～742-2、751-2、811-2、812-2、821-2、831-2～842-2、851-2、911-2、912-2、921-2、931-2～942-2、951-2、961-2、962-2、963-2、964-2、965-2、C1-2、C2-2、C3-2、C1_COM-2、C2_COM-2
：第二端
511-3、512-3、521-3、531-3～542-3、551-3、561-3、611-3、612-3、621-3、631-3～642-3、651-3、661-3、711-3、712-3、721-3、731-3～742-3、751-3、811-3、812-3、821-3、831-3～842-3、851-3、911-3、912-3、921-3、931-3～942-3、951-3、961-3、962-3、963-3、964-3、965-3、C1-2、C2-2、C3-2、C1_COM-2、C2_COM-2
：控制端
Q1(N)、Q2(N)、Q3(N)、Q1(N-1)、Q2(N-1)、Q3(N-1)、Q_COM(N-1)、Q_COM(N)：第一节点
COM(N-1)、COM(N)、COM(N+1)：第二节点
VCOM(1)、VCOM(2)、VCOM(N)：共同电压信号
G1(1)、G2(1)、G3(1)、G1(2)、G2(2)、G3(2)、G1(N)、G2(N)、G3(N)、G1(N-1)、G2(N-1)、G3(N-1)、G1(N+1)、G2(N+1)、G3(N+1)：扫描信号
具体实施方式
下文举实施例配合附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构控制的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。
在全篇说明书与权利要求保护范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此公开的内容中与特殊内容中的平常意义。某些用以描述本发明的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本发明的描述上额外的引导。
关于本文中所使用的“约”、“大约”或“大致”一般通常指数值的误差或范围于百分之二十以内，较好地是于百分之十以内，而更佳地则是于百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，例如可如“约”、“大约”或“大致”所表示的误差或范围，或其他近似值。
关于本文中所使用的“第一”、“第二”、…等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的元件或控制而已。
其次，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于此。
另外，关于本文中所使用的“耦接”或“连接，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互控制或动作。
请参考图1，图1是绘示本发明内容其中一实施例的一种蓝相液晶显示装置100的示意图。一种蓝相液晶显示装置100包含基板110、数据驱动模块120和时序控制单元130。如图一所示，基板110上分别有显示区112、第一电路区114和第二电路区116，显示区112具有多个像素单元P形成像素阵列，第一电路区114和第二电路区116位于显示区112的两侧形成双边驱动方式。第一电路区114和第二电路区116接收时序控制单元130的操作信号OP输出多个控制信号S1～Sn/S1’～Sn’，数据驱动模块120接收时序控制单元130的操作信号OP’输出多个数据信号D1～Dm/D1’～Dm’，因此像素P分别根据时序控制器130的致能时序依序驱动，接收相对应的控制信号S1～Sn或S1’～Sn’以及数据信号D1～Dm或D1’～Dm’。控制信号S1～Sn/S1’～Sn’包含了多个扫描信号、共同电压信号，时序控制单元130输出的操作信号OP/OP’包含了多组高频时脉信号、低频时脉信号、系统参考电压以及起始信号等信号，分别提供至第一电路区114和第二电路区116。控制信号S1～Sn与S1’～Sn’可为同步信号，或依使用者设计调整时脉，同理地，操作信号OP或OP’亦可按照设计需求调整时脉，但本发明并不以此为限。
图2示绘示一种蓝相液晶显示器的像素电路示意图，而图3A示绘示一种蓝相液晶像素电路的时序图，特别应用于显示模态的操作方式；图3B示绘示另一种蓝相液晶像素电路的时序图，特别应用于补偿模态的操作方式。请参考图2，像素电路200包含第一控制开关201、第二控制开关202、第三控制开关203、第四控制开关204、第一储存电容CS1以及第二储存电容CS2输出电位至液晶电容CLC显示。第一控制开关201具有第一端201-1、第二端201-2以及控制端201-3，第一控制开关201的控制端201-3接收第一控制信号G1，以及第一控制开关201的第一端201-1接收数据信号VDATA。第二控制开关202，具有第一端202-1、第二端202-2以及控制端202-3，第二控制开关202的控制端202-3电连接第一控制开关201的第二端201-2，且第二控制开关202的第二端202-2用以提供输出电位PX至液晶电容CLC，液晶电容CLC电连接至参考电位VCOM。第三控制开关203，具有第一端203-1、第二端203-2以及控制端203-3，第三控制开关203的控制端203-3接收第三控制信号G3，第三控制开关203的第一端203-1接收第一电位VDD，第三控制开关203的第二端203-2电连接第二控制开关202的第一端202-1。第四控制开关204，具有第一端
204-1、第二端204-2以及控制端204-3，第四控制开关204的控制端204-3接收第二控制信号G2，第四控制开关204的第一端204-1电连接第二控制开关202的第二端202-2。像素电路200中的第一储存电容CS1，具有第一端CS1-1和第二端CS1-2，第一储存电容CS1的第一端CS1-1接收第一电位VDD，第一储存电容CS1的第二端CS1-2电连接第二控制开关202的控制端202-2。第二储存电容CS2具有第一端CS2-1以及第二端CS2-2，第二储存电容CS2的第一端CS2-1电连接第二控制开关202的第二端202-2，第二储存电容CS2的第二端CS2-2接收参考电位VCOM。
然而为了消除Dissipation Effect，即减少液晶电压容易受到第二控制开关202的Vth(Threshold Voltage)变异造成亮度变化的影响，像素电路200另外搭配补偿电路210，补偿电路210具有重置控制开关211以及读取控制开关212，当第一选择信号OP1或第二选择信号OP2致能时，分别用以重置输出电位PX的电压值至第二电位VSS或者读取输出电位PX的电压值VRead-out，而根据读取的电压值VRead-out计算取得补偿数据电压VDATA再由像素电路200驱动致能，消除Vth变异造成的亮度变化。
请同时图2和图3A操作时序，当像素电路200操作于一般显示模态时，第二控制信号G2导通第四控制开关204重置输出电位PX；而后关闭第四控制开关204，且致能第一控制开关201写入数据电压VDATA至第二控制开关202；最后，关闭第一控制开关201并致能第三控制开关203，使得像素电路200根据数据电压VDATA进入显示状态，其中参考电位VCOM是以一个图框
(Frame)的时间宽度作极性转换。
而补偿操作状态时，请参照图2和图3B操作时序。在第一期间T1时，第二控制信号G2开启致能第四控制开关204，第四控制开关204的第二端204-2电性导通至补偿电路210内部的重置控制开关211，将输出电位PX的电位值重置到补偿电路210的第二电位VSS。在第二期间T2时，此时第一控制信号G1开启致能第一控制开关201，第一控制开关201的第一端201-1接收数据信号VDATA。在第三期间T3，第二控制信号G2开启第四控制开关204，第三控制信号G3开启第三控制开关203，存取感测输出电位PX，换言之，补偿电路210透过外部系统(图未示)的控制信号(第一选择信号OP1或第二选择信号OP2)用以计算或读取补偿信号。相较于正常显示模态的时序图，值得注意的是，补偿模态的第二控制信号G2在T3期间具有第一扫描脉冲信号VP1以及T1期间具有第二扫描脉冲信号VP2，分别用以读取或重置输出电压PX的操作，其中第二扫描脉冲信号VP2的致能时间宽度小于第一扫描脉冲信号VP1的致能时间宽度，具体而言，第二扫描脉冲信号VP2的致能时间宽度约为150μs，第一扫描脉冲信号VP1的致能时间宽度约为14ms。请参考图3B，第二扫描脉冲信号VP2的致能期间和第一扫描脉冲信号VP1的致能期间互不重迭；第二扫描脉冲信号VP2的致能期间早于第一扫描脉冲信号的致能期间VP1。
但为了配合本发明所述的像素电路200的第一控制信号G1、第二控制信号G2以及第三控制信号G3，必须设计移位暂存器电路输出驱动波形，达到同时适用于正常显式模式以及补偿模式切换。
图4是根据本发明实施例绘示的一种驱动蓝相液晶显示器的架构图，请参照图4，移位暂存器420包含了第一移位暂存器模块421、第二移位暂存器模块422、第三移位暂存器模块423和第四移位暂存器模块424。第一移位暂存器模块421具有第一级移位暂存器单元SR-G1(1)至第N级移位暂存器单元SR-G1(N)，产生第一级扫描信号G1(1)至第N级扫描信号G1(N)至显示区410。第二移位暂存器模块422具有第一级移位暂存器单元SR-G2(1)至第N级移位暂存器单元SR-G2(N)，产生第一级扫描信号G2(1)至第N级扫描信号G2(N)至显示区410。第三移位暂存器模块423具有第一级移位暂存器单元SR-G3(1)至第N级移位暂存器单元SR-G3(N)，产生第一级扫描信号G3(1)至第N级扫描信号G3(N)至显示区410。第四移位暂存器模块424具有第一级移位暂存器单元SR-VCOM(1)至第N级移位暂存器单元SR-VCOM(N)，产生第一级共同电压信号VCOM(1)至第N级共同电压信号VCOM(N)至该显示区。
承上，同时参考图2，移位暂存器420提供多个控制信号进入显示区410，其中第一移位暂存器模块421的第一级扫描信号G1(1)至第N级扫描信号G1(N)对应到图2像素电路200的第一控制信号G1，第二移位暂存器模块422的第一级扫描信号G2(1)至第N级扫描信号G2(N)对应到像素电路200的第二控制信号G2，第三移位暂存器模块423的第一级扫描信号G3(1)至第N级扫描信号G3(N)对应到像素电路200的第三控制信号G3，第四移位暂存器模块424的第一级共同电压信号VCOM(1)至第N级共同电压信号VCOM(N)对应到像素电路200的参考电位VCOM。
第二移位暂存器模块422接收第一系统高电压VGH_1、第一系统低电压VGL_1、第一低频时脉信号LC1、第二低频时脉信号LC2、第一高频时脉信号HC1以及第二高频时脉信号HC2。第二移位暂存器模块422的第一级移位暂存器单元SR-G2(1)接收第一起始信号ST1_1和第二起始信号ST0，第N级移位暂存器单元SR-G2(N)接收第二起始信号ST0以及第三起始信号ST1_3。
第一移位暂存器模块421接收第一系统高电压VGH_1、第一系统低电压VGL_1、第一低频时脉信号LC1、第二低频时脉信号LC2、第三高频时脉信号HC3以及第四高频时脉信号HC4。第一移位暂存器模块421的第一级移位暂存器单元SR-G1(1)接收第四起始信号ST1_0，第N级移位暂存器单元SR-G1(N)接收第五起始信号ST1_2。
第三移位暂存器模块423接收第一系统高电压VGH_1、第一系统低电压VGL_1、第一低频时脉信号LC1、第二低频时脉信号LC2、第五高频时脉信号HC5以及第六高频时脉信号HC6。第三移位暂存器模块423的第一级移位暂存器单元SR-G3(1)接收第四起始信号ST1_0，第N级移位暂存器单元SR-G3(N)接收第六起始信号ST1_4。
第四移位暂存器模块424接收第二系统高电压VGH_2、第二系统低电压VGL_2、第三低频时脉信号LC3、第四低频时脉信号LC4、第七高频时脉信号HC7以及第八高频时脉信号HC8。第四移位暂存器模块424的第一级移位暂存器单元SR-VCOM(1)接收第七起始信号ST2，第N级移位暂存器单元SR-VCOM(N)接收第七起始信号ST2。
请参照图4，第一移位暂存器模块421中、第二移位暂存器模块422、第三移位暂存器模块423以及第四移位暂存器模块424皆为1传2的移暂存器电路架构，换言之，其中之一的移位暂存器单元接收前一级移位暂存器单元的扫描信号产生当级移位暂存器单元的扫描信号，且接收下一级的移位暂存器单元的扫描信号下拉控制当级移位暂存器单元的扫描信号。如以第一移位暂存器模块421为例，第一级移位暂存器单元SR-G1(1)产生第一级扫描信号G1(1)下传至第二级移位暂存器单元SR-G1(2)作为起始信号，且第二级移位暂存器单元SR-G1(2)产生第二级扫描信号G1(2)回传至第一级移位暂存器单元SR-G1(1)下拉第一级扫描信号G1(1)。第二移位暂存器模块422、第三移位暂存器模块423以及第四移位暂存器模块424亦为相同的操作模式，然本发明不在此限。
图5为根据本发明一实施例绘示的第一种移位暂存单元的电路图，具体而言，为图4中第二移位暂存器模块422的每一移位暂存器单元的电路图。移位暂存器单元500具有上拉控制模块510、上拉模块520、第一电容C2、下拉控制模块530、下拉模块550以及补偿开关模块560。上拉控制模块510包含第一晶体管511以及第二晶体管512。第一晶体管511具有第一端511-1、第二端511-2以及控制端511-3，第一晶体管511的第一端511-1用以接收第一高频时脉信号HC1，第一晶体管511的控制端511-3用以接收前一级移位暂存器的第一节点信号Q2(N-1)。第二晶体管512，具有第一端512-1、第二端512-2以及控制端512-3，第二晶体管的控制端512-3电连接第一晶体管511的第二端511-2，第二晶体管512的第一端511-1接收前一级扫描信号G2(N-1)，而第二晶体管512的第二端512-2输出第一节点信号Q2(N)。
上拉模块520具有第三晶体管521，具有第一端521-1、第二端521-2以及控制端521-3，第三晶体管521的控制端521-3电连接第二晶体管512的第二端512-2接收第一节点信号Q2(N)，第三晶体管521的第一端521-1接收第二高频时脉信号HC2，产生移位暂存器500的扫描信号G2(N)。
第一电容C2，具有第一端C2-1以及第二端C2-2，第一电容C2的第一端C2-1电连接第三晶体管521的控制端521-3，第一电容C2的第二端C2-2电连接第三晶体管521的第二端521-2。
下拉控制模块530具有第四晶体管531、第五晶体管532、第六晶体管533、第七晶体管534、第八晶体管535、第九晶体管536、第十晶体管537、第十一晶体管538、第十二晶体管539、第十三晶体管540、第十四晶体管541以及第十五晶体管542。第四晶体管531具有第一端531-1、第二端531-2以及控制端531-3，第四晶体管531的第一端531-1与控制端531-3接收第一低频时脉信号LC1。第五晶体管532，具有第一端532-1、第二端532-2以及控制端532-3，第五晶体管532的控制端532-3电连接第四晶体管531的第二端531-2，第五晶体管532的第一端532-1接收第一低频时脉信号LC1。第六晶体管533，具有第一端533-1、第二端533-2以及控制端533-3，第六晶体管533的控制端533-3接收该第一节点信号Q2(N)，第六晶体管533的第一端533-1电连接第四晶体管531的第二端531-2，第六晶体管533的第二端533-2接收第一系统低电压VGL_1。第七晶体管534，具有第一端534-1、第二端534-2以及控制端534-3，第七晶体管534的控制端534-3接收第一节点信号Q2(N)，第七晶体管534的第一端534-1电连接第五晶体管532的第二端532-2，第七晶体管534的第二端534-2接收第一系统低电压VGL_1。第八晶体管535，具有第一端535-1、第二端535-2以及控制端535-3，第八晶体管535的控制端535-3电连接第七晶体管534的第一端534-1，第八晶体管535的第一端535-1电连接第二晶体管512的第二端512-2，第八晶体管535的第二端535-2接收扫描信号G2(N)。第九晶体管536，具有第一端536-1、第二端536-2以及控制端536-3，第九晶体管536的控制端536-3电连接第八晶体管535的控制端535-3，第九晶体管536的第一端536-1电连接第一电容C2的第二端C2-2，第九晶体管536的第二端536-2接收第一系统低电压VGL_1。第十晶体管537，具有第一端537-1、第二端537-2以及控制端537-3，第十晶体管537的第一端537-1与控制端537-3接收第二低频时脉信号LC2。第十一晶体管538，具有第一端538-1、第二端538-2以及控制端538-3，第十一晶体管538的控制端538-3电连接第十晶体管537的第二端537-2，第十一晶体管538的第一端538-1接收第二低频时脉信号LC2。第十二晶体管539，具有第一端539-1、第二端539-2以及控制端539-3，第十二晶体管539的控制端539-3接收第一节点信号Q2(N)，第十二晶体管539的第一端539-1电连接第十晶体管537的第二端537-2，第十二晶体管539的第二端539-2接收第一系统低电压VGL_1。第十三晶体管540，具有第一端540-1、第二端540-2以及控制端540-3，第十三晶体管540的控制端540-3接收第一节点信号Q2(N)，第十三晶体管540的第一端540-1电连接第十一晶体管538的第二端538-2，第十三晶体管540的第二端540-2接收第一系统低电压VGL_1。第十四晶体管541，具有第一端541-1、第二端541-2以控制端541-3，第十四晶体管541的控制端541-3电连接第十三晶体管540的第一端540-1，第十四晶体管541的第一端541-1电连接第二晶体管512的第二端512-2，第十四晶体管541的第二端541-2接收扫描信号G2(N)。第十五晶体管542，具有第一端542-1、第二端542-2以及控制端542-3，第十五晶体管542的控制端542-3电连接第十四晶体管541的控制端541-3，第十五晶体管542的第一端542-1电连接第一电容C2的第二端C2-2，第十五晶体管542的第二端542-2接收第一系统低电压VGL_1。
下拉模块550包含第十六晶体管551。第十六晶体管551，具有第一端551-1、第二端551-2以及控制端551-3，第十六晶体管551的控制端551-3接收下一级扫描信号G2(N+1)，第十六晶体管551的第一端551-1电连接第三晶体管521的控制端521-3，第十六晶体管551的第二端551-2接收第一系统低电压VGL_1。
补偿开关模块560包含第十七晶体管561，具有控制端561-3、第一端561-1和第二端561-2。第十七晶体管561的控制端561-3接收第二起始信号ST0，该第十七晶体管561的第一端561-1接收第一系统高电压VGH_1，第十七晶体管561的第二端561-2连接输出扫描信号G2(N)。
图6为根据本发明一实施例绘示的第二种移位暂存单元的电路图，具体而言，为图4中第二移位暂存器模块422的每一移位暂存器单元的电路图。移位暂存器单元600具有上拉控制模块610、上拉模块620、第一电容C2、下拉控制模块630、下拉模块650以及补偿开关模块660。上拉控制模块610包含第一晶体管611以及第二晶体管612。第一晶体管611具有第一端611-1、第二端611-2以及控制端611-3，第一晶体管611的第一端611-1用以接收第一高频时脉信号HC1，第一晶体管611的控制端611-3用以接收前一级移位暂存器的第一节点信号Q2(N-1)。第二晶体管612，具有第一端612-1、第二端612-2以及控制端612-3，第二晶体管的控制端612-3电连接第一晶体管611的第二端611-2，第二晶体管612的第一端611-1接收前一级扫描信号G2(N-1)，而第二晶体管612的第二端612-2输出第一节点信号Q2(N)。
上拉模块620具有第三晶体管621，具有第一端621-1、第二端621-2以及控制端621-3，第三晶体管621的控制端621-3电连接第二晶体管612的第二端612-2接收第一节点信号Q2(N)，第三晶体管621的第一端621-1接收第二高频时脉信号HC2，产生移位暂存器600的扫描信号G2(N)。
第一电容C2，具有第一端C2-1以及第二端C2-2，第一电容C2的第一端C2-1电连接第三晶体管621的控制端621-3，第一电容C2的第二端C2-2电连接第三晶体管621的第二端621-2。
下拉控制模块630具有第四晶体管631、第五晶体管632、第六晶体管633、第七晶体管634、第八晶体管635、第九晶体管636、第十晶体管637、第十一晶体管638、第十二晶体管639、第十三晶体管640、第十四晶体管641以及第十五晶体管642。第四晶体管631具有第一端631-1、第二端631-2以及控制端631-3，第四晶体管631的第一端631-1与控制端631-3接收第一低频时脉信号LC1。第五晶体管632，具有第一端632-1、第二端632-2以及控制端632-3，第五晶体管632的控制端632-3电连接第四晶体管631的第二端631-2，第五晶体管632的第一端632-1接收第一低频时脉信号LC1。第六晶体管633，具有第一端633-1、第二端633-2以及控制端633-3，第六晶体管633的控制端633-3接收该第一节点信号Q2(N)，第六晶体管633的第一端633-1电连接第四晶体管631的第二端631-2，第六晶体管633的第二端633-2接收第一系统低电压VGL_1。第七晶体管634，具有第一端634-1、第二端634-2以及控制端634-3，第七晶体管634的控制端634-3接收第一节点信号Q2(N)，第七晶体管634的第一端634-1电连接第五晶体管632的第二端632-2，第七晶体管634的第二端634-2接收第一系统低电压VGL_1。第八晶体管635，具有第一端635-1、第二端635-2以及控制端635-3，第八晶体管635的控制端635-3电连接第七晶体管634的第一端634-1，第八晶体管635的第一端635-1电连接第二晶体管612的第二端612-2，第八晶体管635的第二端635-2接收扫描信号G2(N)。第九晶体管636，具有第一端636-1、第二端636-2以及控制端636-3，第九晶体管636的控制端636-3电连接第八晶体管635的控制端635-3，第九晶体管636的第一端636-1电连接第一电容C2的第二端C2-2，第九晶体管636的第二端636-2接收第一系统低电压VGL_1。第十晶体管637，具有第一端637-1、第二端637-2以及控制端637-3，第十晶体管637的第一端637-1与控制端637-3接收第二低频时脉信号LC2。第十一晶体管638，具有第一端638-1、第二端638-2以及控制端638-3，第十一晶体管638的控制端638-3电连接第十晶体管637的第二端637-2，第十一晶体管638的第一端638-1接收第二低频时脉信号LC2。第十二晶体管639，具有第一端639-1、第二端639-2以及控制端639-3，第十二晶体管639的控制端639-3接收第一节点信号Q2(N)，第十二晶体管639的第一端639-1电连接第十晶体管637的第二端637-2，第十二晶体管639的第二端639-2接收第一系统低电压VGL_1。第十三晶体管640，具有第一端640-1、第二端640-2以及控制端640-3，第十三晶体管640的控制端640-3接收第一节点信号Q2(N)，第十三晶体管640的第一端640-1电连接第十一晶体管638的第二端638-2，第十三晶体管640的第二端640-2接收第一系统低电压VGL_1。第十四晶体管641，具有第一端641-1、第二端641-2以控制端641-3，第十四晶体管641的控制端641-3电连接第十三晶体管640的第一端640-1，第十四晶体管641的第一端641-1电连接第二晶体管612的第二端612-2，第十四晶体管641的第二端641-2接收扫描信号G2(N)。第十五晶体管642，具有第一端642-1、第二端642-2以及控制端642-3，第十五晶体管642的控制端642-3电连接第十四晶体管641的控制端641-3，第十五晶体管642的第一端642-1电连接第一电容C2的第二端C2-2，第十五晶体管642的第二端642-2接收第一系统低电压VGL_1。
下拉模块650包含第十六晶体管651。第十六晶体管651，具有第一端651-1、第二端651-2以及控制端651-3，第十六晶体管651的控制端651-3接收下一级扫描信号G2(N+1)，第十六晶体管651的第一端651-1电连接第三晶体管621的控制端621-3，第十六晶体管651的第二端651-2接收第一系统低电压VGL_1。
补偿开关模块660包含第十七晶体管661，具有控制端661-3、第一端661-1和第二端661-2。第十七晶体管661的控制端661-3和第一端661-1接收第二起始信号ST0，第十七晶体管661的第二端661-2连接输出扫描信号G2(N)。
图7为根据本发明一实施例绘示的第三种移位暂存单元的电路图，具体而言，为图4中第一移位暂存器模块421的每一移位暂存器单元的电路图。移位暂存器单元700具有上拉控制模块710、上拉模块720、第一电容C1、下拉控制模块730以及下拉模块750。上拉控制模块710包含第一晶体管711以及第二晶体管712。第一晶体管711具有第一端711-1、第二端711-2以及控制端711-3，第一晶体管711的第一端711-1用以接收第三高频时脉信号HC3，第一晶体管711的控制端711-3用以接收前一级移位暂存器的第一节点信号
Q1(N-1)。第二晶体管712，具有第一端712-1、第二端712-2以及控制端712-3，第二晶体管的控制端712-3电连接第一晶体管711的第二端711-2，第二晶体管712的第一端711-1接收前一级扫描信号G1(N-1)，而第二晶体管712的第二端712-2输出第一节点信号Q1(N)。
上拉模块720具有第三晶体管721，具有第一端721-1、第二端721-2以及控制端721-3，第三晶体管721的控制端721-3电连接第二晶体管712的第二端712-2接收第一节点信号Q1(N)，第三晶体管721的第一端721-1接收第四高频时脉信号HC4，产生移位暂存器700的扫描信号G1(N)。
第一电容C1，具有第一端C1-1以及第二端C1-2，第一电容C1的第一端C1-1电连接第三晶体管721的控制端721-3，第一电容C1的第二端C1-2电连接第三晶体管721的第二端721-2。
下拉控制模块730具有第四晶体管731、第五晶体管732、第六晶体管733、第七晶体管734、第八晶体管735、第九晶体管736、第十晶体管737、第十一晶体管738、第十二晶体管739、第十三晶体管740、第十四晶体管741以及第十五晶体管742。第四晶体管731具有第一端731-1、第二端731-2以及控制端731-3，第四晶体管731的第一端731-1与控制端731-3接收第一低频时脉信号LC1。第五晶体管732，具有第一端732-1、第二端732-2以及控制端732-3，第五晶体管732的控制端732-3电连接第四晶体管731的第二端731-2，第五晶体管732的第一端732-1接收第一低频时脉信号LC1。第六晶体管733，具有第一端733-1、第二端733-2以及控制端733-3，第六晶体管733的控制端733-3接收该第一节点信号Q1(N)，第六晶体管733的第一端733-1电连接第四晶体管731的第二端731-2，第六晶体管733的第二端733-2接收第一系统低电压VGL_1。第七晶体管734，具有第一端734-1、第二端734-2以及控制端734-3，第七晶体管734的控制端734-3接收第一节点信号Q1(N)，第七晶体管734的第一端734-1电连接第五晶体管732的第二端732-2，第七晶体管734的第二端734-2接收第一系统低电压VGL_1。第八晶体管735，具有第一端735-1、第二端735-2以及控制端735-3，第八晶体管735的控制端735-3电连接第七晶体管734的第一端734-1，第八晶体管735的第一端735-1电连接第二晶体管712的第二端712-2，第八晶体管735的第二端735-2接收扫描信号G1(N)。第九晶体管736，具有第一端736-1、第二端736-2以及控制端736-3，第九晶体管736的控制端736-3电连接第八晶体管735的控制端735-3，第九晶体管736的第一端736-1电连接第一电容C1的第二端C1-2，第九晶体管736的第二端736-2接收第一系统低电压VGL_1。第十晶体管737，具有第一端737-1、第二端737-2以及控制端737-3，第十晶体管737的第一端737-1与控制端737-3接收第二低频时脉信号LC2。第十一晶体管738，具有第一端738-1、第二端738-2以及控制端738-3，第十一晶体管738的控制端738-3电连接第十晶体管737的第二端737-2，第十一晶体管738的第一端738-1接收第二低频时脉信号LC2。第十二晶体管739，具有第一端739-1、第二端739-2以及控制端739-3，第十二晶体管739的控制端739-3接收第一节点信号Q1(N)，第十二晶体管739的第一端739-1电连接第十晶体管737的第二端737-2，第十二晶体管739的第二端739-2接收第一系统低电压VGL_1。第十三晶体管740，具有第一端740-1、第二端740-2以及控制端740-3，第十三晶体管740的控制端740-3接收第一节点信号Q1(N)，第十三晶体管740的第一端740-1电连接第十一晶体管738的第二端738-2，第十三晶体管740的第二端740-2接收第一系统低电压VGL_1。第十四晶体管741，具有第一端741-1、第二端741-2以控制端741-3，第十四晶体管741的控制端741-3电连接第十三晶体管740的第一端740-1，第十四晶体管741的第一端741-1电连接第二晶体管712的第二端712-2，第十四晶体管741的第二端741-2接收扫描信号G1(N)。第十五晶体管742，具有第一端742-1、第二端742-2以及控制端742-3，第十五晶体管742的控制端742-3电连接第十四晶体管741的控制端741-3，第十五晶体管742的第一端742-1电连接第一电容C1的第二端C1-2，第十五晶体管742的第二端742-2接收第一系统低电压VGL_1。
下拉模块750包含第十六晶体管751。第十六晶体管751，具有第一端751-1、第二端751-2以及控制端751-3，第十六晶体管751的控制端751-3接收下一级扫描信号G1(N+1)，第十六晶体管751的第一端751-1电连接第三晶体管721的控制端721-3，第十六晶体管751的第二端751-2接收第一系统低电压VGL_1。
图8为根据本发明一实施例绘示的第四种移位暂存单元的电路图，具体而言，为图4中第三移位暂存器模块423的每一移位暂存器单元的电路图。移位暂存器单元800具有上拉控制模块810、上拉模块820、第一电容C3、下拉控制模块830以及下拉模块850。上拉控制模块810包含第一晶体管811以及第二晶体管812。第一晶体管811具有第一端811-1、第二端811-2以及控制端811-3，第一晶体管811的第一端811-1用以接收第五高频时脉信号HC5，第一晶体管811的控制端811-3用以接收前一级移位暂存器的第一节点信号Q3(N-1)。第二晶体管812，具有第一端812-1、第二端812-2以及控制端812-3，第二晶体管的控制端812-3电连接第一晶体管811的第二端811-2，第二晶体管812的第一端811-1接收前一级扫描信号G3(N-1)，而第二晶体管812的第二端812-2输出第一节点信号Q3(N)。
上拉模块820具有第三晶体管821，具有第一端821-1、第二端821-2以及控制端821-3，第三晶体管821的控制端821-3电连接第二晶体管812的第二端812-2接收第一节点信号Q3(N)，第三晶体管821的第一端821-1接收第六高频时脉信号HC6，产生移位暂存器800的扫描信号G3(N)。
第一电容C3，具有第一端C3-1以及第二端C3-2，第一电容C3的第一端C3-1电连接第三晶体管821的控制端821-3，第一电容C3的第二端C3-2电连接第三晶体管821的第二端821-2。
下拉控制模块830具有第四晶体管831、第五晶体管832、第六晶体管833、第七晶体管834、第八晶体管835、第九晶体管836、第十晶体管837、第十一晶体管838、第十二晶体管839、第十三晶体管840、第十四晶体管841以及第十五晶体管842。第四晶体管831具有第一端831-1、第二端831-2以及控制端831-3，第四晶体管831的第一端831-1与控制端831-3接收第一低频时脉信号LC1。第五晶体管832，具有第一端832-1、第二端832-2以及控制端832-3，第五晶体管832的控制端832-3电连接第四晶体管831的第二端831-2，第五晶体管832的第一端832-1接收第一低频时脉信号LC1。第六晶体管833，具有第一端833-1、第二端833-2以及控制端833-3，第六晶体管833的控制端833-3接收该第一节点信号Q3(N)，第六晶体管833的第一端833-1电连接第四晶体管831的第二端831-2，第六晶体管833的第二端833-2接收第一系统低电压VGL_1。第七晶体管834，具有第一端834-1、第二端834-2以及控制端834-3，第七晶体管834的控制端834-3接收第一节点信号Q3(N)，第七晶体管834的第一端834-1电连接第五晶体管832的第二端832-2，第七晶体管834的第二端834-2接收第一系统低电压VGL_1。第八晶体管835，具有第一端835-1、第二端835-2以及控制端835-3，第八晶体管835的控制端835-3电连接第七晶体管834的第一端834-1，第八晶体管835的第一端835-1电连接第二晶体管812的第二端812-2，第八晶体管835的第二端835-2接收扫描信号G3(N)。第九晶体管836，具有第一端836-1、第二端836-2以及控制端836-3，第九晶体管836的控制端836-3电连接第八晶体管835的控制端835-3，第九晶体管836的第一端836-1电连接第一电容C3的第二端C3-2，第九晶体管836的第二端836-2接收第一系统低电压VGL_1。第十晶体管837，具有第一端837-1、第二端837-2以及控制端837-3，第十晶体管837的第一端837-1与控制端837-3接收第二低频时脉信号LC2。第十一晶体管838，具有第一端838-1、第二端838-2以及控制端838-3，第十一晶体管838的控制端838-3电连接第十晶体管837的第二端837-2，第十一晶体管838的第一端838-1接收第二低频时脉信号LC2。第十二晶体管839，具有第一端839-1、第二端839-2以及控制端839-3，第十二晶体管839的控制端839-3接收第一节点信号Q3(N)，第十二晶体管839的第一端839-1电连接第十晶体管837的第二端837-2，第十二晶体管839的第二端839-2接收第一系统低电压VGL_1。第十三晶体管840，具有第一端840-1、第二端840-2以及控制端840-3，第十三晶体管840的控制端840-3接收第一节点信号Q3(N)，第十三晶体管840的第一端840-1电连接第十一晶体管838的第二端838-2，第十三晶体管840的第二端840-2接收第一系统低电压VGL_1。第十四晶体管841，具有第一端841-1、第二端841-2以控制端841-3，第十四晶体管841的控制端841-3电连接第十三晶体管840的第一端840-1，第十四晶体管841的第一端841-1电连接第二晶体管812的第二端812-2，第十四晶体管841的第二端841-2接收扫描信号G3(N)。第十五晶体管842，具有第一端842-1、第二端842-2以及控制端842-3，第十五晶体管842的控制端842-3电连接第十四晶体管841的控制端841-3，第十五晶体管842的第一端842-1电连接第一电容C3的第二端C3-2，第十五晶体管842的第二端842-2接收第一系统低电压VGL_1。
下拉模块850包含第十六晶体管851。第十六晶体管851，具有第一端851-1、第二端851-2以及控制端851-3，第十六晶体管851的控制端851-3接收下一级扫描信号G3(N+1)，第十六晶体管851的第一端851-1电连接第三晶体管821的控制端821-3，第十六晶体管851的第二端851-2接收第一系统低电压VGL_1。
图9为根据本发明一实施例绘示的第五种移位暂存单元的电路图，具体而言，为图4中第四移位暂存器模块424的每一移位暂存器单元的电路图。移位暂存器单元900具有上拉控制模块910、上拉模块920、第一电容C1_COM、下拉控制模块930、下拉模块950以及信号产生模块960。上拉控制模块910包含第一晶体管911以及第二晶体管912。第一晶体管911具有第一端911-1、第二端911-2以及控制端911-3，第一晶体管911的第一端911-1用以接收第七高频时脉信号HC7，第一晶体管911的控制端911-3用以接收前一级移位暂存器的第一节点信号Q_COM(N-1)。第二晶体管912，具有第一端912-1、第二端912-2以及控制端912-3，第二晶体管的控制端912-3电连接第一晶体管911的第二端911-2，第二晶体管912的第一端911-1接收前一级第二节点信号COM(N-1)，而第二晶体管912的第二端912-2输出第一节点信号
Q_COM(N)。
上拉模块920具有第三晶体管921，具有第一端921-1、第二端921-2以及控制端921-3，第三晶体管921的控制端921-3电连接第二晶体管912的第二端912-2接收第一节点信号Q_COM(N)，第三晶体管921的第一端921-1接收第八高频时脉信号HC8，产生移位暂存器900的第二节点信号COM(N)。
第一电容C1_COM，具有第一端C1_COM-1以及第二端C1_COM-2，第一电容C1_COM的第一端C1_COM-1电连接第三晶体管921的控制端921-3，第一电容C1_COM的第二端C1_COM-2电连接第三晶体管921的第二端921-2。
下拉控制模块930具有第四晶体管931、第五晶体管932、第六晶体管933、第七晶体管934、第八晶体管935、第九晶体管936、第十晶体管937、第十一晶体管938、第十二晶体管939、第十三晶体管940、第十四晶体管941以及第十五晶体管942。第四晶体管931具有第一端931-1、第二端931-2以及控制端931-3，第四晶体管931的第一端931-1与控制端931-3接收第三低频时脉信号LC3。第五晶体管932，具有第一端932-1、第二端932-2以及控制端932-3，第五晶体管932的控制端932-3电连接第四晶体管931的第二端931-2，第五晶体管932的第一端932-1接收第三低频时脉信号LC3。第六晶体管933，具有第一端933-1、第二端933-2以及控制端933-3，第六晶体管933的控制端933-3接收该第一节点信号Q_COM(N)，第六晶体管933的第一端933-1电连接第四晶体管931的第二端931-2，第六晶体管933的第二端933-2接收第二系统低电压VGL_2。第七晶体管934，具有第一端934-1、第二端934-2以及控制端934-3，第七晶体管934的控制端934-3接收第一节点信号Q_COM(N)，第七晶体管934的第一端934-1电连接第五晶体管932的第二端932-2，第七晶体管934的第二端934-2接收第二系统低电压VGL_2。第八晶体管935，具有第一端935-1、第二端935-2以及控制端935-3，第八晶体管935的控制端935-3电连接第七晶体管934的第一端934-1，第八晶体管935的第一端935-1电连接第二晶体管912的第二端912-2，第八晶体管935的第二端935-2接收第二节点信号COM(N)。第九晶体管936，具有第一端936-1、第二端936-2以及控制端936-3，第九晶体管936的控制端936-3电连接第八晶体管935的控制端935-3，第九晶体管936的第一端936-1电连接第一电容C1_COM的第二端C1_COM-2，第九晶体管936的第二端936-2接收第二系统低电压VGL_2。第十晶体管937，具有第一端937-1、第二端937-2以及控制端937-3，第十晶体管937的第一端937-1与控制端937-3接收第四低频时脉信号LC4。第十一晶体管938，具有第一端938-1、第二端938-2以及控制端938-3，第十一晶体管938的控制端938-3电连接第十晶体管937的第二端937-2，第十一晶体管938的第一端938-1接收第四低频时脉信号LC4。第十二晶体管939，具有第一端939-1、第二端939-2以及控制端939-3，第十二晶体管939的控制端939-3接收第一节点信号Q_COM(N)，第十二晶体管939的第一端939-1电连接第十晶体管937的第二端937-2，第十二晶体管939的第二端939-2接收第二系统低电压VGL_2。第十三晶体管940，具有第一端940-1、第二端940-2以及控制端940-3，第十三晶体管940的控制端940-3接收第一节点信号Q_COM(N)，第十三晶体管940的第一端940-1电连接第十一晶体管938的第二端938-2，第十三晶体管940的第二端940-2接收第二系统低电压VGL_2。第十四晶体管941，具有第一端941-1、第二端941-2以控制端941-3，第十四晶体管941的控制端941-3电连接第十三晶体管940的第一端940-1，第十四晶体管941的第一端941-1电连接第二晶体管912的第二端912-2，第十四晶体管941的第二端941-2接收第二节点信号COM(N)。第十五晶体管942，具有第一端942-1、第二端942-2以及控制端942-3，第十五晶体管942的控制端942-3电连接第十四晶体管941的控制端941-3，第十五晶体管942的第一端942-1电连接第一电容C1_COM的第二端C1_COM-2，第十五晶体管942的第二端942-2接收第二系统低电压VGL_2。
下拉模块950包含第十六晶体管951。第十六晶体管951，具有第一端951-1、第二端951-2以及控制端951-3，第十六晶体管951的控制端951-3接收下一级第二节点信号COM(N+1)，第十六晶体管951的第一端951-1电连接第三晶体管921的控制端921-3，第十六晶体管951的第二端951-2接收第二系统低电压VGL_2。
信号产生模块960包含第十七晶体管961，具有第一端961-1、第二端961-2以及控制端961-3，第十七晶体管961的第一端961-1接收第三低频时脉信号LC3，第十七晶体管961的控制端961-3接收上拉控制模块910、上拉模块920、下拉控制模块930以及下拉模块950输出的第二节点信号COM(N)。第十八晶体管962，具有第一端962-1、第二端962-2以及控制端962-3，第十八晶体管962的第一端962-1接收第三低频时脉信号LC3，第十八晶体管962的控制端962-3电连接第十七晶体管961的第二端961-2。第十九晶体管963，具有第一端963-1、第二端963-2以及控制端963-3，第十九晶体管963的控制端963-3接收第四低频时脉信号LC4，第十九晶体管963的第一端963-1电连接第十七晶体管961的第二端961-2，第十九晶体管963的第二端963-2电连接第二系统低电压VGL_2。第二十晶体管964，具有第一端964-1、第二端964-2以及控制端964-3，第二十晶体管964的控制端964-3接收第四低频时脉信号LC4，第二十晶体管964的第一端964-1电连接第十八晶体管962的第二端962-2，第二十晶体管964的第二端964-2电连接第二系统低电压VGL_2。第二十一晶体管965，具有第一端965-1、第二端965-2以及控制端965-3，第二十一晶体管965的第一端965-1接收第二系统高电压VGH_2，第二十一晶体管965的控制端965-3电连接第二十晶体管964的第一端964-1，第二十一晶体管965的第二端965-2产生共同电压信号VCOM(N)。第二电容C2_COM，具有第一端C2_COM-1以及第二端C2_COM-2，第二电容C2_COM的第一端C2_COM-1电连接第二十一晶体管965的控制端965-3，第二电容C2_COM的第二端C2_COM-2电连接第二十一晶体管965的第二端C2_COM-2。
图10为根据本发明一实施例绘示的显示模态的时序图，图11是根据本发明一实施例绘示的补偿模态的时序图。请参照图11，第二控制信号G2具有第一扫描脉冲信号VP1以及第二扫描脉冲信号VP2，第二扫描脉冲信号VP2的致能期间和第一扫描脉冲信号VP1的致能期间互不重迭，第二扫描脉冲信号VP2的致能期间早于第一扫描脉冲信号VP1的致能期间。第二控制信号G2对应的第一级移位暂存器单元接收第三起始信号ST1_1和第一起始信号ST0，分别输出第一扫描脉冲信号VP1以及第二扫描脉冲信号VP2。第二控制信号G2对应的第N级移位暂存器单元接收第(N-1)级的第二控制信号G2的第一扫描脉冲信号VP1’(图未示)以及第二起始信号ST0产生第N级扫描信号的第一扫描脉冲信号VP1”(图未示)以及第二扫描脉冲信号VP2。换言之，第二控制信号G2对应的每一移位暂存器单元同时接收第二起始信号ST0产生第二扫描脉冲信号VP2，第二控制信号G2对应的每一移位暂存器单元接收前一级的第一扫描脉冲信号VP1作为起始信号产生当级的第一扫描脉冲信号VP1，且每一移位暂存器单元输出的第一扫描脉冲信号VP1的致能时间互不重迭。此外，第二扫描脉冲信号VP2的致能时间宽度系由第二起始信号ST0的致能时间宽度调整，本发明设计上第二扫描脉冲信号VP2的致能时间宽度约为150μs，因此第二起始信号ST0的致能时间宽度亦约为150μs，然本发明不在此限。第一低频时脉信号LC1和第二低频时脉信号LC2是以一个图框(frame)的时间极性反转，第三低频时脉信号LC3和第四低频时脉信号LC4是以两个图框(frame)的时间极性反转。第一高频时脉信号HC1～第八高频时脉信号HC8可以实际电路需求调整时脉宽度。
图12是根据本发明一实施例绘示的一种起始信号的时序图，具体而言，为显示模式状态下的时序图。第一起始信号ST1_1、第二起始信号ST0和第四起始信号ST1_0与第一级移位暂存器单元的扫描信号G1(1)、G2(1)和G3(1)的对应关系。第三起始信号ST1_3、第五起始信号ST1_2和第六起始信号ST1_4与最后一级移位暂存器单元的扫描信号G1(N)、G2(N)和G3(N)的对应关系。
进一步来说，当像素电路为多种切换模态操作时，控制信号也具有多脉冲波形致能，在上述的移位暂存器单元的设计下，仅需要改变第二控制信号G2对应的移位暂存器单元即可完成，而不需要配合操作模态新增移位暂存器单元。因此，把揭示内容提供的驱动电路其实现并不需要太复杂的设计以及过多的成本花费，达到同时适用于显示模态以及补偿模态，提高稳定性，更具有窄化显示器边框的优势。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与修改，因此本发明的保护范围当视后附的权利要求保护范围所界定者为准。

Claims (25)

1.一种显示装置，其特征在于，包含：
一基板，具有一显示区与一电路区，该电路区具有一第一移位暂存器模块，该第一移位暂存器模块包含一第一级移位暂存器单元至一第N级移位暂存器单元，用以产生一第一级扫描信号至一第N级扫描信号至该显示区，N为大于2的正整数；以及
一数据驱动模块，用以提供多个数据信号至该显示区；
其中，该第一级移位暂存器单元接收一第一起始信号以及一第二起始信号，产生该第一级扫描信号的一第一扫描脉冲信号以及一第二扫描脉冲信号，且该第N级移位暂存器单元接收一第(N-1)级扫描信号的一第一扫描脉冲信号以及该第二起始信号，产生该第N级扫描信号的一第一扫描脉冲信号以及一第二扫描脉冲信号，该些移位暂存器单元之一的该第二扫描脉冲信号的致能时间宽度小于该第一扫描脉冲信号的致能时间宽度；
该第一移位暂存器模块的每一该些移位暂存器单元具有一上拉控制模块、一上拉模块、一下拉控制模块、一下拉模块以及一补偿开关模块；
该第一移位暂存器模块用以接收一第一系统高电压、一第一系统低电压、一第一低频时脉信号、一第二低频时脉信号、一第一高频时脉信号以及一第二高频时脉信号；
该第一移位暂存器模块的该些移位暂存器单元之一包含:
一第一晶体管，具有一第一端、一第二端以及一控制端，该第一晶体管的该第一端用以接收该第一高频时脉信号，该第一晶体管的该控制端用以接收前一级移位暂存器的一第一节点信号；
一第二晶体管，具有一第一端、一第二端以及一控制端，该第二晶体管的该控制端电连接该第一晶体管的该第二端，该第二晶体管的该第一端接收一前一级扫描信号，而该第二晶体管的该第二端输出该第一节点信号；
一第三晶体管，具有一第一端、一第二端以及一控制端，该第三晶体管的该控制端电连接该第二晶体管的该第二端接收该第一节点信号，该第三晶体管的该第一端接收该第二高频时脉信号，产生该移位暂存器的一扫描信号；
一第一电容，具有一第一端以及一第二端，该第一电容的该第一端电连接该第三晶体管的该控制端，该第一电容的该第二端电连接该第三晶体管的该第二端；
一第四晶体管，具有一第一端、一第二端以及一控制端，该第四晶体管的该第一端与该控制端接收该第一低频时脉信号；
一第五晶体管，具有一第一端、一第二端以及一控制端，该第五晶体管的该控制端电连接该第四晶体管的该第二端，该第五晶体管的该第一端接收该第一低频时脉信号；
一第六晶体管，具有一第一端、一第二端以及一控制端，该第六晶体管的该控制端接收该第一节点信号，该第六晶体管的该第一端电连接该第四晶体管的该第二端，该第六晶体管的该第二端接收该第一系统低电压；
一第七晶体管，具有一第一端、一第二端以及一控制端，该第七晶体管的该控制端接收该第一节点信号，该第七晶体管的该第一端电连接该第五晶体管的该第二端，该第七晶体管的该第二端接收该第一系统低电压；
一第八晶体管，具有一第一端、一第二端以及一控制端，该第八晶体管的该控制端电连接该第七晶体管的该第一端，该第八晶体管的该第一端电连接该第二晶体管的该第二端，该第八晶体管的该第二端接收该扫描信号；
一第九晶体管，具有一第一端、一第二端以及一控制端，该第九晶体管的该控制端电连接该第八晶体管的该控制端，该第九晶体管的该第一端电连接该第一电容的该第二端，该第九晶体管的该第二端接收该第一系统低电压；
一第十晶体管，具有一第一端、一第二端以及一控制端，该第十晶体管的该第一端与该控制端接收该第二低频时脉信号；
一第十一晶体管，具有一第一端、一第二端以及一控制端，该第十一晶体管的该控制端电连接该第十晶体管的该第二端，该第十一晶体管的该第一端接收该第二低频时脉信号；
一第十二晶体管，具有一第一端、一第二端以及一控制端，该第十二晶体管的该控制端接收该第一节点信号，该第十二晶体管的该第一端电连接该第十晶体管的该第二端，该第十二晶体管的该第二端接收该第一系统低电压；
一第十三晶体管，具有一第一端、一第二端以及一控制端，该第十三晶体管的该控制端接收该第一节点信号，该第十三晶体管的该第一端电连接该第十一晶体管的该第二端，该第十三晶体管的该第二端接收该第一系统低电压；
一第十四晶体管，具有一第一端、一第二端以及一控制端，该第十四晶体管的该控制端电连接该第十三晶体管的该第一端，该第十四晶体管的该第一端电连接该第二晶体管的该第二端，该第十四晶体管的该第二端接收该扫描信号；
一第十五晶体管，具有一第一端、一第二端以及一控制端，该第十五晶体管的该控制端电连接该第十四晶体管的该控制端，该第十五晶体管的该第一端电连接该第一电容的该第二端，该第十五晶体管的该第二端接收该第一系统低电压；以及
一第十六晶体管，具有一第一端、一第二端以及一控制端，该第十六晶体管的该控制端接收一下一级扫描信号，该第十六晶体管的该第一端电连接该第三晶体管的该控制端，该第十六晶体管的该第二端接收该第一系统低电压；
其中该上拉控制模块包含该第一晶体管和该第二晶体管，该上拉模块包含该第三晶体管，该下拉控制模块包含该第四晶体管至该第十五晶体管，该下拉模块包含该第十六晶体管。
2.如权利要求1所述的显示装置，其特征在于，该些移位暂存器单元之一的该第二扫描脉冲信号的致能期间与该第一扫描脉冲信号的致能期间互不重迭。
3.如权利要求2所述的显示装置，其特征在于，该些移位暂存器单元之一的该第二扫描脉冲信号的致能期间早于该第一扫描脉冲信号的致能期间。
4.如权利要求1所述的显示装置，其特征在于，每一之该些移位暂存器单元同时接收该第二起始信号产生第二扫描脉冲信号。
5.如权利要求1所述的显示装置，其特征在于，该些移位暂存器单元的每一第二扫描脉冲信号为同时致能。
6.如权利要求1所述的显示装置，其特征在于，该第一移位暂存器模块的该第N级移位暂存器单元接收一第三起始信号。
7.如权利要求1所述的显示装置，其特征在于，该些移位暂存器单元之一接收一前一级移位暂存器单元的该第一扫描脉冲信号产生该移位暂存器单元的该第一扫描脉冲信号。
8.如权利要求1所述的显示装置，其特征在于，该些移位暂存器单元的该些第一扫描脉冲信号的致能时间互不重迭。
9.如权利要求1所述的显示装置，其特征在于，该电路区还具有一第二移位暂存器模块，该第二移位暂存器模块包含一第一级移位暂存器单元至一第N级移位暂存器单元，用以产生一第一级扫描信号至一第N级扫描信号至该显示区，其中该第一级移位暂存器单元接收一第四起始信号，该第N级移位暂存器单元接收一第五起始信号。
10.如权利要求9所述的显示装置，其特征在于，该电路区还具有一第三移位暂存器模块，该第三移位暂存器模块包含一第一级移位暂存器单元至一第N级移位暂存器单元，用以产生一第一级扫描信号至一第N级扫描信号至该显示区，其中该第一级移位暂存器单元接收该第四起始信号，该第N级移位暂存器单元接收一第六起始信号。
11.如权利要求10所述的显示装置，其特征在于，该电路区还具有一第四移位暂存器模块，该第四移位暂存器模块包含一第一级移位暂存器单元至一第N级移位暂存器单元，用以产生一第一级共同电压信号至一第N级共同电压信号至该显示区，其中该第一级移位暂存器单元与该第N级移位暂存器单元接收一第七起始信号。
12.如权利要求1所述的显示装置，其特征在于，该第一移位暂存器模块的每一该些移位暂存器单元的该补偿开关模块用以接收该第二起始信号产生该移位暂存器单元的该第二扫描脉冲信号。
13.如权利要求12所述的显示装置，其特征在于，该补偿开关模块包含一第十七晶体管，具有一控制端、一第一端和一第二端。
14.如权利要求13所述的显示装置，其特征在于，该第十七晶体管的该控制端接收该第二起始信号，该第十七晶体管的该第一端接收该第一系统高电压。
15.如权利要求13所述的显示装置，其特征在于，该第十七晶体管的该控制端与该第一端接收该第二起始信号。
16.如权利要求9所述的显示装置，其特征在于，该第二移位暂存器模块的每一该些移位暂存器单元具有一上拉控制模块、一上拉模块、一下拉控制模块以及一下拉模块，该第二移位暂存器模块用以接收一第一系统高电压、一第一系统低电压、一第一低频时脉信号以及一第二低频时脉信号。
17.如权利要求16所述的显示装置，其特征在于，该第二移位暂存器模块的该些移位暂存器单元之一包含:
一第一晶体管，具有一第一端、一第二端以及一控制端，该第一晶体管的该第一端用以接收一第三高频时脉信号，该第一晶体管的该控制端用以接收前一级移位暂存器的一第一节点信号；
一第二晶体管，具有一第一端、一第二端以及一控制端，该第二晶体管的该控制端电连接该第一晶体管的该第二端，该第二晶体管的该第一端接收一前一级扫描信号，而该第二晶体管的该第二端输出该第一节点信号；
一第三晶体管，具有一第一端、一第二端以及一控制端，该第三晶体管的该控制端电连接该第二晶体管的该第二端接收该第一节点信号，该第三晶体管的该第一端接收一第四高频时脉信号，产生该移位暂存器的一扫描信号；
一第一电容，具有一第一端以及一第二端，该第一电容的该第一端电连接该第三晶体管的该控制端，该第一电容的该第二端电连接该第三晶体管的该第二端；
一第四晶体管，具有一第一端、一第二端以及一控制端，该第四晶体管的该第一端与该控制端接收该第一低频时脉信号；
一第五晶体管，具有一第一端、一第二端以及一控制端，该第五晶体管的该控制端电连接该第四晶体管的该第二端，该第五晶体管的该第一端接收该第一低频时脉信号；
一第六晶体管，具有一第一端、一第二端以及一控制端，该第六晶体管的该控制端接收该第一节点信号，该第六晶体管的该第一端电连接该第四晶体管的该第二端，该第六晶体管的该第二端接收该第一系统低电压；
一第七晶体管，具有一第一端、一第二端以及一控制端，该第七晶体管的该控制端接收该第一节点信号，该第七晶体管的该第一端电连接该第五晶体管的该第二端，该第七晶体管的该第二端接收该第一系统低电压；
一第八晶体管，具有一第一端、一第二端以及一控制端，该第八晶体管的该控制端电连接该第七晶体管的该第一端，该第八晶体管的该第一端电连接该第二晶体管的该第二端，该第八晶体管的该第二端接收该扫描信号；
一第九晶体管，具有一第一端、一第二端以及一控制端，该第九晶体管的该控制端电连接该第八晶体管的该控制端，该第九晶体管的该第一端电连接该第一电容的该第二端，该第九晶体管的该第二端接收该第一系统低电压；
一第十晶体管，具有一第一端、一第二端以及一控制端，该第十晶体管的该第一端与该控制端接收该第二低频时脉信号；
一第十一晶体管，具有一第一端、一第二端以及一控制端，该第十一晶体管的该控制端电连接该第十晶体管的该第二端，该第十一晶体管的该第一端接收该第二低频时脉信号；
一第十二晶体管，具有一第一端、一第二端以及一控制端，该第十二晶体管的该控制端接收该第一节点信号，该第十二晶体管的该第一端电连接该第十晶体管的该第二端，该第十二晶体管的该第二端接收该第一系统低电压；
一第十三晶体管，具有一第一端、一第二端以及一控制端，该第十三晶体管的该控制端接收该第一节点信号，该第十三晶体管的该第一端电连接该第十一晶体管的该第二端，该第十三晶体管的该第二端接收该第一系统低电压；
一第十四晶体管，具有一第一端、一第二端以及一控制端，该第十四晶体管的该控制端电连接该第十三晶体管的该第一端，该第十四晶体管的该第一端电连接该第二晶体管的该第二端，该第十四晶体管的该第二端接收该扫描信号；
一第十五晶体管，具有一第一端、一第二端以及一控制端，该第十五晶体管的该控制端电连接该第十四晶体管的该控制端，该第十五晶体管的该第一端电连接该第一电容的该第二端，该第十五晶体管的该第二端接收该第一系统低电压；以及
一第十六晶体管，具有一第一端、一第二端以及一控制端，该第十六晶体管的该控制端接收一下一级扫描信号，该第十六晶体管的该第一端电连接该第三晶体管的该控制端，该第十六晶体管的该第二端接收该第一系统低电压；
其中该上拉控制模块包含该第一晶体管和该第二晶体管，该上拉模块包含该第三晶体管，该下拉控制模块包含该第四晶体管至该第十五晶体管，该下拉模块包含该第十六晶体管。
18.如权利要求10所述的显示装置，其特征在于，该第三移位暂存器模块的每一该些移位暂存器单元具有一上拉控制模块、一上拉模块、一下拉控制模块以及一下拉模块，该第三移位暂存器模块用以接收一第一系统高电压、一第一系统低电压、一第一低频时脉信号以及一第二低频时脉信号。
19.如权利要求18所述的显示装置，其特征在于，该第三移位暂存器模块的该些移位暂存器单元之一包含:
一第一晶体管，具有一第一端、一第二端以及一控制端，该第一晶体管的该第一端用以接收一第五高频时脉信号，该第一晶体管的该控制端用以接收前一级移位暂存器的一第一节点信号；
一第二晶体管，具有一第一端、一第二端以及一控制端，该第二晶体管的该控制端电连接该第一晶体管的该第二端，该第二晶体管的该第一端接收一前一级扫描信号，而该第二晶体管的该第二端输出该第一节点信号；
一第三晶体管，具有一第一端、一第二端以及一控制端，该第三晶体管的该控制端电连接该第二晶体管的该第二端接收该第一节点信号，该第三晶体管的该第一端接收一第六高频时脉信号，产生该移位暂存器的一扫描信号；
一第一电容，具有一第一端以及一第二端，该第一电容的该第一端电连接该第三晶体管的该控制端，该第一电容的该第二端电连接该第三晶体管的该第二端；
一第四晶体管，具有一第一端、一第二端以及一控制端，该第四晶体管的该第一端与该控制端接收该第一低频时脉信号；
一第五晶体管，具有一第一端、一第二端以及一控制端，该第五晶体管的该控制端电连接该第四晶体管的该第二端，该第五晶体管的该第一端接收该第一低频时脉信号；
一第六晶体管，具有一第一端、一第二端以及一控制端，该第六晶体管的该控制端接收该第一节点信号，该第六晶体管的该第一端电连接该第四晶体管的该第二端，该第六晶体管的该第二端接收该第一系统低电压；
一第七晶体管，具有一第一端、一第二端以及一控制端，该第七晶体管的该控制端接收该第一节点信号，该第七晶体管的该第一端电连接该第五晶体管的该第二端，该第七晶体管的该第二端接收该第一系统低电压；
一第八晶体管，具有一第一端、一第二端以及一控制端，该第八晶体管的该控制端电连接该第七晶体管的该第一端，该第八晶体管的该第一端电连接该第二晶体管的该第二端，该第八晶体管的该第二端接收该扫描信号；
一第九晶体管，具有一第一端、一第二端以及一控制端，该第九晶体管的该控制端电连接该第八晶体管的该控制端，该第九晶体管的该第一端电连接该第一电容的该第二端，该第九晶体管的该第二端接收该第一系统低电压；
一第十晶体管，具有一第一端、一第二端以及一控制端，该第十晶体管的该第一端与该控制端接收该第二低频时脉信号；
一第十一晶体管，具有一第一端、一第二端以及一控制端，该第十一晶体管的该控制端电连接该第十晶体管的该第二端，该第十一晶体管的该第一端接收该第二低频时脉信号；
一第十二晶体管，具有一第一端、一第二端以及一控制端，该第十二晶体管的该控制端接收该第一节点信号，该第十二晶体管的该第一端电连接该第十晶体管的该第二端，该第十二晶体管的该第二端接收该第一系统低电压；
一第十三晶体管，具有一第一端、一第二端以及一控制端，该第十三晶体管的该控制端接收该第一节点信号，该第十三晶体管的该第一端电连接该第十一晶体管的该第二端，该第十三晶体管的该第二端接收该第一系统低电压；
一第十四晶体管，具有一第一端、一第二端以及一控制端，该第十四晶体管的该控制端电连接该第十三晶体管的该第一端，该第十四晶体管的该第一端电连接该第二晶体管的该第二端，该第十四晶体管的该第二端接收该扫描信号；
一第十五晶体管，具有一第一端、一第二端以及一控制端，该第十五晶体管的该控制端电连接该第十四晶体管的该控制端，该第十五晶体管的该第一端电连接该第一电容的该第二端，该第十五晶体管的该第二端接收该第一系统低电压；以及
一第十六晶体管，具有一第一端、一第二端以及一控制端，该第十六晶体管的该控制端接收一下一级扫描信号，该第十六晶体管的该第一端电连接该第三晶体管的该控制端，该第十六晶体管的该第二端接收该第一系统低电压；
其中该上拉控制模块包含该第一晶体管和该第二晶体管，该上拉模块包含该第三晶体管，该下拉控制模块包含该第四晶体管至该第十五晶体管，该下拉模块包含该第十六晶体管。
20.如权利要求11所述的显示装置，其特征在于，该第四移位暂存器模块的每一该些移位暂存器单元具有一上拉控制模块、一上拉模块、一下拉控制模块、一下拉模块以及一信号产生模块。
21.如权利要求20所述的显示装置，其特征在于，该第四移位暂存器模块的该些移位暂存器单元之一包含:
一第一晶体管，具有一第一端、一第二端以及一控制端，该第一晶体管的该第一端用以接收一第七高频时脉信号，该第一晶体管的该控制端用以接收前一级移位暂存器的一第一节点信号；
一第二晶体管，具有一第一端、一第二端以及一控制端，该第二晶体管的该控制端电连接该第一晶体管的该第二端，该第二晶体管的该第一端接收一前一级第二节点信号，而该第二晶体管的该第二端输出该第一节点信号；
一第三晶体管，具有一第一端、一第二端以及一控制端，该第三晶体管的该控制端电连接该第二晶体管的该第二端接收该第一节点信号，该第三晶体管的该第一端接收一第八高频时脉信号，产生该移位暂存器的一第二节点信号；
一第一电容，具有一第一端以及一第二端，该第一电容的该第一端电连接该第三晶体管的该控制端，该第一电容的该第二端电连接该第三晶体管的该第二端；
一第四晶体管，具有一第一端、一第二端以及一控制端，该第四晶体管的该第一端与该控制端接收一第三低频时脉信号；
一第五晶体管，具有一第一端、一第二端以及一控制端，该第五晶体管的该控制端电连接该第四晶体管的该第二端，该第五晶体管的该第一端接收该第三低频时脉信号；
一第六晶体管，具有一第一端、一第二端以及一控制端，该第六晶体管的该控制端接收该第一节点信号，该第六晶体管的该第一端电连接该第四晶体管的该第二端，该第六晶体管的该第二端接收一第二系统低电压；
一第七晶体管，具有一第一端、一第二端以及一控制端，该第七晶体管的该控制端接收该第一节点信号，该第七晶体管的该第一端电连接该第五晶体管的该第二端，该第七晶体管的该第二端接收该第二系统低电压；
一第八晶体管，具有一第一端、一第二端以及一控制端，该第八晶体管的该控制端电连接该第七晶体管的该第一端，该第八晶体管的该第一端电连接该第二晶体管的该第二端，该第八晶体管的该第二端接收该第二节点信号；
一第九晶体管，具有一第一端、一第二端以及一控制端，该第九晶体管的该控制端电连接该第八晶体管的该控制端，该第九晶体管的该第一端电连接该第一电容的该第二端，该第九晶体管的该第二端接收该第二系统低电压；
一第十晶体管，具有一第一端、一第二端以及一控制端，该第十晶体管的该第一端与该控制端接收一第四低频时脉信号；
一第十一晶体管，具有一第一端、一第二端以及一控制端，该第十一晶体管的该控制端电连接该第十晶体管的该第二端，该第十一晶体管的该第一端接收该第四低频时脉信号；
一第十二晶体管，具有一第一端、一第二端以及一控制端，该第十二晶体管的该控制端接收该第一节点信号，该第十二晶体管的该第一端电连接该第十晶体管的该第二端，该第十二晶体管的该第二端接收该第二系统低电压；
一第十三晶体管，具有一第一端、一第二端以及一控制端，该第十三晶体管的该控制端接收该第一节点信号，该第十三晶体管的该第一端电连接该第十一晶体管的该第二端，该第十三晶体管的该第二端接收该第二系统低电压；
一第十四晶体管，具有一第一端、一第二端以及一控制端，该第十四晶体管的该控制端电连接该第十三晶体管的该第一端，该第十四晶体管的该第一端电连接该第二晶体管的该第二端，该第十四晶体管的该第二端接收该第二节点信号；
一第十五晶体管，具有一第一端、一第二端以及一控制端，该第十五晶体管的该控制端电连接该第十四晶体管的该控制端，该第十五晶体管的该第一端电连接该第一电容的该第二端，该第十五晶体管的该第二端接收该第二系统低电压；以及
一第十六晶体管，具有一第一端、一第二端以及一控制端，该第十六晶体管的该控制端接收一下一级第二节点信号，该第十六晶体管的该第一端电连接该第三晶体管的该控制端，该第十六晶体管的该第二端接收该第二系统低电压；
其中该上拉控制模块包含该第一晶体管和该第二晶体管，该上拉模块包含该第三晶体管，该下拉控制模块包含该第四晶体管至该第十五晶体管，该下拉模块包含该第十六晶体管。
22.如权利要求20所述的显示装置，其特征在于，该第四移位暂存器模块的每一该些移位暂存器单元的该信号产生模块包含:
一第十七晶体管，具有一第一端、一第二端以及一控制端，该第十七晶体管的该第一端接收一第三低频时脉信号，该第十七晶体管的该控制端接收该上拉控制模块、该上拉模块、该下拉控制模块以及该下拉模块输出的一第二节点信号；
一第十八晶体管，具有一第一端、一第二端以及一控制端，该第十八晶体管的该第一端接收该第三低频时脉信号，该第十八晶体管的该控制端电连接该第十七晶体管的该第二端；
一第十九晶体管，具有一第一端、一第二端以及一控制端，该第十九晶体管的该控制端接收一第四低频时脉信号，该第十九晶体管的该第一端电连接该第十七晶体管的该第二端，该第十九晶体管的该第二端电连接一第二系统低电压；
一第二十晶体管，具有一第一端、一第二端以及一控制端，该第二十晶体管的该控制端接收该第四低频时脉信号，该第二十晶体管的该第一端电连接该第十八晶体管的该第二端，该第二十晶体管的该第二端电连接该第二系统低电压；
一第二十一晶体管，具有一第一端、一第二端以及一控制端，该第二十一晶体管的该第一端接收一第二系统高电压，该第二十一晶体管的该控制端电连接该第二十晶体管的该第一端，该第二十一晶体管的该第二端产生一共同电压信号；以及
一第二电容，具有一第一端以及一第二端，该第二电容的该第一端电连接该第二十一晶体管的该控制端，该第二电容的该第二端电连接第二十一晶体管的该第二端。
23.如权利要求1所述的显示装置，其特征在于，该显示区具有多个像素，该些像素之一由一像素电路接收多个控制信号以及一数据信号所致能，其中该像素电路包含:
一第一控制开关，具有一第一端、一第二端以及一控制端，该第一控制开关的该控制端接收一第一控制信号，该第一控制开关的该第一端接收该数据信号；
一第二控制开关，具有一第一端、一第二端以及一控制端，该第二控制开关的该控制端电连接该第一控制开关的该第二端，该第二控制开关的该第二端用以提供一输出电位至一液晶电容；
一第三控制开关，具有一第一端、一第二端以及一控制端，该第三控制开关的该控制端接收一第三控制信号，该第三控制开关的该第一端接收一第一电位，该第三控制开关的该第二端电连接该第二控制开关的该第一端；
一第四控制开关，具有一第一端、一第二端以及一控制端，该第四控制开关的该控制端接收一第二控制信号，该第四控制开关的该第一端电连接该第二控制开关的该第二端:
一第一储存电容，具有一第一端以及一第二端，该第一储存电容的该第一端电连接该第二控制开关的该控制端，该第一储存电容的该第二端接收该第一电位；以及
一第二储存电容，具有一第一端以及一第二端，该第二储存电容的该第一端电连接该第二控制开关的该第二端，该第二储存电容的该第二端接收一参考电位。
24.如权利要求23所述的显示装置，其特征在于，该电路区更具有一补偿电路电连接至该像素电路，该补偿电路包含一重置控制开关以及一读取控制开关，用以读取该输出电位或重置该输出电位。
25.如权利要求23所述的显示装置，其特征在于，该些像素电路之一的该第二控制信号接收该第一移位暂存器模块的该第一级扫描信号至该第N级扫描信号的其中之一。
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