CN104409102A - 移位寄存器 - Google Patents

Abstract

本发明提供一种移位寄存器，其包含第一稳定下拉控制电路、第二稳定下拉控制电路、第一稳定下拉电路、第二稳定下拉电路、上拉电路、上拉控制电路以及主要下拉电路。第一稳定下拉控制电路根据移位寄存器的第一驱动信号、第二驱动信号、第一控制信号及低电压输出第一输出信号。第二稳定下拉控制电路根据移位寄存器的第一驱动信号、第二驱动信号、第二控制信号及低电压输出第二输出信号。第一稳定下拉电路根据第一输出信号及低电压下拉移位寄存器输出的第一栅极驱动信号。第二稳定下拉电路根据第二输出信号及低电压下拉第一栅极驱动信号。

Description

移位寄存器

技术领域

本发明涉及一种移位寄存器，尤其是涉及一种具有较低漏电流的移位寄存器。

背景技术

随着信息进步及显示面板技术的成熟，传统阴极射线管(Cathode RayTube，CRT)的显示器逐渐被液晶显示器(Liquid Crystal Display，LCD)所取代。现今的液晶显示器拥有轻薄短小、广色域、高对比、视野范围广、以及低耗电量等优点。然而，为了在面板尺寸及重量上更突破，一般常会将面板上的栅极电路整合于玻璃基板中，称为阵列基板行驱动(Gate Driver on Array，GOA)技术。

然而，在此技术的电路结构中，驱动信号非常容易受到噪声扰动或是漏电流的影响而失真。而漏电流的成因包含了电路制造工艺偏移、过大同极性偏压、或是电路一致性(Uniformity)不良等因素。当驱动信号因为漏电流而失真时，面板内的移位寄存器将无法正常执行其功能，进而影响显示面板显示画面时的质量。

因此，发展一种具有较低漏电流的移位寄存器是非常重要的。

发明内容

本发明一实施例说明了一种移位寄存器，包含第一稳定下拉控制电路、第二稳定下拉控制电路、第一稳定下拉电路、第二稳定下拉电路、上拉电路、上拉控制电路以及主要下拉电路。第一稳定下拉控制电路用以根据移位寄存器的第一驱动信号、第二驱动信号、第一控制信号及低电压输出第一输出信号。第二稳定下拉控制电路用以根据移位寄存器的第一驱动信号、第二驱动信号、第二控制信号及低电压输出第二输出信号。第一稳定下拉电路是耦接于第一稳定下拉控制电路，用以根据第一输出信号及第二驱动信号下拉第一驱动信号，及根据第一输出信号及低电压下拉移位寄存器输出的第一栅极驱动信号。第二稳定下拉电路是耦接于第二稳定下拉控制电路，用以根据第二输出信号及第二驱动信号下拉第一驱动信号，及根据第二输出信号及低电压下拉第一栅极驱动信号。上拉电路是耦接于第一稳定下拉电路及第二稳定下拉电路，用以根据脉波信号及第一驱动信号输出第一栅极驱动信号。上拉控制电路是耦接于第一稳定下拉电路及第二稳定下拉电路，用以根据脉波信号及第一驱动信号输出第一栅极脉波信号，并根据第一栅极脉波信号与第一栅极驱动信号输出第二驱动信号。主要下拉电路是耦接于上拉控制电路，用以根据第二栅极驱动信号下拉第一驱动信号。

本发明另一实施例说明了一种移位寄存器，包含第一稳定下拉控制电路、第二稳定下拉控制电路、第一稳定下拉电路、第二稳定下拉电路、上拉电路、上拉控制电路以及主要下拉电路。第一稳定下拉控制电路用以根据移位寄存器的驱动信号、第一控制信号、低电压及高电压输出第一输出信号及第一输出反向信号。第二稳定下拉控制电路用以根据移位寄存器的驱动信号、第二控制信号、低电压及高电压输出第二输出信号及第二输出反向信号。第一稳定下拉电路是耦接于第一稳定下拉控制电路，用以根据第一输出信号及第一输出反向信号下拉驱动信号，及根据第一输出信号及低电压下拉移位寄存器输出的第一栅极驱动信号。第二稳定下拉电路是耦接于第二稳定下拉控制电路，用以根据第二输出信号及第二输出反向信号下拉驱动信号，及根据第二输出信号及低电压下拉第一栅极驱动信号。上拉电路是耦接于第一稳定下拉电路及第二稳定下拉电路，用以根据脉波信号及驱动信号输出第一栅极驱动信号。上拉控制电路是耦接于第一稳定下拉电路及第二稳定下拉电路，用以根据脉波信号及第一驱动信号输出第一栅极脉波信号，并根据第一栅极脉波信号与第一栅极驱动信号输出第二驱动信号。主要下拉电路是耦接于上拉控制电路，用以根据第二栅极驱动信号下拉第一驱动信号。

附图说明

图1为本发明第一实施例的移位寄存器的电路架构示意图；

图2为图1实施例的移位寄存器中，第一稳定下拉控制电路的电路构造图；

图3为图1实施例的移位寄存器中，第一驱动信号、第一输出信号以及第二驱动信号的波形图；

图4为相似于图1的移位寄存器中的另一个实施例的第一驱动信号、第一输出信号以及第二驱动信号的波形图；

图5为本发明第二实施例的移位寄存器的电路架构示意图；

图6为图5实施例的移位寄存器中，第一稳定下拉控制电路的电路构造图；

图7为图5实施例的移位寄存器中，驱动信号、第一输出信号以及第一输出反向信号的波形图；

图8为图5实施例的移位寄存器中，主要下拉电路的另一种电路构造图；

图9为图1或图5实施例的移位寄存器中，主要下拉电路的另一种电路构造图；

图10为本发明第三实施例的移位寄存器的电路架构示意图；

图11为图10实施例的移位寄存器中，第一驱动信号、第一输出信号以及第二栅极驱动信号的波形图；

图12为本发明第四实施例的移位寄存器的电路架构示意图。

附图标记

100、200、300、400：移位寄存器  PDC1：第一稳定下拉控制电路

PDC2：第二稳定下拉控制电路      PD1：第一稳定下拉电路

PD2：第二稳定下拉电路           KPD：主要下拉电路

PUC：上拉控制电路               PU：上拉电路

T51、T52、T53、T54、T55、T56、T61、T62、T63、T64、T65、T66、T32、T42、T33、T43、T41、T12、T21、T11：晶体管开关

Q(n)、Q(n+2)、Q(n-2)：驱动信号  P(n)：第一输出信号

PR(n)：第一输出反向信号         K(n)：第二输出信号

KR(n)：第二输出反向信号         LC1、LC2：控制信号

G(n)、G(n+4)、G(n+2)：栅极驱动信号

ST(n)、ST(n+2)：栅极脉波信号    VSS1：低电压

VGH：高电压                     HC1、HC(n)：脉波信号

P1、P2、P3、P4：时间点

具体实施方式

图1为本发明第一实施例的移位寄存器100的电路架构示意图。在图1中，移位寄存器100包含了7个子电路，每一个子电路的区域示意为虚线范围内的区域，移位寄存器100中的7个子电路分别为第一稳定下拉控制电路PDC1、第二稳定下拉控制电路PDC2、第一稳定下拉电路PD1、第二稳定下拉电路PD2、主要下拉电路KPD、上拉控制电路PUC以及上拉电路PU。第一稳定下拉控制电路PDC1包含6个晶体管开关T51、T52、T53、T54、T55、T56，第二稳定下拉控制电路PDC2包含6个晶体管开关T61、T62、T63、T64、T65、T66，第一稳定下拉电路PD1包含2个晶体管开关T32及T42，第二稳定下拉电路PD2包含2个晶体管开关T33及T43，主要下拉电路KPD包含晶体管开关T41，上拉控制电路PUC包含2个晶体管开关T11及T12，上拉电路PU包含晶体管开关T21。第一稳定下拉控制电路PDC1用以根据移位寄存器100的第一驱动信号Q(n)、第二驱动信号Q(n+2)、第一控制信号LC1及低电压VSS1输出第一输出信号P(n)。第二稳定下拉控制电路PDC2用以根据移位寄存器100的第一驱动信号Q(n)、第二驱动信号Q(n+2)、第二控制信号LC2及低电压VSS1输出第二输出信号K(n)。第一稳定下拉电路PD1是耦接于第一稳定下拉控制电路PDC1，用以根据第一输出信号P(n)及第二驱动信号Q(n+2)下拉第一驱动信号Q(n)，以及根据第一输出信号P(n)及低电压VSS1下拉移位寄存器100输出的第一栅极驱动信号G(n)。第二稳定下拉电路PD2是耦接于第二稳定下拉控制电路PDC2，用以根据第二输出信号K(n)及第二驱动信号Q(n+2)下拉第一驱动信号Q(n)，以及根据第二输出信号K(n)及低电压VSS1下拉移位寄存器100输出的第一栅极驱动信号G(n)。上拉电路PU是耦接于第一稳定下拉电路PD1及第二稳定下拉电路PD2，用以根据脉波信号HC1及第一驱动信号Q(n)输出第一栅极驱动信号G(n)。上拉控制电路PUC是耦接于第一稳定下拉电路PD1及第二稳定下拉电路PD2，用以根据脉波信号HC1及第一驱动信号Q(n)产生第一栅极脉波信号ST(n)，并根据第一栅极脉波信号ST(n)及第一栅极驱动信号G(n)输出第二驱动信号Q(n+2)。主要下拉电路KPD是耦接于上拉控制电路PUC，用以根据第二栅极驱动信号G(n+4)下拉第一驱动信号Q(n)。

在图1中，第一稳定下拉控制电路PDC1的6个晶体管开关T51、T52、T53、T54、T55、T56，第二稳定下拉控制电路PDC2的6个晶体管开关T61、T62、T63、T64、T65、T66，第一稳定下拉电路PD1的2个晶体管开关T32及T42、第二稳定下拉电路PD2的2个晶体管开关T33及T43、主要下拉电路KPD的晶体管开关T41、上拉控制电路PUC的晶体管开关T11及T12，上拉电路PU的晶体管开关T21，均为N型金属氧化物半导体晶体管。第一控制信号LC1与第二控制信号LC2为反向。在此，第一驱动信号Q(n)表示本级(第n级)移位寄存器的驱动信号，第一栅极驱动信号G(n)表示本级(第n级)移位寄存器的栅极驱动信号，第一栅极脉波信号ST(n)表示本级(第n级)移位寄存器的栅极脉波信号，第二驱动信号Q(n+2)表示第(n+2)级移位寄存器的驱动信号，第二栅极驱动信号G(n+4)表示第(n+4)级移位寄存器的栅极驱动信号。在本实施例中，移位寄存器的索引值n为正整数。传统的移位寄存器在主要下拉电路KPD内的晶体管开关T41、第一稳定下拉电路PD1内的晶体管开关T42以及第二稳定下拉电路PD2内的晶体管开关T43在操作区间内常会遭受到很大的跨压Vds，当跨压过大时会发生漏电流的效应。以下将详述本发明的移位寄存器100如何设计以使晶体管开关T41、晶体管开关T42及晶体管开关T43能有效降低漏电流的效应，以增加第一驱动信号Q(n)的驱动能力。

图2为图1实施例的移位寄存器100中，第一稳定下拉控制电路PDC1的电路构造图。图2中，第一稳定下拉控制电路PDC1包含了6个晶体管开关，分别为第一晶体管开关T55、第二晶体管开关T56、第三晶体管开关T51、第四晶体管开关T52、第五晶体管开关T53以及第六晶体管开关T54。第一晶体管开关T55包含第一端、控制端及第二端。控制端用以接收第二驱动信号Q(n+2)，第二端是耦接于低电压端，用以接收低电压VSS1。第二晶体管开关T56包含第一端、控制端及第二端。控制端是耦接于第一晶体管开关T55的控制端，第二端是耦接于低电压端。第三晶体管开关T51包含第一端、控制端及第二端。第一端用以接收第一控制信号LC1，控制端是耦接于第三晶体管开关T51的第一端，第二端是耦接于第一晶体管开关T55的第一端。第四晶体管开关T52包含第一端、控制端及第二端。第一端是耦接于第三晶体管开关T51的第二端，控制端用以接收第一驱动信号Q(n)，第二端是耦接于低电压端。第五晶体管开关T53包含第一端、控制端及第二端。第一端是耦接于第三晶体管开关T51的第一端，控制端是耦接于第三晶体管开关T51的第二端，第二端是耦接于第二晶体管开关T55的第一端，用以输出第一输出信号P(n)。第六晶体管开关T54包含第一端、控制端及第二端。第一端是耦接于第五晶体管开关T53的第二端，控制端是耦接于第四晶体管开关T52的控制端，第二端是耦接于低电压端，用于接收低电压VSS1。

图3为图1实施例的移位寄存器100中，第一驱动信号Q(n)、第一输出信号P(n)以及第二驱动信号Q(n+2)的波形图。第一驱动信号Q(n)的上面虚线表示60伏特电压的准位，中间虚线表示30伏特电压的准位，而下面虚线表示-6伏特电压的准位。第二驱动信号Q(n+2)的上面虚线表示60伏特电压的准位，中间虚线表示30伏特电压的准位，而下面虚线表示-6伏特电压的准位。第一输出信号P(n)的上面虚线表示30伏特电压的准位，下面虚线表示-6伏特电压的准位。以本级的移位寄存器100而言，第一驱动信号Q(n)的操作包含三个状态，第一个状态称为预先充电(Pre-charge)的状态，相当于图3中的时间点P1至时间点P2的区间。第二个状态称为耦合(Coupling)的状态，相当于图3中的时间点P2至时间点P3的区间。第三个状态称为维持(Holding)的状态，相当于图3中的时间点P3至时间点P4的区间。以下将针对时间点P1至时间点P4分析图1中的第一稳定下拉电路PD1内的晶体管开关T42的栅极偏压Vgs以及跨压Vds的情况。

当第一稳定下拉电路PD1内的晶体管开关T42于时间点P1至时间点P2的区间内时，第一驱动信号Q(n)在预充电(Pre-charge)的操作区间，电压为30伏特。第二驱动信号Q(n+2)尚未被致能，电压为-6伏特。由于第一稳定下拉控制电路PDC1中的第六晶体管开关T54的控制端接收到高电位的第一驱动信号Q(n)，因此第六晶体管开关T54为导通状态而使第一输出信号P(n)的电位下拉至低电位VSS1，也就是-6伏特。因此，在时间点P1至时间点P2的区间内，晶体管开关T42的栅极偏压为0伏特，跨压为36伏特。当第一稳定下拉电路PD1内的晶体管开关T42于时间点P2至时间点P3的区间内时，第一驱动信号Q(n)在耦合(Coupling)的操作区间，电压为60伏特。第二驱动信号Q(n+2)在预充电的操作区间，电压为30伏特。由于第一稳定下拉控制电路PDC1中的第六晶体管开关T54的控制端接收到高电位的第一驱动信号Q(n)，因此第六晶体管开关T54为导通状态而使第一输出信号P(n)的电位下拉至低电位VSS1，也就是-6伏特。因此，在时间点P2至时间点P3的区间内，晶体管开关T42的栅极偏压为-36伏特，跨压为30伏特。当第一稳定下拉电路PD1内的晶体管开关T42于时间点P3至时间点P4的区间内时，第一驱动信号Q(n)在维持(Holding)的操作区间，电压为30伏特。第二驱动信号Q(n+2)在耦合(Coupling)的操作区间，电压为60伏特。由于第一稳定下拉控制电路PDC1中的第二晶体管开关T56的控制端接收到高电位的第二驱动信号Q(n+2)，因此第二晶体管开关T56为导通状态而使第一输出信号P(n)的电位下拉至低电位VSS1，也就是-6伏特。因此，在时间点P3至时间点P4的区间内，晶体管开关T42的栅极偏压为-66伏特，跨压为-30伏特。统整以上晶体管开关T42的栅极偏压以及跨压的数据，于第一驱动信号Q(n)在预充电的操作区间、耦合的操作区间以及维持的操作区间可表示为下：

由上可知，晶体管开关T42的栅极偏压在三个操作区间内均接近或小于零，因此可保证晶体管开关T42为截止状态。而晶体管开关T42的跨压在三个操作区间内的绝对值均小于36V，和传统的移位寄存器有时候会有高达60V以上的跨压相较小了许多。然而，因为晶体管开关T42的跨压较小，因此晶体管开关T42漏电的情况将获得改善。

在本发明图1实施例的移位寄存器100中，第二稳定下拉控制电路PDC2包含6个晶体管开关，分别为第七晶体管开关T65、第八晶体管开关T66、第九晶体管开关T61、第十晶体管开关T62、第十一晶体管开关T63以及第十二晶体管开关T64。而第二稳定下拉控制电路PDC2中6个晶体管开关的耦接情况与第一稳定下拉控制电路PDC1相似，故不再赘述。第二稳定下拉控制电路PDC2与第一稳定下拉控制电路PDC1不同之处在于第一稳定下拉控制电路PDC1的第一控制信号LC1在第二稳定下拉控制电路PDC2中为第二控制信号LC2。而第一控制信号LC1与第二控制信号LC2为反向。此外，第二稳定下拉控制电路PDC2会输出一个第二输出信号K(n)。而第二稳定下拉控制电路PDC2配合第二稳定下拉电路PD2的电路结构，可以使第二稳定下拉电路PD2中的晶体管开关T43具有较小的跨压，因此能实现低漏电流的效果的原理相似于图3所述第一稳定下拉电路PD1内的晶体管开关T42的步骤，故于此将不再赘述。

在本实施例中，移位寄存器100使用了将第二驱动信号定义为第(n+2)级移位寄存器的驱动信号Q(n+2)。然而，本发明却不以此为限，在其它实施例中，第二驱动信号亦可以被定义为第(n-2)级移位寄存器的驱动信号Q(n-2)。在此情况下，移位寄存器的索引值n为大于2的正整数。于此情况下的移位寄存器其运作情形将详述于下。

图4为本发明的移位寄存器的另一个实施例，其第一驱动信号Q(n)、第一输出信号P(n)以及第二驱动信号Q(n-2)的波形图。此实施例中的移位寄存器的电路架构类似于移位寄存器100的电路架构，差别在于本实施例的移位寄存器的第二驱动信号使用第(n-2)级移位寄存器的驱动信号Q(n-2)。如图4所示，第一驱动信号Q(n)的上面虚线表示60伏特电压的准位，中间虚线表示30伏特电压的准位，而下面虚线表示-6伏特电压的准位。第二驱动信号Q(n-2)的上面虚线表示60伏特电压的准位，中间虚线表示30伏特电压的准位，而下面虚线表示-6伏特电压的准位。第一输出信号P(n)的上面虚线表示30伏特电压的准位，下面虚线表示-6伏特电压的准位。类似移位寄存器100，第一驱动信号Q(n)的操作包含三个状态，第一个状态称为预先充电(Pre-charge)的状态，相当于图4中的时间点P1至时间点P2的区间。第二个状态称为耦合(Coupling)的状态，相当于图4中的时间点P2至时间点P3的区间。第三个状态称为维持(Holding)的状态，相当于图4中的时间点P3至时间点P4的区间。以下将针对时间点P1至时间点P4分析第一稳定下拉电路PD1内的晶体管开关T42的栅极偏压Vgs以及跨压Vds的情况。

当第一稳定下拉电路PD1内的晶体管开关T42于时间点P1至时间点P2的区间内时，第一驱动信号Q(n)在预充电(Pre-charge)的操作区间，电压为30伏特。第二驱动信号Q(n-2)耦合(Coupling)的状态，电压为60伏特。由于第一稳定下拉控制电路PDC1中的第六晶体管开关T54的控制端接收到高电位的第一驱动信号Q(n)，因此第六晶体管开关T54为导通状态而使第一输出信号P(n)的电位下拉至低电位VSS1，也就是-6伏特。因此，在时间点P1至时间点P2的区间内，晶体管开关T42的栅极偏压为-66伏特，跨压为-30伏特。当第一稳定下拉电路PD1内的晶体管开关T42于时间点P2至时间点P3的区间内时，第一驱动信号Q(n)在耦合(Coupling)的操作区间，电压为60伏特。第二驱动信号Q(n-2)在维持(Holding)的操作区间，电压为30伏特。由于第一稳定下拉控制电路PDC1中的第六晶体管开关T54的控制端接收到高电位的第一驱动信号Q(n)，因此第六晶体管开关T54为导通状态而使第一输出信号P(n)的电位下拉至低电位VSS1，也就是-6伏特。因此，在时间点P2至时间点P3的区间内，晶体管开关T42的栅极偏压为-36伏特，跨压为30伏特。当第一稳定下拉电路PD1内的晶体管开关T42于时间点P3至时间点P4的区间内时，第一驱动信号Q(n)在维持(Holding)的操作区间，电压为30伏特。第二驱动信号Q(n-2)在低电压的状态，电压为-6伏特。由于第一稳定下拉控制电路PDC1中的第六晶体管开关T54的控制端接收到高电位的第一驱动信号Q(n)，因此第六晶体管开关T54为导通状态而使第一输出信号P(n)的电位下拉至低电位VSS1，也就是-6伏特。因此，在时间点P3至时间点P4的区间内，晶体管开关T42的栅极偏压为0伏特，跨压为36伏特。统整以上晶体管开关T42的栅极偏压以及跨压的数据，于第一驱动信号Q(n)在预充电的操作区间、耦合的操作区间以及维持的操作区间可表示为下：

由上可知，晶体管开关T42的栅极偏压在三个操作区间内均接近或小于零，因此可保证晶体管开关T42为截止状态。而晶体管开关T42的跨压在三个操作区间内的绝对值均小于36V，和传统的移位寄存器有时候会有高达60V以上的跨压相较小了许多。然而，因为晶体管开关T42的跨压较小，因此晶体管开关T42漏电的情况将获得改善。

图5为本发明第二实施例的移位寄存器200的电路架构示意图。在图5中，移位寄存器200包含了7个子电路，每一个子电路的区域示意为虚线范围内的区域，移位寄存器200中的7个子电路分别为第一稳定下拉控制电路PDC1、第二稳定下拉控制电路PDC2、第一稳定下拉电路PD1、第二稳定下拉电路PD2、主要下拉电路KPD、上拉控制电路PUC以及上拉电路PU。第一稳定下拉控制电路PDC1包含6个晶体管开关T51、T52、T53、T54、T55、T56，第二稳定下拉控制电路PDC2包含6个晶体管开关T61、T62、T63、T64、T65、T66，第一稳定下拉电路PD1包含2个晶体管开关T32及T42，第二稳定下拉电路PD2包含2个晶体管开关T33及T43，主要下拉电路KPD包含晶体管开关T41，上拉控制电路PUC包含晶体管开关T11及T12，上拉电路PU包含晶体管开关T21。第一稳定下拉控制电路PDC1用以根据移位寄存器200的第一驱动信号Q(n)、第一控制信号LC1、低电压VSS1及高电压VGH输出第一输出信号P(n)及第一输出反向信号PR(n)。第二稳定下拉控制电路PDC2用以根据移位寄存器200的第一驱动信号Q(n)、第二控制信号LC2、低电压VSS1及高电压VGH输出第二输出信号K(n)及第一输出反向信号KR(n)。第一稳定下拉电路PD1是耦接于第一稳定下拉控制电路PDC1，用以根据第一输出信号P(n)及第一输出反向信号PR(n)下拉第一驱动信号Q(n)，及根据第一输出信号P(n)及低电压VSS1下拉移位寄存器200输出的第一栅极驱动信号G(n)。第二稳定下拉电路PD2是耦接于第二稳定下拉控制电路PDC2，用以根据第二输出信号K(n)及第二输出反向信号KR(n)下拉第一驱动信号Q(n)，及根据第二输出信号K(n)及低电压VSS1下拉第一栅极驱动信号G(n)。上拉电路PU是耦接于第一稳定下拉电路PD1及第二稳定下拉电路PD2，用以根据脉波信号HC1及第一驱动信号Q(n)输出第一栅极驱动信号G(n)。上拉控制电路PUC是耦接于第一稳定下拉电路PD1及第二稳定下拉电路PD2，用以根据脉波信号HC1及第一驱动信号Q(n)产生第一栅极脉波信号ST(n)，并根据第一栅极脉波信号ST(n)及第一栅极驱动信号G(n)输出第二驱动信号Q(n+2)。主要下拉电路KPD是耦接于上拉控制电路PUC，用以根据第二栅极驱动信号G(n+4)下拉第一驱动信号Q(n)。

在图5中，第一稳定下拉控制电路PDC1的6个晶体管开关T51、T52、T53、T54、T55、T56，第二稳定下拉控制电路PDC2的6个晶体管开关T61、T62、T63、T64、T65、T66，第一稳定下拉电路PD1的2个晶体管开关T32及T42、第二稳定下拉电路PD2的2个晶体管开关T33及T43、主要下拉电路KPD的晶体管开关T41、上拉控制电路PUC的晶体管开关T11及T12，上拉电路PU的晶体管开关T21，均为N型金属氧化物半导体晶体管。第一控制信号LC1与第二控制信号LC2为反向。在此，第一驱动信号Q(n)表示本级(第n级)移位寄存器的驱动信号，第二驱动信号Q(n+2)表示第(n+2)级移位寄存器的驱动信号，第一栅极驱动信号G(n)表示本级(第n级)移位寄存器的栅极驱动信号，第一栅极脉波信号ST(n)表示本级(第n级)移位寄存器的栅极脉波信号，第二栅极驱动信号G(n+4)表示第(n+4)级移位寄存器的栅极驱动信号。本实施例中，移位寄存器的索引值n为正整数。以下将详述本发明的移位寄存器200如何设计以使晶体管开关T41、晶体管开关T42及晶体管开关T43能有效降低漏电流的效应，以增加第一驱动信号Q(n)的驱动能力。

图6为图5实施例的移位寄存器200中，第一稳定下拉控制电路PDC1的电路构造图。图6中，第一稳定下拉控制电路PDC1包含了6个晶体管开关，分别为第一晶体管开关T52、第二晶体管开关T54、第三晶体管开关T51、第四晶体管开关T53、第五晶体管开关T56以及第六晶体管开关T55。第一晶体管开关T52包含第一端、控制端及第二端。控制端用以接收第一驱动信号Q(n)，第二端是耦接于低电压端，用以接收低电压VSS1。第二晶体管开关T54包含第一端、控制端及第二端。控制端是耦接于第一晶体管开关T52的控制端，第二端是耦接于低电压端。第三晶体管开关T51包含第一端、控制端及第二端。第一端用以接收第一控制信号LC1，控制端是耦接于第三晶体管开关T51的第一端，第二端是耦接于第一晶体管开关T52的第一端。第四晶体管开关T53包含第一端、控制端及第二端。第一端是耦接于第三晶体管开关T51的第一端，控制端是耦接于第三晶体管开关T51的第二端，第二端是耦接于第二晶体管开关T54的第一端，用以输出第一输出信号P(n)。第五晶体管开关T56包含第一端、控制端及第二端。控制端是耦接于第四晶体管开关T53的第二端，第二端是耦接于低电压端。第六晶体管开关T55包含第一端、控制端及第二端。第一端是耦接于高电压端，用以接收高电压VGH，控制端是耦接于第六晶体管开关T55的第一端，第二端是耦接于第五晶体管开关T56的第一端，用以输出第一反向输出信号PR(n)。

图7为图5实施例的移位寄存器200中，第一驱动信号Q(n)、第一输出信号P(n)以及第一反向输出信号PR(n)的波形图。这边说明一下为何第一输出信号P(n)以及第一反向输出信号PR(n)互为反向。在图6中，若第一输出信号P(n)为高电位，高电位的第一输出信号P(n)将使第五晶体管开关T56导通，因此第一反向输出信号PR(n)的电位将通过第五晶体管开关T56被下拉至低电位VSS1。若第一输出信号P(n)为低电位，低电位的第一输出信号P(n)将使第五晶体管开关T56截止，而高电位的VGH将会使第六晶体管开关T55导通，因此，第一反向输出信号PR(n)的电位将会被提升至高电位的VGH。因此，第一输出信号P(n)以及第一反向输出信号PR(n)互为反向。在图7中，驱动信号第一Q(n)的上面虚线表示60伏特电压的准位，中间虚线表示30伏特电压的准位，而下面虚线表示-6伏特电压的准位。第一输出信号P(n)的上面虚线表示30伏特电压的准位，下面虚线表示-6伏特电压的准位。第一反向输出信号PR(n)的上面虚线表示30伏特电压的准位，下面虚线表示-6伏特电压的准位。类似于图3的概念，第一驱动信号Q(n)的操作包含三个状态，第一个状态称为预先充电(Pre-charge)的状态，相当于图7中的时间点P1至时间点P2的区间。第二个状态称为耦合(Coupling)的状态，相当于图7中的时间点P2至时间点P3的区间。第三个状态称为维持(Holding)的状态，相当于图7中的时间点P3至时间点P4的区间。以下将针对时间点P1至时间点P4分析图5中的第一稳定下拉电路PD1内的晶体管开关T42的栅极偏压Vgs以及跨压Vds的情况。当第一稳定下拉电路PD1内的晶体管开关T42于时间点P1至时间点P2的区间内时，第一驱动信号Q(n)在预充电(Pre-charge)的操作区间，电压为30伏特。由于第一稳定下拉控制电路PDC1中的第二晶体管开关T54的控制端接收到高电位的第一驱动信号Q(n)，因此第二晶体管开关T54为导通状态而使第一输出信号P(n)的电位下拉至低电位VSS1，也就是-6伏特。由于第一输出信号P(n)与第一反向输出信号PR(n)为反向关系，因此第一反向输出信号PR(n)的电位为较高的30伏特的电位。因此，在时间点P1至时间点P2的区间内，晶体管开关T42的栅极偏压为-36伏特，跨压为0伏特。当第一稳定下拉电路PD1内的晶体管开关T42于时间点P2至时间点P3的区间内时，第一驱动信号Q(n)在耦合(Coupling)的操作区间，电压为60伏特。由于第一稳定下拉控制电路PDC1中的第二晶体管开关T54的控制端接收到高电位的第一驱动信号Q(n)，因此第二晶体管开关T54为导通状态而使第一输出信号P(n)的电位下拉至低电位VSS1，也就是-6伏特。由于第一输出信号P(n)与第一反向输出信号PR(n)为反向关系，因此第一反向输出信号PR(n)的电位为较高的30伏特的电位。因此，在时间点P2至时间点P3的区间内，晶体管开关T42的栅极偏压为-36伏特，跨压为30伏特。当第一稳定下拉电路PD1内的晶体管开关T42于时间点P3至时间点P4的区间内时，第一驱动信号Q(n)在维持(Holding)的操作区间，电压为30伏特。由于第一稳定下拉控制电路PDC1中的第二晶体管开关T54的控制端接收到高电位的第一驱动信号Q(n)，因此第二晶体管开关T54为导通状态而使第一输出信号P(n)的电位下拉至低电位VSS1，也就是-6伏特。由于第一输出信号P(n)与第一反向输出信号PR(n)为反向关系，因此第一反向输出信号PR(n)的电位为较高的30伏特的电位。因此，在时间点P3至时间点P4的区间内，晶体管开关T42的栅极偏压为-36伏特，跨压为0伏特。统整以上晶体管开关T42的栅极偏压以及跨压的数据，于第一驱动信号Q(n)在预充电的操作区间、耦合的操作区间以及维持的操作区间可表示为下：

由上可知，晶体管开关T42的栅极偏压在三个操作区间内均小于零，因此可保证晶体管开关T42为截止状态。而晶体管开关T42的跨压在三个操作区间内的绝对值均小于30V，和传统的移位寄存器有时候会有高达60V以上的跨压相较小了许多。然而，因为晶体管开关T42的跨压较小，因此晶体管开关T42漏电的情况将获得改善。

在本发明图5实施例的移位寄存器200中，第二稳定下拉控制电路PDC2包含6个晶体管开关，分别为第七晶体管开关T62、第八晶体管开关T64、第九晶体管开关T61、第十晶体管开关T63、第十一晶体管开关T66以及第十二晶体管开关T65。而第二稳定下拉控制电路PDC2中6个晶体管开关的耦接情况与第一稳定下拉控制电路PDC1相似，故不再赘述。第二稳定下拉控制电路PDC2与第一稳定下拉控制电路PDC1不同之处在于第一稳定下拉控制电路PDC1的第一控制信号LC1在第二稳定下拉控制电路PDC2中为第二控制信号LC2。而第一控制信号LC1与第二控制信号LC2为反向。此外，第二稳定下拉控制电路PDC2会输出一个第二输出信号K(n)以及第二输出反向信号KR(n)。而第二稳定下拉控制电路PDC2配合第二稳定下拉电路PD2的电路结构，可以使第二稳定下拉电路PD2中的晶体管开关T43具有较小的跨压，因此能实现低漏电流的效果的原理相似于图7所述第一稳定下拉电路PD1内的晶体管开关T42的步骤，故于此将不再赘述。

在本发明图5实施例的移位寄存器200中，主要下拉电路KPD包含一个第十三晶体管开关T41，具有第一端、控制端以及第二端。第一端用以接收第一驱动信号Q(n)，控制端用以接收第二栅极驱动信号G(n+4)，第二端用以接收低电压VSS1。然而，本发明却不以此为限，在其它实施例中，例如主要下拉电路KPD的第十三晶体管开关T41的第二端可用以接收图5实施例的移位寄存器200中第一稳定下拉控制电路PDC1所产生的第一输出反向信号PR(n)，如图8所示。而在此实施例中，其余的子电路包含第二稳定下拉控制电路PDC2、第一稳定下拉电路PD1、第二稳定下拉电路PD2、上拉控制电路PUC以及上拉电路PU均相同于图5实施例的移位寄存器200，因此在图8中省略。而将主要下拉电路KPD的第十三晶体管开关T41的第二端用于接收第一稳定下拉控制电路PDC1所产生的第一输出反向信号PR(n)亦能实现移位寄存器200的所有驱动功能。

在本发明图1实施例的移位寄存器100以及图2实施例的移位寄存器200中，主要下拉电路KPD包含一个第十三晶体管开关T41，具有第一端、控制端以及第二端。第一端用以接收第一驱动信号Q(n)，控制端用以接收第二栅极驱动信号G(n+4)，第二端用以接收低电压VSS1。然而，本发明却不以此为限，在其它实施例中，主要下拉电路KPD的第十三晶体管开关T41的第二端可用以接收第(n-2)级移位寄存器的驱动信号Q(n-2)。因此，在图1实施例的移位寄存器100以及图2实施例的移位寄存器200内的主要下拉电路KPD可以变化为图9的电路构造，亦能实现移位寄存器100或移位寄存器200的所有驱动功能。然而，若将主要下拉电路KPD可以变化为图9的电路构造图，移位寄存器的索引值n就必须使用大于2的正整数。

图10为本发明第二实施例的移位寄存器300的电路架构示意图。在图10中，移位寄存器300包含了7个子电路，每一个子电路的区域示意为虚线范围内的区域，移位寄存器300中的7个子电路分别为第一稳定下拉控制电路PDC1、第二稳定下拉控制电路PDC2、第一稳定下拉电路PD1、第二稳定下拉电路PD2、主要下拉电路KPD、上拉控制电路PUC以及上拉电路PU。第一稳定下拉控制电路PDC1包含4个晶体管开关T51、T52、T53、T54，第二稳定下拉控制电路PDC2包含4个晶体管开关T61、T62、T63、T64，第一稳定下拉电路PD1包含2个晶体管开关T32及T42，第二稳定下拉电路PD2包含2个晶体管开关T33及T43，主要下拉电路KPD包含晶体管开关T41，上拉控制电路PUC包含晶体管开关T11及T12，上拉电路PU包含晶体管开关T21。第一稳定下拉控制电路PDC1用以根据移位寄存器300的第三驱动信号Q(n-2)、第一控制信号LC1及低电压VSS1输出第一输出信号P(n)。第二稳定下拉控制电路PDC2用以根据移位寄存器300的第三驱动信号Q(n-2)、第二控制信号LC2及低电压VSS1输出第二输出信号K(n)。第一稳定下拉电路PD1是耦接于第一稳定下拉控制电路PDC1，用以根据第一输出信号P(n)及第三栅极驱动信号G(n+2)下拉第一驱动信号Q(n)，及根据第一输出信号P(n)及低电压VSS1下拉移位寄存器300输出的第一栅极驱动信号G(n)。第二稳定下拉电路PD2是耦接于第二稳定下拉控制电路PDC2，用以根据第二输出信号K(n)及第三栅极驱动信号G(n+2)下拉第一驱动信号Q(n)，及根据第二输出信号K(n)及低电压VSS1下拉移位寄存器300输出的第一栅极驱动信号G(n)。上拉电路PU是耦接于第一稳定下拉电路PD1及第二稳定下拉电路PD2，用以根据脉波信号HC(n)及第一驱动信号Q(n)输出第一栅极驱动信号G(n)。上拉控制电路PUC是耦接于第一稳定下拉电路PD1及第二稳定下拉电路PD2，用以根据脉波信号HC(n)及第一驱动信号Q(n)产生第一栅极脉波信号ST(n)，并根据第一栅极脉波信号ST(n)及第一栅极驱动信号G(n)输出第二驱动信号Q(n+2)。主要下拉电路KPD是耦接于上拉控制电路PUC，用以根据第二栅极驱动信号G(n+4)下拉第一驱动信号Q(n)。

在图10中，第一稳定下拉控制电路PDC1的4个晶体管开关T51、T52、T53、T54，第二稳定下拉控制电路PDC2的4个晶体管开关T61、T62、T63、T64，第一稳定下拉电路PD1的2个晶体管开关T32及T42、第二稳定下拉电路PD2的2个晶体管开关T33及T43、主要下拉电路KPD的晶体管开关T41、上拉控制电路PUC的晶体管开关T12及T11，上拉电路PU的晶体管开关T21，均为N型金属氧化物半导体晶体管。第一控制信号LC1与第二控制信号LC2为反向。在此，第一驱动信号Q(n)为第n级移位寄存器的驱动信号，第三驱动信号Q(n-2)为第(n-2)级移位寄存器的驱动信号，第二驱动信号Q(n+2)为第(n+2)级移位寄存器的驱动信号，第一栅极驱动信号G(n)为第n级移位寄存器的栅极驱动信号，第三栅极驱动信号G(n+2)为第(n+2)级移位寄存器的栅极驱动信号，第二栅极驱动信号G(n+4)为第(n+4)级移位寄存器的栅极驱动信号，其中移位寄存器的索引值n为大于2的正整数。以下将详述本发明的移位寄存器300如何有效降低漏电流的效应，以增加第一驱动信号Q(n)的驱动能力。

请继续参照图10，在图10实施例的移位寄存器300中，第一稳定下拉电路PD1包含2个晶体管开关，分别为第一晶体管开关T42以及第二晶体管开关T32。第一晶体管开关T42包含第一端，用以接收第一驱动信号Q(n)，控制端，用以接收第一输出信号P(n)，以及第二端，用以接收第三栅极驱动信号G(n+2)。第二晶体管开关T32包含第一端，用以接收该第一栅极驱动信号G(n)，控制端，耦接于第一晶体管开关T42的控制端，第二端，耦接于低电压端，用以接收低电压VSS1。

图11为图10实施例的移位寄存器300中，第一驱动信号Q(n)、第一输出信号P(n)以及第三栅极驱动信号G(n+2)的波形图。第一驱动信号Q(n)的上面虚线表示60伏特电压的准位，中间虚线表示30伏特电压的准位，而下面虚线表示-6伏特电压的准位。第一输出信号P(n)的上面虚线表示30伏特电压的准位，下面虚线表示-6伏特电压的准位。第三栅极驱动信号G(n+2)的上面虚线表示30伏特电压的准位，下面虚线表示-6伏特电压的准位。如同前述实施例，第一驱动信号Q(n)的操作包含三个状态，第一个状态称为预先充电(Pre-charge)的状态，相当于图11中的时间点P1至时间点P2的区间。第二个状态称为耦合(Coupling)的状态，相当于图11中的时间点P2至时间点P3的区间。第三个状态称为维持(Holding)的状态，相当于图11中的时间点P3至时间点P4的区间。在本实施例中，第一稳定下拉电路PD1的设计将会改进维持(Holding)的状态(时间点P3至时间点P4的区间)的漏电情况。因第一驱动信号Q(n)在时间点P1至时间点P2的区间，以及时间点P2至时间点P3的区间的操作情况以及电压改变的情况与传统的移位寄存器类似，因此不再赘述。以下，将针对时间点P3至时间点P4的区间对第一驱动信号Q(n)进行分析。

当第一稳定下拉电路PD1内的晶体管开关T42于时间点P3至时间点P4的区间内时，第一驱动信号Q(n)的电压为30伏特，第一输出信号P(n)为高电压的30伏特，第三栅极驱动信号G(n+2)为高电压30伏特。在这个情况下，晶体管开关T42的控制端接收到正偏压而导通。此时，若第一驱动信号Q(n)开始有漏电的情况发生，其电压将随之降低。然而，若第一驱动信号Q(n)的电压开始降低，第三栅极驱动信号G(n+2)的电压就会高于第一驱动信号Q(n)的电压，随即通过导通的晶体管开关T42将第一驱动信号Q(n)升压至趋近于第三栅极驱动信号G(n+2)的电压。换句话说，只要第一驱动信号Q(n)开始有漏电的行为，第三栅极驱动信号G(n+2)就会对第一驱动信号Q(n)充电以使第一驱动信号Q(n)的电压维持。因此，在时间点P3至时间点P4的区间内时，第一驱动信号Q(n)几乎不会有漏电的效应。

在本发明图10实施例的移位寄存器300中，第二稳定下拉电路PD2内包含2个晶体管开关，分别为第三晶体管开关T43及第四晶体管开关T33。而第二稳定下拉电路PD2中2个晶体管开关的耦接情况与第一稳定下拉电路PD1相似，故不再赘述。而第二稳定下拉电路PD2中使用第三栅极驱动信号G(n+2)对第一驱动信号Q(n)充电以使第一驱动信号Q(n)的电压维持的原理与效果相同于第一稳定下拉电路PD1，故于此将不再赘述。

图12为本发明第三实施例的移位寄存器400的电路架构示意图。在图12中，移位寄存器400包含了7个子电路，每一个子电路的区域示意为虚线范围内的区域，移位寄存器300中的7个子电路分别为第一稳定下拉控制电路PDC1、第二稳定下拉控制电路PDC2、第一稳定下拉电路PD1、第二稳定下拉电路PD2、主要下拉电路KPD、上拉控制电路PUC以及上拉电路PU。移位寄存器400与移位寄存器300的电路结构相似，其差异为移位寄存器400中的第一稳定下拉电路PD1及第二稳定下拉电路PD2是利用第(n+2)级移位寄存器的栅极脉波信号ST(n+2)，利用类似图11所述的方法，在第一驱动信号Q(n)于时间点P3至时间点P4的区间内，栅极脉波信号ST(n+2)对第一驱动信号Q(n)充电。相对于移位寄存器300中利用栅极驱动信号G(n+2)，移位寄存器400中的栅极脉波信号ST(n+2)因为没有栅极驱动信号G(n+2)中电阻电容失真(RC Distortion)，于时间点P3至时间点P4的区间内对第一驱动信号Q(n)进行充电时，除了可将第一驱动信号Q(n)的电压维持外，其输出波形结果更趋近于理论值。

综上所述，本发明揭示了一种具有较低漏电流的移位寄存器，其改变原本移位寄存器中稳定下拉电路内的晶体管耦接方式，将原本晶体管耦接于低电压的端点以前二级或后二级的驱动信号取代，或于移位寄存器于操作区间时，使用较高的反向输出信号取代。因为前二级或后二级的驱动信号其电压于某些操作区间会高于低电压，而反向输出信号于操作区间亦会高于低电压，因此稳定下拉电路内的晶体管压差相较于传统的移位寄存器将变小，故能降低漏电效应。此外，本发明利用后二级的栅极驱动信号或是栅极脉波信号，通过稳定下拉电路内的晶体管对移位寄存器的驱动信号进行充电以维持驱动信号的电压。因此本发明的移位寄存器的驱动能力将优于传统移位寄存器。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所作的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种移位寄存器，其特征在于，包含：

一第一稳定下拉控制电路，用以根据所述移位寄存器的一第一驱动信号、一第二驱动信号、一第一控制信号及一低电压输出一第一输出信号；

一第二稳定下拉控制电路，用以根据所述移位寄存器的所述第一驱动信号、所述第二驱动信号、一第二控制信号及所述低电压输出一第二输出信号；

一第一稳定下拉电路，耦接于所述第一稳定下拉控制电路，用以根据所述第一输出信号及所述第二驱动信号下拉所述第一驱动信号，及根据所述第一输出信号及所述低电压下拉所述移位寄存器输出的一第一栅极驱动信号；

一第二稳定下拉电路，耦接于所述第二稳定下拉控制电路，用以根据所述第二输出信号及所述第二驱动信号下拉所述第一驱动信号，及根据所述第二输出信号及所述低电压下拉所述第一栅极驱动信号；

一上拉电路，耦接于所述第一稳定下拉电路及所述第二稳定下拉电路，用以根据一脉波信号及所述第一驱动信号输出所述第一栅极驱动信号；

一上拉控制电路，耦接于所述第一稳定下拉电路及所述第二稳定下拉电路，用以根据所述脉波信号及所述第一驱动信号产生一栅极脉波信号，并根据所述栅极脉波信号及所述第一栅极驱动信号输出所述第二驱动信号；及

一主要下拉电路，耦接于所述上拉控制电路，用以根据一第二栅极驱动信号下拉所述第一驱动信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一稳定下拉控制电路包含：

一第一晶体管开关，包含：

一第一端；

一控制端，用以接收所述第二驱动信号；及

一第二端，耦接于一低电压端，用以接收所述低电压；

一第二晶体管开关，包含：

一第一端；

一控制端，耦接于所述第一晶体管开关的所述控制端；及

一第二端，耦接于所述低电压端；

一第三晶体管开关，包含：

一第一端，用以接收所述第一控制信号；

一控制端，耦接于所述第三晶体管开关的所述第一端；及

一第二端，耦接于所述第一晶体管开关的所述第一端；

一第四晶体管开关，包含：

一第一端，耦接于所述第三晶体管开关的所述第二端；

一控制端，用以接收所述第一驱动信号；及

一第二端，耦接于所述低电压端；

一第五晶体管开关，包含：

一第一端，耦接于所述第三晶体管开关的所述第一端；

一控制端，耦接于所述第三晶体管开关的所述第二端；及

一第二端，耦接于所述第二晶体管开关的所述第一端，用以输出所述第一输出信号；及

一第六晶体管开关，包含：

一第一端，耦接于所述第五晶体管开关的所述第二端；

一控制端，耦接于所述第四晶体管开关的所述控制端；及

一第二端，耦接于所述低电压端。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第二稳定下拉控制电路包含：

一第七晶体管开关，包含：

一第一端；

一控制端，用以接收所述第二驱动信号；及

一第二端，耦接于所述低电压端；

一第八晶体管开关，包含：

一第一端；

一控制端，耦接于所述第七晶体管开关的所述控制端；及

一第二端，耦接于所述低电压端；

一第九晶体管开关，包含：

一第一端，用以接收所述第二控制信号；

一控制端，耦接于所述第九晶体管开关的所述第一端；及

一第二端，耦接于所述第七晶体管开关的所述第一端；

一第十晶体管开关，包含：

一第一端，耦接于所述第九晶体管开关的所述第二端；

一控制端，用以接收所述第一驱动信号；及

一第二端，耦接于所述低电压端；

一第十一晶体管开关，包含：

一第一端，耦接于所述第九晶体管开关的所述第一端；

一控制端，耦接于所述第九晶体管开关的所述第二端；及

一第二端，耦接于所述第八晶体管开关的所述第一端，用以输出所述第二输出信号；及

一第十二晶体管开关，包含：

一第一端，耦接于所述第十一晶体管开关的所述第二端；

一控制端，耦接于所述第十晶体管开关的所述控制端；及

一第二端，耦接于所述低电压端。

4.根据权利要求1至3中任一项所述的移位寄存器，其特征在于，所述第一驱动信号为一第n级移位寄存器的一驱动信号，所述第二驱动信号为一第(n+2)级移位寄存器的一驱动信号，所述第一栅极驱动信号为所述第n级移位寄存器的一栅极驱动信号，所述第二栅极驱动信号为一第(n+4)级移位寄存器的一栅极驱动信号，且所述第一控制信号与所述第二控制信号为反向，其中n为一正整数。

5.根据权利要求1至3中任一项所述的移位寄存器，其特征在于，所述第一驱动信号为一第n级移位寄存器的一驱动信号，所述第二驱动信号为一第(n-2)级移位寄存器的一驱动信号，所述第一栅极驱动信号为所述第n级移位寄存器的一栅极驱动信号，所述第二栅极驱动信号为一第(n+4)级移位寄存器的一栅极驱动信号，且所述第一控制信号与所述第二控制信号为反向，其中n为一大于2的正整数。

6.一种移位寄存器，其特征在于，包含：

一第一稳定下拉控制电路，用以根据所述移位寄存器的一第一驱动信号、一第一控制信号、一低电压及一高电压输出一第一输出信号及一第一输出反向信号；

一第二稳定下拉控制电路，用以根据所述移位寄存器的所述第一驱动信号、一第二控制信号、所述低电压及所述高电压输出一第二输出信号及一第二输出反向信号；

一第一稳定下拉电路，耦接于所述第一稳定下拉控制电路，用以根据所述第一输出信号及所述第一输出反向信号下拉所述第一驱动信号，及根据所述第一输出信号及所述低电压下拉所述移位寄存器输出的一第一栅极驱动信号；

一第二稳定下拉电路，耦接于所述第二稳定下拉控制电路，用以根据所述第二输出信号及所述第二输出反向信号下拉所述第一驱动信号，及根据所述第二输出信号及所述低电压下拉所述第一栅极驱动信号；

一上拉电路，耦接于所述第一稳定下拉电路及所述第二稳定下拉电路，用以根据一脉波信号及所述第一驱动信号输出所述第一栅极驱动信号；

一上拉控制电路，耦接于所述第一稳定下拉电路及所述第二稳定下拉电路，用以根据所述脉波信号及所述第一驱动信号产生一栅极脉波信号，并根据所述栅极脉波信号及所述第一栅极驱动信号输出一第二驱动信号；及

一主要下拉电路，耦接于所述上拉控制电路，用以根据一第二栅极驱动信号下拉所述第一驱动信号。

7.根据权利要求6所述的移位寄存器，其特征在于，所述第一稳定下拉控制电路包含：

一第一晶体管开关，包含：

一第一端；

一控制端，用以接收所述第一驱动信号；及

一第二端，耦接于一低电压端，用以接收所述低电压；

一第二晶体管开关，包含：

一第一端；

一控制端，耦接于所述第一晶体管开关的所述控制端；及

一第二端，耦接于所述低电压端；

一第三晶体管开关，包含：

一第一端，用以接收所述第一控制信号；

一控制端，耦接于所述第三晶体管开关的所述第一端；及

一第二端，耦接于所述第一晶体管开关的所述第一端；

一第四晶体管开关，包含：

一第一端，耦接于所述第三晶体管开关的所述第一端；

一控制端，耦接于所述第三晶体管开关的所述第二端；及

一第二端，耦接于所述第二晶体管开关的所述第一端，用以输出所述第一输出信号；

一第五晶体管开关，包含：

一第一端；

一控制端，耦接于所述第四晶体管开关的所述第二端；及

一第二端，耦接于所述低电压端；及

一第六晶体管开关，包含：

一第一端，耦接于一高电压端，用以接收所述高电压；

一控制端，耦接于所述第六晶体管开关的所述第一端；及

一第二端，耦接于所述第五晶体管开关的所述第一端，用以输出所述第一反向输出信号。

8.根据权利要求7所述的移位寄存器，其特征在于，所述第二稳定下拉控制电路包含：

一第七晶体管开关，包含：

一第一端；

一控制端，用以接收所述第一驱动信号；及

一第二端，耦接于所述低电压端；

一第八晶体管开关，包含：

一第一端；

一控制端，耦接于所述第七晶体管开关的所述控制端；及

一第二端，耦接于所述低电压端；

一第九晶体管开关，包含：

一第一端，用以接收所述第二控制信号；

一控制端，耦接于所述第九晶体管开关的所述第一端；及

一第二端，耦接于所述第七晶体管开关的所述第一端；

一第十晶体管开关，包含：

一第一端，耦接于所述第九晶体管开关的所述第一端；

一控制端，耦接于所述第九晶体管开关的所述第二端；及

一第二端，耦接于所述第八晶体管开关的所述第一端，用以输出所述第二输出信号；

一第十一晶体管开关，包含：

一第一端；

一控制端，耦接于所述第十晶体管开关的所述第二端；及

一第二端，耦接于所述低电压端；及

一第十二晶体管开关，包含：

一第一端，耦接于所述高电压端；

一控制端，耦接于所述第十二晶体管开关的所述第一端；及

一第二端，耦接于所述第十一晶体管开关的所述第一端，用以输出所述第二反向输出信号。

9.根据权利要求7或权利要求8所述的移位寄存器，其特征在于，所述主要下拉电路包含一第十三晶体管开关，包含：

一第一端，用以接收所述第一驱动信号；

一控制端，用以接收所述第二栅极驱动信号；及

一第二端，耦接于所述第六晶体管开关的所述第二端。

10.根据权利要求6至权利要求8中任一项所述的移位寄存器，其特征在于，所述第一驱动信号为一第n级移位寄存器的一驱动信号，所述第二驱动信号为一第(n+2)级移位寄存器的一驱动信号，所述第一栅极驱动信号为所述第n级移位寄存器的一栅极驱动信号，所述第二栅极驱动信号为一第(n+4)级移位寄存器的一栅极驱动信号，且所述第一控制信号与所述第二控制信号为反向，其中n为一正整数。

11.根据权利要求1至权利要求3及权利要求6至权利要求8中任一项所述的移位寄存器，其特征在于，所述主要下拉电路包含一第十三晶体管开关，包含：

一第一端，用以接收所述第一驱动信号；

一控制端，用以接收所述第二栅极驱动信号；及

一第二端，用以接收所述低电压。

12.根据权利要求1至权利要求3及权利要求6至权利要求8中任一项所述的移位寄存器，其特征在于，所述主要下拉电路包含一第十三晶体管开关，包含：

一第一端，用以接收所述第一驱动信号；

一控制端，用以接收所述第二栅极驱动信号；及

一第二端，用以接收一第(n-2)级移位寄存器的一驱动信号；

其中n为一大于2的正整数。

13.根据权利要求3或8所述的移位寄存器，其特征在于，所述第一晶体管开关、所述第二晶体管开关、所述第三晶体管开关、所述第四晶体管开关、所述第五晶体管开关、所述第六晶体管开关、所述第七晶体管开关、所述第八晶体管开关、所述第九晶体管开关、所述第十晶体管开关、所述第十一晶体管开关、所述第十二晶体管开关皆为N型金属氧化物半导体晶体管。

14.一种移位寄存器，其特征在于，包含：

一第一稳定下拉控制电路，用以根据所述移位寄存器的一第三驱动信号、一第一控制信号及一低电压输出一第一输出信号；

一第二稳定下拉控制电路，用以根据所述移位寄存器的所述第三驱动信号、一第二控制信号及所述低电压输出一第二输出信号；

一第一稳定下拉电路，耦接于所述第一稳定下拉控制电路，用以根据所述第一输出信号及一第三栅极驱动信号下拉所述第一驱动信号，及根据所述第一输出信号及所述低电压下拉所述移位寄存器输出的一第一栅极驱动信号；

一第二稳定下拉电路，耦接于所述第二稳定下拉控制电路，用以根据所述第二输出信号及所述第三栅极驱动信号下拉所述第一驱动信号，及根据所述第二输出信号及所述低电压下拉所述第一栅极驱动信号；

一上拉电路，耦接于所述第一稳定下拉电路及所述第二稳定下拉电路，用以根据一脉波信号及所述第一驱动信号输出所述第一栅极驱动信号；

一上拉控制电路，耦接于所述第一稳定下拉电路及所述第二稳定下拉电路，用以根据所述脉波信号及所述第一驱动信号产生一栅极脉波信号，并根据所述栅极脉波信号及所述第一栅极驱动信号输出所述第三驱动信号；及

一主要下拉电路，耦接于所述上拉控制电路，用以根据一第二栅极驱动信号下拉所述第一驱动信号；

其中所述第一驱动信号为一第n级移位寄存器的一驱动信号，所述第三驱动信号为一第(n-2)级移位寄存器的一驱动信号，所述第二驱动信号为一第(n+2)级移位寄存器的一驱动信号，所述第一栅极驱动信号为所述第n级移位寄存器的一栅极驱动信号，所述第三栅极驱动信号为一第(n+2)级移位寄存器的一栅极驱动信号，所述第二栅极驱动信号为一第(n+4)级移位寄存器的一栅极驱动信号，且所述第一控制信号与所述第二控制信号为反向，其中n为大于2的正整数。

15.根据权利要求14所述的移位寄存器，其特征在于，所述第一稳定下拉电路包含：

一第一晶体管开关，包含：

一第一端，用以接收所述第一驱动信号；

一控制端，用以接收所述第一输出信号；及

一第二端，用以接收所述第三栅极驱动信号；及

一第二晶体管开关，包含：

一第一端，用以接收所述第一栅极驱动信号；

一控制端，耦接于所述第一晶体管开关的所述控制端；及

一第二端，耦接于一低电压端，用以接收所述低电压。

16.根据权利要求15所述的移位寄存器，其特征在于，所述第二稳定下拉电路包含：

一第三晶体管开关，包含：

一第一端，用以接收所述第一驱动信号；

一控制端，用以接收所述第二输出信号；及

一第二端，用以接收所述第三栅极驱动信号；及

一第四晶体管开关，包含：

一第一端，用以接收所述第一栅极驱动信号；

一控制端，耦接于所述第三晶体管开关的所述控制端；及

一第二端，耦接于所述低电压端。

17.一种移位寄存器，其特征在于，包含：

一第一稳定下拉控制电路，用以根据所述移位寄存器的一第三驱动信号、一第一控制信号及一低电压输出一第一输出信号；

一第二稳定下拉控制电路，用以根据所述移位寄存器的所述第三驱动信号、一第二控制信号及所述低电压输出一第二输出信号；

一第一稳定下拉电路，耦接于所述第一稳定下拉控制电路，用以根据所述第一输出信号及一第三栅极脉波信号下拉所述第一驱动信号，及根据所述第一输出信号及所述低电压下拉所述移位寄存器输出的一第一栅极驱动信号；

一第二稳定下拉电路，耦接于所述第二稳定下拉控制电路，用以根据所述第二输出信号及所述第三栅极脉波信号下拉所述第一驱动信号，及根据所述第二输出信号及所述低电压下拉所述第一栅极驱动信号；

一上拉电路，耦接于所述第一稳定下拉电路及所述第二稳定下拉电路，用以根据一脉波信号及所述第一驱动信号输出所述第一栅极驱动信号；

一上拉控制电路，耦接于所述第一稳定下拉电路及所述第二稳定下拉电路，用以根据所述脉波信号及所述第一驱动信号产生一第一栅极脉波信号，并根据所述第一栅极脉波信号及所述第一栅极驱动信号输出所述第三驱动信号；及

一主要下拉电路，耦接于所述上拉控制电路，用以根据一第二栅极驱动信号下拉所述第一驱动信号；

其中所述第一驱动信号为一第n级移位寄存器的一驱动信号，所述第三驱动信号为一第(n-2)级移位寄存器的一驱动信号，所述第二驱动信号为一第(n+2)级移位寄存器的一驱动信号，所述第一栅极驱动信号为所述第n级移位寄存器的一栅极驱动信号，所述第三栅极驱动信号为一第(n+2)级移位寄存器的一栅极驱动信号，所述第二栅极驱动信号为一第(n+4)级移位寄存器的一栅极驱动信号，所述第一栅极脉波信号为所述第n级移位寄存器的一栅极脉波信号，所述第二栅极脉波信号为所述第(n+2)级移位寄存器的一栅极脉波信号，且所述第一控制信号与所述第二控制信号为反向，其中n为大于2的正整数。

18.根据权利要求17所述的移位寄存器，其特征在于，所述第一稳定下拉电路包含：

一第一晶体管开关，包含：

一第一端，用以接收所述第一驱动信号；

一控制端，用以接收所述第一输出信号；及

一第二端，用以接收所述第二栅极脉波信号；及

一第二晶体管开关，包含：

一第一端，用以接收所述第一栅极驱动信号；

一控制端，耦接于所述第一晶体管开关的所述控制端；及

一第二端，耦接于一低电压端，用以接收所述低电压。

19.根据权利要求18所述的移位寄存器，其特征在于，所述第二稳定下拉电路包含：

一第三晶体管开关，包含：

一第一端，用以接收所述第一驱动信号；

一控制端，用以接收所述第二输出信号；及

一第二端，用以接收所述第二栅极脉波信号；及

一第四晶体管开关，包含：

一第一端，用以接收所述第一栅极驱动信号；

一控制端，耦接于所述第三晶体管开关的所述控制端；及

一第二端，耦接于所述低电压端。

20.根据权利要求16或权利要求19所述的移位寄存器，其特征在于，所述第一晶体管开关、所述第二晶体管开关、所述第三晶体管开关、所述第四晶体管开关皆为N型金属氧化物半导体晶体管。