CN104376874A - 移位寄存器 - Google Patents
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Abstract
本发明公开了一种移位寄存器包含第一稳定下拉控制电路、第二稳定下拉控制电路、第一稳定下拉电路、第二稳定下拉电路、上拉电路、上拉控制电路以及主要下拉电路。第一稳定下拉控制电路用以根据移位寄存器的第一驱动信号、第一控制信号及第二控制信号输出第一输出信号。第二稳定下拉控制电路用以根据第一驱动信号、第一控制信号及第二控制信号输出第二输出信号。第一稳定下拉电路用以根据第一输出信号下拉第一驱动信号及第一栅极驱动信号。第二稳定下拉电路用以根据第二输出信号下拉第一驱动信号及第一栅极驱动信号。
Description
技术领域
本发明说明了一种移位寄存器，尤指一种具有回复应力效应(StressEffect)功能的移位寄存器。
背景技术
随着资讯进步及显示面板技术的成熟，传统阴极射线管(Cathode RayTube，CRT)的显示器逐渐被液晶显示器(Liquid Crystal Display，LCD)所取代。现今的液晶显示器拥有轻薄短小、广色域、高对比、视野范围广、以及低耗电量等优点。然而，液晶显示器需要设计适当的移位寄存器电路以保证其稳定工作与显示品质。
传统移位寄存器电路包含了一对稳定下拉控制电路(Stable Pull DownCircuit)。而稳定下拉控制电路中包含了多个薄膜晶体管(Thin-FilmTransistor，TFT)。而这对下拉控制电路是用两组互补的低频信号进行运作，其目的为在移位寄存器于输出扫描信号的操作区间时，将稳压电路关闭以避免稳压电路开启而造成移位寄存器无法运作。然而在下拉电路中，有一些晶体管在操作区间的栅极压差准位高达50～60伏特。这些高栅极压差准位的晶体管会伴随着严重的应力效应(Stress Effect)。若这些晶体管的应力效应无法回复，这种应力效应将导致晶体管的特性漂移，造成临界(Threshold)电压逐渐劣化的现象，进而使移位寄存器电路的驱动力大幅降低甚至无法正常运作。
因此，在移位寄存器中设计出一种可以自动回复晶体管的初始电性以抵抗应力效应造成的影响是非常重要的议题。
发明内容
本发明说明了一种移位寄存器，包含第一稳定下拉控制电路、第二稳定下拉控制电路、第一稳定下拉电路、第二稳定下拉电路、上拉电路、上拉控制电路以及主要下拉电路。第一稳定下拉控制电路用以根据移位寄存器的第一驱动信号、第一控制信号及第二控制信号输出第一输出信号。第二稳定下拉控制电路，用以根据第一驱动信号、第一控制信号及第二控制信号输出第二输出信号。第一稳定下拉电路是耦接于第一稳定下拉控制电路及固定电压端，用以根据第一输出信号下拉第一驱动信号及移位寄存器输出的第一栅极驱动信号。第二稳定下拉电路是耦接于第二稳定下拉控制电路及固定电压端，用以根据第二输出信号下拉第一驱动信号及移位寄存器输出的第一栅极驱动信号。上拉电路是耦接于第一稳定下拉电路及第二稳定下拉电路，用以根据脉冲信号及第一驱动信号输出第一栅极驱动信号。上拉控制电路是耦接于第一稳定下拉电路及第二稳定下拉电路，用以根据脉冲信号、第一驱动信号及第一栅极驱动信号输出第二驱动信号。主要下拉电路是耦接于上拉控制电路及固定电压端，用以根据第二栅极驱动信号下拉第一驱动信号。
附图说明
图1为本发明的移位寄存器的电路架构示意图。
图2为本发明的移位寄存器中，第一稳定下拉控制电路的第一实施例。
图3为图2的移位寄存器中，第一驱动信号、第一控制信号及第二控制信号的波形示意图。
图4为图2实施例中，第二稳定下拉控制电路的示意图。
图5为本发明的移位寄存器中，第一稳定下拉控制电路的第二实施例。
图6为图5实施例中，第二稳定下拉控制电路的示意图。
图7为本发明的移位寄存器中，第一稳定下拉控制电路的第三实施例。
图8为图7实施例中，第二稳定下拉控制电路的示意图。
其中，附图标记：
100 移位寄存器
PDC1 第一稳定下拉控制电路
PDC2 第二稳定下拉控制电路
PD1 第一稳定下拉电路
PD2 第二稳定下拉电路
KPD 主要下拉电路
PUC 上拉控制电路
PU 上拉电路
T51至T55 晶体管开关
T32、T42、T33、T43、T21、T41
T11及T12 晶体管开关
T61至T65 晶体管开关
LC1 第一控制信号
LC2 第二控制信号
VSS 固定电压端
Q(n) 第一驱动信号
Q(n+2) 第二驱动信号
HC(n) 脉冲信号
G(n) 第一栅极驱动信号
G(n+4) 第二栅极驱动信号
P(n) 第一输出信号
K(n) 第二输出信号
P1至P6 时间点
具体实施方式
图1为本发明的移位寄存器100的电路架构示意图。在图1中，移位寄存器100包含了7个子电路，每一个子电路的区域示意为虚线范围内的区域，移位寄存器100中的7个子电路分别为第一稳定下拉控制电路PDC1、第二稳定下拉控制电路PDC2、第一稳定下拉电路PD1、第二稳定下拉电路PD2、主要下拉电路KPD、上拉控制电路PUC以及上拉电路PU。第一稳定下拉控制电路PDC1包含5个晶体管开关T51至T55。第二稳定下拉控制电路PDC2包含5个晶体管开关T61至T65。第一稳定下拉电路PD1包含2个晶体管开关T32及T42。第二稳定下拉电路PD2包含2个晶体管开关T33及T43。主要下拉电路KPD包含晶体管开关T41。上拉控制电路PUC包含2个晶体管开关T11及T12。上拉电路PU包含晶体管开关T21。第一稳定下拉控制电路PDC1用以根据移位寄存器100的第一驱动信号Q(n)、第一控制信号LC1及第二控制信号LC2输出第一输出信号P(n)。第二稳定下拉控制电路PDC2，用以根据第一驱动信号Q(n)、第一控制信号LC1及第二控制信号LC2输出第二输出信号K(n)。第一稳定下拉电路PD1是耦接于第一稳定下拉控制电路PDC1及固定电压端VSS，用以根据第一输出信号P(n)下拉第一驱动信号Q(n)及移位寄存器100输出的第一栅极驱动信号G(n)。第二稳定下拉电路PD2是耦接于第二稳定下拉控制电路PDC2及固定电压端VSS，用以根据第二输出信号K(n)下拉第一驱动信号Q(n)及移位寄存器输出的第一栅极驱动信号G(n)。上拉电路PU是耦接于第一稳定下拉电路PD1及第二稳定下拉电路PD2，用以根据脉冲信号HC(n)及第一驱动信号Q(n)输出第一栅极驱动信号G(n)。上拉控制电路PUC是耦接于第一稳定下拉电路PD1及第二稳定下拉电路PD2，用以根据脉冲信号HC(n)、第一驱动信号Q(n)及第一栅极驱动信号G(n)输出第二驱动信号Q(n+2)。主要下拉电路KPD是耦接于上拉控制电路PUC及固定电压端VSS，用以根据第二栅极驱动信号G(n+4)下拉第一驱动信号Q(n)。在图1中，第一稳定下拉控制电路PDC1的5个晶体管开关T51至T55、第二稳定下拉控制电路PDC2的5个晶体管开关T61至T65、第一稳定下拉电路PD1的2个晶体管开关T32及T42、第二稳定下拉电路PD2的2个晶体管开关T33及T43、主要下拉电路KPD的晶体管开关T41、上拉控制电路PUC的2个晶体管开关T11及T12，以及上拉电路PU的晶体管开关T21可均为N型金氧半晶体管。第一控制信号LC1与第二控制信号LC2为反向。在此，第一驱动信号Q(n)表示本级(第n级)移位寄存器的驱动信号，第一栅极驱动信号G(n)表示本级(第n级)移位寄存器的栅极驱动信号，第二驱动信号Q(n+2)表示第(n+2)级移位寄存器的驱动信号，第二栅极驱动信号G(n+4)表示第(n+4)级移位寄存器的栅极驱动信号。而固定电压端VSS于此可为一个固定的低电压端。移位寄存器的索引值n为正整数。传统的移位寄存器在第一稳定下拉控制电路PDC1及第二稳定下拉控制电路PDC2内的晶体管开关容易发生单极性的应力效应(Stress Effect)，且无法回复。底下将详述本发明的移位寄存器100如何将第一稳定下拉控制电路PDC1以及第二稳定下拉控制电路PDC2内晶体管开关的应力效应(Stress Effect)回复成原始电性的步骤。
图2为本发明的移位寄存器100中，第一稳定下拉控制电路PDC1的第一实施例。图2中，第一稳定下拉控制电路PDC1包含了5个晶体管开关T51至T55，分别为第一晶体管开关T51、第二晶体管开关T52、第三晶体管开关T53、第四晶体管开关T54以及第五晶体管开关T55。第一晶体管开关T51包含第一端、控制端以及第二端。第一端用以接收第一控制信号LC1，控制端是耦接于第一晶体管开关T51的第一端。第二晶体管开关T52包含第一端、控制端以及第二端。第一端是耦接于第一晶体管开关T51的第二端，控制端用以接收第一驱动信号Q(n)，第二端用以接收第二控制信号LC2。第三晶体管开关T53包含第一端、控制端以及第二端。第一端是耦接于第一晶体管开关T51的第一端，控制端是耦接于第一晶体管开关T1的第二端。第四晶体管开关T54包含第一端、控制端以及第二端。第一端是耦接于第三晶体管开关T53的第二端，控制端是耦接于第二晶体管开关T52的控制端，第二端是耦接于第二晶体管开关T52的第二端。第五晶体管开关T55包含第一端、控制端以及第二端。第一端是耦接于第三晶体管T53开关的第一端，控制端是耦接于第三晶体管开关T53的第二端，第二端是耦接于第五晶体管T55开关的控制端，用以输出第一输出信号P(n)。
图3为图2的移位寄存器100中第一稳定下拉控制电路PDC1，第一驱动信号Q(n)、第一控制信号LC1及第二控制信号LC2的波形示意图。第一驱动信号Q(n)的上面虚线表示60伏特电压的准位，中间虚线表示30伏特电压的准位，而下面虚线表示-6伏特电压的准位。第一控制信号LC1的起始电压值为虚线所示的30伏特的准位，第二控制信号LC2的起始电压值为虚线所示的-9伏特的准位。如同前述，第一控制信号LC1与第二控制信号LC2为反向。以下将针对时间点P1至时间点P6分析第一稳定下拉控制电路PDC1于图2所示的电路中，第二晶体管开关T52以及第四晶体管开关T54的栅极压差情况。
当第一稳定下拉控制电路PDC1于时间点P1至时间点P2的区间内时，此时，第一驱动信号Q(n)在预充电(Pre-charge)的操作区间，电压为30伏特。第二控制信号LC2的电压为-9伏特。因此第二晶体管开关T52以及第四晶体管开关T54所承受的栅极压差(Vgs)为39伏特。当第一稳定下拉控制电路PDC1于时间点P2至时间点P3的区间内时，此时，第一驱动信号Q(n)在耦合(Coupling)的操作区间，电压为60伏特。第二控制信号LC2的电压为-9伏特。因此第二晶体管开关T52以及第四晶体管开关T54所承受的栅极压差(Vgs)为69伏特。这种较大的栅极压差将会使第二晶体管开关T52以及第四晶体管开关T54产生应力效应(Stress Effect)，若此应力效应在之后未被回复，同极性的电荷会累积在晶体管开关的栅极使得晶体管开关的临界(Threshold)电压劣化。当第一稳定下拉控制电路PDC1于时间点P3至时间点P4的区间内时，此时，第一驱动信号Q(n)在保存(Hold)的操作区间，电压为30伏特，第二控制信号LC2的电压为-9伏特。因此第二晶体管开关T52以及第四晶体管开关T54所承受的栅极压差(Vgs)如同时间点P1至时间点P2的区间内的状态，为39伏特。当第一稳定下拉控制电路PDC1于时间点P5至时间点P6的区间内时，第一驱动信号Q(n)的电压为-6伏特。此时，第二控制信号LC2的电压(-9伏特)正逐渐上升至第一控制信号LC1的电压(30伏特)，而第一控制信号LC1的电压(30伏特)正逐渐下降至第二控制信号LC2的电压(-9伏特)。因此，在这个区间内，第二晶体管开关T52以及第四晶体管开关T54所承受的栅极压差(Vgs)将随着第二控制信号LC2逐渐上升的电压而变小。当第一稳定下拉控制电路PDC1于时间点P6之后时，第一驱动信号Q(n)的电压为-6伏特。此时，第二控制信号LC2的电压为30伏特。因此第二晶体管开关T52以及第四晶体管开关T54所承受的栅极压差(Vgs)为-36伏特。
由上所述，第一稳定下拉控制电路PDC1的第二晶体管开关T52以及第四晶体管开关T54虽然于时间点P1至时间点P4的区间内承受了正极性的高栅极压差，但第二晶体管开关T52以及第四晶体管开关T54于时间点P6之后承受了负极性的高栅极压差(Vgs)。因此，第二晶体管开关T52以及第四晶体管开关T54的栅极并不会累积过多单一极性的电荷，第二晶体管开关T52以及第四晶体管开关T54于时间点P6之后利用了负极性的栅极压差(Vgs)补偿因正极性的栅极压差(Vgs)而漂移的电性。换言之，第二晶体管开关T52以及第四晶体管开关T54于时间点P6之后，其被应力作用漂移的电性可以被部分补偿回来至晶体管开关的初始电性。因此，本实施例的移位寄存器100较不会因应力效应而导致移位寄存器电路100效能变差的问题。
图4为图2实施例中，第二稳定下拉控制电路PDC2的示意图。在图4中，第二稳定下拉控制电路PDC2相似于图2中的第一稳定下拉控制电路PDC1，亦具有5个晶体管开关，包含第六晶体管开关T61、第七晶体管开关T62、第八晶体管开关T63、第九晶体管开关T64以及第十晶体管开关T65。这5个晶体管开关与图2中的第一稳定下拉控制电路PDC1的晶体管开关功能相同，故不再赘述。而图4的第二稳定下拉控制电路PDC2与图2的第一稳定下拉控制电路PDC1的相异之处在于接收第一控制信号LC1及第二控制信号LC2的端点是相反的，且第二稳定下拉控制电路PDC2会输出一个第二输出信号K(n)。然而，在图4的第二稳定下拉控制电路PDC2中，第一驱动信号Q(n)、第一控制信号LC1以及第二控制信号LC2在时间点P1至P6的波形图相同于图3。因此，第二稳定下拉控制电路PDC2内的第七晶体管开关T62以及第九晶体管开关T64，其单一极性的应力效应(Stress Effect)也会被随后另一极性的栅极压差(Vgs)而抵销，故其不会因应力效应而导致移位寄存器电路100效能变差的原理相似于图2的第一稳定下拉控制电路PDC1，故不再赘述。
图5为本发明的移位寄存器中，第一稳定下拉控制电路PDC1的第二实施例。类比于图2第一稳定下拉控制电路PDC1的第一实施例，本实施例第一稳定下拉控制电路PDC1中的第五晶体管开关T55的控制端耦接于第二晶体管开关T52的第二端，用以接收第二控制信号LC2。而第五晶体管开关T55于本实施例的其功效同为图2实施例的功效，为当第五晶体管开关T55接收到高电压的控制信号时(于本实施例为第二控制信号LC2为高电压的信号时)，导通第五晶体管开关T55以消耗掉(Exhaust)由第二控制信号LC2经过并联的第二晶体管开关T52及第四晶体管开关T54的多于电荷。在图5实施例中，由于第一晶体管开关T51、第二晶体管开关T52、第三晶体管开关T53以及第四晶体管开关T54皆相同于图2实施例中的情况，且第一驱动信号Q(n)、第一控制信号LC1以及第二控制信号LC2在时间点P1至P6的波形图相同于图3。因此，本实施例第一稳定下拉控制电路PDC1内的第二晶体管开关T52以及第四晶体管开关T54，其单一极性的应力效应(Stress Effect)也会被随后另一极性的栅极压差(Vgs)而抵销，故其不会因应力效应而导致移位寄存器电路100效能变差的原理相同于图2所述的第一稳定下拉控制电路PDC1，故于此将不再赘述。
图6为图5实施例中，第二稳定下拉控制电路PDC2的示意图。在图6中，第二稳定下拉控制电路PDC2相似于图5中的第一稳定下拉控制电路PDC1，亦具有5个晶体管开关，包含第六晶体管开关T61、第七晶体管开关T62、第八晶体管开关T63、第九晶体管开关T64以及第十晶体管开关T65。这5个晶体管开关与图5中的第一稳定下拉控制电路PDC1的晶体管开关功能相同，故不再赘述。而图6的第二稳定下拉控制电路PDC2与图5的第一稳定下拉控制电路PDC1的相异之处在于接收第一控制信号LC1及第二控制信号LC2的端点是相反的，第十晶体管开关T65的控制端为接收第一控制信号LC1，且第二稳定下拉控制电路PDC2会输出一个第二输出信号K(n)。然而，在图6的第二稳定下拉控制电路PDC2中，第一驱动信号Q(n)、第一控制信号LC1以及第二控制信号LC2在时间点P1至P6的波形图相同于图3。因此，第二稳定下拉控制电路PDC2内的第七晶体管开关T62以及第九晶体管开关T64，其单一极性的应力效应(Stress Effect)也会被随后另一极性的栅极压差(Vgs)而抵销，故其不会因应力效应而导致移位寄存器电路100效能变差的原理相似于图5的第一稳定下拉控制电路PDC1，故不再赘述。
图7为本发明的移位寄存器中，第一稳定下拉控制电路PDC1的第三实施例。类比于图2第一稳定下拉控制电路PDC1的第一实施例，本实施例第一稳定下拉控制电路PDC1中的第五晶体管开关T55的第一端耦接于第三晶体管开关T53的第二端，用以输出第一输出信号P(n)。第五晶体管开关T55的控制端耦接于第二晶体管开关T52的第二端，用以接收第二控制信号LC2。第五晶体管开关T55的第二端耦接于固定电压端VSS。而第五晶体管开关T55于本实施例的其功效同为图2及图5实施例的功效，为当第五晶体管开关T55接收到高电压的控制信号时(于本实施例为第二控制信号LC2为高电压的信号时)，导通第五晶体管开关T55以消耗掉(Exhaust)由第二控制信号LC2经过并联的第二晶体管开关T52及第四晶体管开关T54的多于电荷。在图7实施例中，由于第一晶体管开关T51、第二晶体管开关T52、第三晶体管开关T53以及第四晶体管开关T54皆相同于图2实施例中的情况，且第一驱动信号Q(n)、第一控制信号LC1以及第二控制信号LC2在时间点P1至P6的波形图相同于图3。因此，本实施例第一稳定下拉控制电路PDC1内的第二晶体管开关T52以及第四晶体管开关T54，其单一极性的应力效应(Stress Effect)也会被随后另一极性的栅极压差(Vgs)而抵销，故其不会因应力效应而导致移位寄存器电路100效能变差的原理相同于图2及图5所述的第一稳定下拉控制电路PDC1，故于此将不再赘述。
图8为图7实施例中，第二稳定下拉控制电路PDC2的示意图。在图8中，第二稳定下拉控制电路PDC2相似于图7中的第一稳定下拉控制电路PDC1，亦具有5个晶体管开关，包含第六晶体管开关T61、第七晶体管开关T62、第八晶体管开关T63、第九晶体管开关T64以及第十晶体管开关T65。这5个晶体管开关与图7中的第一稳定下拉控制电路PDC1的晶体管开关功能相同，故不再赘述。而图8的第二稳定下拉控制电路PDC2与图7的第一稳定下拉控制电路PDC1的相异之处在于接收第一控制信号LC1及第二控制信号LC2的端点是相反的，第十晶体管开关T65的控制端为接收第一控制信号LC1，且第二稳定下拉控制电路PDC2会输出一个第二输出信号K(n)。然而，在图8的第二稳定下拉控制电路PDC2中，第一驱动信号Q(n)、第一控制信号LC1以及第二控制信号LC2在时间点P1至P6的波形图相同于图3。因此，第二稳定下拉控制电路PDC2内的第七晶体管开关T62以及第九晶体管开关T64，其单一极性的应力效应(Stress Effect)也会被随后另一极性的栅极压差(Vgs)而抵销，故其不会因应力效应而导致移位寄存器电路100效能变差的原理相似于图7的第一稳定下拉控制电路PDC1，故不再赘述。
综上所述，本发明描述了一种具有回复晶体管开关的应力效应的移位寄存器，主要概念为利用移位寄存器内部成对且相反的二个控制信号，将控制信号取代固定电压端并耦接于稳定下拉控制电路的端点。由于二个控制信号经过一段时间后电压极性会被反转，这个电压极性反转的效果将使对应的晶体管开关，其栅极跨压的极性发生改变，而这个栅极跨压极性改变的现象将会抵消因单一极性电荷累积的应力效应(Stress Effect)影响，进而缓和因应力效应而导致移位寄存器电路的驱动力将变低甚至无法正常运作的问题。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求书保护范围所做的均等变化与修改，皆应属本发明的涵盖范围。
Claims (10)
1.一种移位寄存器，其特征在于，包含：
一第一稳定下拉控制电路，用以根据该移位寄存器的一第一驱动信号、一第一控制信号及一第二控制信号输出一第一输出信号；
一第二稳定下拉控制电路，用以根据该第一驱动信号、该第一控制信号及该第二控制信号输出一第二输出信号；
一第一稳定下拉电路，耦接于该第一稳定下拉控制电路及一固定电压端，用以根据该第一输出信号下拉该第一驱动信号及该移位寄存器输出的一第一栅极驱动信号；
一第二稳定下拉电路，耦接于该第二稳定下拉控制电路及该固定电压端，用以根据该第二输出信号下拉该第一驱动信号及该移位寄存器输出的一第一栅极驱动信号；
一上拉电路，耦接于该第一稳定下拉电路及该第二稳定下拉电路，用以根据一脉冲信号及该第一驱动信号输出该第一栅极驱动信号；
一上拉控制电路，耦接于该第一稳定下拉电路及该第二稳定下拉电路，用以根据一脉冲信号、该第一驱动信号及该第一栅极驱动信号输出一第二驱动信号；及
一主要下拉电路，耦接于该上拉控制电路及该固定电压端，用以根据一第二栅极驱动信号下拉该第一驱动信号。
2.如权利要求1所述的移位寄存器，其特征在于，该第一稳定下拉控制电路包含：
一第一晶体管开关，包含：
一第一端，用以接收该第一控制信号；
一控制端，耦接于该第一晶体管开关的该第一端；及
一第二端；
一第二晶体管开关，包含：
一第一端，耦接于该第一晶体管开关的该第二端；
一控制端，用以接收该第一驱动信号；及
一第二端，用以接收该第二控制信号；
一第三晶体管开关，包含：
一第一端，耦接于该第一晶体管开关的该第一端；
一控制端，耦接于该第一晶体管开关的该第二端；及
一第二端；
一第四晶体管开关，包含：
一第一端，耦接于该第三晶体管开关的该第二端；
一控制端，耦接于该第二晶体管开关的该控制端；及
一第二端，耦接于该第二晶体管开关的该第二端；及
一第五晶体管开关，包含：
一第一端，耦接于该第三晶体管开关的该第一端；
一控制端，耦接于该第三晶体管开关的该第二端；及
一第二端，耦接于该第五晶体管开关的该控制端，用以输出该第一输出信号。
3.如权利要求2所述的移位寄存器，其特征在于，该第二稳定下拉控制电路包含：
一第六晶体管开关，包含：
一第一端，用以接收该第二控制信号；
一控制端，耦接于该第六晶体管开关的该第一端；及
一第二端；
一第七晶体管开关，包含：
一第一端，耦接于该第六晶体管开关的该第二端；
一控制端，用以接收该第一驱动信号；及
一第二端，用以接收该第一控制信号；
一第八晶体管开关，包含：
一第一端，耦接于该第六晶体管开关的该第一端；
一控制端，耦接于该第六晶体管开关的该第二端；及
一第二端；
一第九晶体管开关，包含：
一第一端，耦接于该第八晶体管开关的该第二端；
一控制端，耦接于该第七晶体管开关的该控制端；及
一第二端，耦接于该第七晶体管开关的该第二端；及
一第十晶体管开关，包含：
一第一端，耦接于该第八晶体管开关的该第一端；
一控制端，耦接于该第八晶体管开关的该第二端；及
一第二端，耦接于该第十晶体管开关的该控制端，用以输出该第二输出信号。
4.如权利要求1所述的移位寄存器，其特征在于，该第一稳定下拉控制电路包含：
一第一晶体管开关，包含：
一第一端，用以接收该第一控制信号；
一控制端，耦接于该第一晶体管开关的该第一端；及
一第二端；
一第二晶体管开关，包含：
一第一端，耦接于该第一晶体管开关的该第二端；
一控制端，用以接收该第一驱动信号；及
一第二端，用以接收该第二控制信号；
一第三晶体管开关，包含：
一第一端，耦接于该第一晶体管开关的该第一端；
一控制端，耦接于该第一晶体管开关的该第二端；及
一第二端；
一第四晶体管开关，包含：
一第一端，耦接于该第三晶体管开关的该第二端；
一控制端，耦接于该第二晶体管开关的该控制端；及
一第二端，耦接于该第二晶体管开关的该第二端；及
一第五晶体管开关，包含：
一第一端，耦接于该第三晶体管开关的该第一端；
一控制端，耦接于该第二晶体管开关的该第二端；及
一第二端，耦接于该第三晶体管开关的该第二端，用以输出该第一输出信号。
5.如权利要求4所述的移位寄存器，其特征在于，该第二稳定下拉控制电路包含：
一第六晶体管开关，包含：
一第一端，用以接收该第二控制信号；
一控制端，耦接于该第六晶体管开关的该第一端；及
一第二端；
一第七晶体管开关，包含：
一第一端，耦接于该第六晶体管开关的该第二端；
一控制端，用以接收该第一驱动信号；及
一第二端，用以接收该第一控制信号；
一第八晶体管开关，包含：
一第一端，耦接于该第六晶体管开关的该第一端；
一控制端，耦接于该第六晶体管开关的该第二端；及
一第二端；
一第九晶体管开关，包含：
一第一端，耦接于该第八晶体管开关的该第二端；
一控制端，耦接于该第七晶体管开关的该控制端；及
一第二端，耦接于该第七晶体管开关的该第二端；及
一第十晶体管开关，包含：
一第一端，耦接于该第八晶体管开关的该第一端；
一控制端，耦接于该第七晶体管开关的该第二端；及
一第二端，耦接于该第八晶体管开关的该第二端，用以输出该第一输出信号。
6.如权利要求1所述的移位寄存器，其特征在于，该第一稳定下拉控制电路包含：
一第一晶体管开关，包含：
一第一端，用以接收该第一控制信号；
一控制端，耦接于该第一晶体管开关的该第一端；及
一第二端；
一第二晶体管开关，包含：
一第一端，耦接于该第一晶体管开关的该第二端；
一控制端，用以接收该第一驱动信号；及
一第二端，用以接收该第二控制信号；
一第三晶体管开关，包含：
一第一端，耦接于该第一晶体管开关的该第一端；
一控制端，耦接于该第一晶体管开关的该第二端；及
一第二端；
一第四晶体管开关，包含：
一第一端，耦接于该第三晶体管开关的该第二端；
一控制端，耦接于该第二晶体管开关的该控制端；及
一第二端，耦接于该第二晶体管开关的该第二端；及
一第五晶体管开关，包含：
一第一端，耦接于该第四晶体管开关的该第一端，用以输出该第一输出信号；
一控制端，耦接于该第二晶体管开关的该第二端；及
一第二端，耦接于该固定电压端。
7.如权利要求6所述的移位寄存器，其特征在于，该第二稳定下拉控制电路包含：
一第六晶体管开关，包含：
一第一端，用以接收该第二控制信号；
一控制端，耦接于该第六晶体管开关的该第一端；及
一第二端；
一第七晶体管开关，包含：
一第一端，耦接于该第六晶体管开关的该第二端；
一控制端，用以接收该第一驱动信号；及
一第二端，用以接收该第一控制信号；
一第八晶体管开关，包含：
一第一端，耦接于该第六晶体管开关的该第一端；
一控制端，耦接于该第六晶体管开关的该第二端；及
一第二端；
一第九晶体管开关，包含：
一第一端，耦接于该第八晶体管开关的该第二端；
一控制端，耦接于该第七晶体管开关的该控制端；及
一第二端，耦接于该第七晶体管开关的该第二端；及
一第十晶体管开关，包含：
一第一端，耦接于该第九晶体管开关的该第一端，用以输出该第一输出信号；
一控制端，耦接于该第七晶体管开关的该第二端；及
一第二端，耦接于该固定电压端。
8.如权利要求1至7中任一所述的移位寄存器，其特征在于，该第一驱动信号为一第n级移位寄存器的一驱动信号，该第二驱动信号为一第(n+2)级移位寄存器的一驱动信号，该第一栅极驱动信号为该第n级移位寄存器的一栅极驱动信号，该第二栅极驱动信号为一第(n+4)级移位寄存器的一栅极驱动信号，且该第一控制信号以与该第二控制信号为反向，其中n为一正整数。
9.如权利要求3、5或7所述的移位寄存器，其特征在于，该第一晶体管开关、该第二晶体管开关、该第三晶体管开关、该第四晶体管开关、该第五晶体管开关、该第六晶体管开关、该第七晶体管开关、该第八晶体管开关、该第九晶体管开关及该第十晶体管开关皆为N型金氧半晶体管。
10.如权利要求1所述的移位寄存器，其特征在于，该固定电压端为一低电压端。
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