CN103928009A - 用于窄边框液晶显示器的栅极驱动器 - Google Patents

用于窄边框液晶显示器的栅极驱动器 Download PDF

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Abstract

本发明的栅极驱动器将下拉保持电路和信号的有效结合，可以对电路的架构有效的删减，能真正的做到超窄边框栅极驱动器的设计。此外，第一下拉保持电路的晶体管采用等效二极管的连接方式可以有效低降低电压偏移作用，延长GOA电路的操作时间，增加液晶显示器的使用寿命。最后，减少第一和第二下拉保持电路使用的晶体管和信号数量，可以减小电路的RC延迟，可以有效地降低电路的功耗，更加有效的降低液晶显示器的能耗。

Description

用于窄边框液晶显示器的栅极驱动器
技术领域
本发明涉及平面显示领域，尤其一种用于窄边框液晶显示器的栅极驱动器。
背景技术
GOA(Gate Driver On Array)电路是利用薄膜晶体管液晶显示器Array制程将栅极驱动器制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式。
GOA电路主要由上拉电路(Pull-up circuit)、上拉控制电路(Pull-up controlcircuit)、下传电路(Transfer circuit)、下拉电路(Pull-down circuit)、下拉保持电路(Pull-down Holding circuit)、以及负责电位抬升的上升电路(Boost circuit)组成。
上拉电路主要负责将输入的时钟信号(Clock)输出至薄膜晶体管(thin filmtransistor，TFT)的栅极，作为液晶显示器的驱动信号。上拉控制电路负责控制上拉电路的打开，一般是由上级GOA电路传递来的信号作用。下拉电路负责在输出扫描信号后，快速地将扫描信号(亦即薄膜晶体管的栅极的电位)拉低为低电平。下拉保持电路则负责将扫描信号和上拉电路的信号(亦即施加于Q点的信号)保持在关闭状态(即设定的负电位)，通常有两个下拉保持电路交替作用。上升电路则负责Q点电位的二次抬升，这样确保上拉电路的G(N)正常输出。
传统GOA电路存在如下不足之处：(1)电路的TFT和信号线的数量较多，这对不利于窄边框显示装置甚至无边框显示装置的设计；(2)较多TFT和信号线的数量，必然会增加RC效应，会使得电路具有较高的能耗，对于低能耗需求的标准较难满足，不能达到未来绿色环保的设计要求。
发明内容
有鉴于此，本发明的目的是提供一种使用较少TFT的栅极驱动器，以解决现有技术的问题。
本发明提供一种栅极驱动器，其包含：数个移位缓存单元，所述数个移位缓存单元系以串联的方式耦接，每一移位缓存单元用来依据第一时钟信号、第二时钟信号以及该每一移位缓存单元的前一个移位缓存单元的驱动信号脉冲，在所述每一移位缓存单元的输出端输出输出信号脉冲。每一移位缓存单元包含：一上拉电路，其包含第一晶体管，其栅极耦接于第一节点，源极耦接于第一时钟信号，漏极耦接于该输出端，用来依据该第一时钟信号，由该输出端提供该输出信号脉冲；一下传电路，其包含第二晶体管，其栅极耦接于该第一节点，源极耦接于第一时钟信号，漏极耦接于驱动信号端，用来依据该第一时钟信号，由该驱动信号端输出驱动信号脉冲；一上拉控制电路，其包含第三晶体管，其栅极耦接于该每一移位缓存单元的前一个移位缓存单元的输出信号端，源极耦接于该每一移位缓存单元的前一个移位缓存单元的驱动信号端，漏极耦接于该第一节点，用来依据该每一移位缓存单元的前一个移位缓存单元的该驱动信号脉冲，导通该上拉电路；一上升电路，耦接于该第一节点和该输出端之间，用来抬升该第一节点的电位；一第一下拉保持电路，耦接于该第一节点、该第一时钟信号、第一固定电压以及第二固定电压，用来依据维持该第一节点的低电平；一第二下拉保持电路，耦接于该第一节点、该每一移位缓存单元的下两个移位缓存单元的驱动信号端、该第一固定电压以及该第二固定电压，用来依据该每一移位缓存单元的下两个移位缓存单元的驱动信号，下拉该第一节点的电位；以及一下拉电路，耦接于该第一固定电压、该驱动信号端以及该每一移位缓存单元的下一个移位缓存单元的驱动信号端，用来下拉该第一节点的电位至该第一固定电压。
依据本发明，所述第一下拉保持电路包含：第四晶体管，其栅极耦接于该第一时钟信号，源极耦接于第一时钟信号，漏极耦接于第二节点；第五晶体管，其栅极耦接于该驱动信号端，源极耦接于该第二节点，漏极耦接于该第二电源电压；第六晶体管，其栅极耦接于该每一移位缓存单元的前一个移位缓存单元的驱动信号端，源极耦接于该第二节点，漏极耦接于该第二电源电压；第七晶体管，其栅极耦接于该第二时钟信号或是该第二节点，源极耦接于该第一时钟信号，漏极耦接于该第二节点；第八晶体管，其栅极耦接于该第二节点，源极耦接于该输出端，漏极耦接于该第一电源电压；第九晶体管，其栅极耦接于该第二节点，源极耦接于该第一节点，漏极耦接于该第一电源电压；以及第十晶体管，其栅极耦接于该第二节点，源极耦接于该驱动信号端，漏极耦接于该第二电源电压。
依据本发明，所述第二下拉保持电路包含：第十一晶体管，其栅极耦接于该每一移位缓存单元的下两个移位缓存单元的驱动信号端，源极耦接于该第一节点，漏极耦接于该第一电源电压。
依据本发明，所述第二下拉保持电路另包含：第十二晶体管，其栅极耦接于该每一移位缓存单元的下两个移位缓存单元的驱动信号端，源极耦接于该输出端，漏极耦接于该第一电源电压。
依据本发明，所述下拉电路包含：第十三晶体管，其栅极耦接于该每一移位缓存单元的下一个移位缓存单元的驱动信号端，源极耦接于该驱动信号端，漏极耦接于该第二电源电压。
依据本发明，所述下拉电路另包含：第十四晶体管，其栅极耦接于该每一移位缓存单元的下一个移位缓存单元的驱动信号端，源极耦接于该输出端，漏极耦接于该第一电源电压。
依据本发明，所述下拉电路另包含：第十五晶体管，其栅极耦接于该每一移位缓存单元的下一个移位缓存单元的驱动信号端，源极耦接于该第一节点，漏极耦接于该第一电源电压。
依据本发明，所述下拉电路另包含：第十五晶体管，其栅极耦接于该每一移位缓存单元的下一个移位缓存单元的驱动信号端，源极耦接于该第一节点；以及第十六晶体管，其栅极和源极皆耦接于该第十五晶体管的漏极，漏极耦接于该第一电源电压。
依据本发明，所述上升电路是一电容。
依据本发明，该第一固定电压的电压大于该第二固定电压。
相较于现有技术，本发明的栅极驱动器将下拉保持电路和信号的有效结合，可以对电路的架构有效的删减，能真正的做到超窄边框栅极驱动器的设计。此外，第一下拉保持电路的第七晶体管采用等效二极管的连接方式可以有效低降低第二节点P(N)的电压偏移作用，延长GOA电路的操作时间，增加液晶显示器的使用寿命。最后，减少第一和第二下拉保持电路使用的晶体管和信号数量，可以减小电路的RC延迟，可以有效地降低电路的功耗，更加有效的降低液晶显示器的能耗。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
图1是本发明的液晶显示器的功能方块图。
图2是本发明的栅极驱动器的移位缓存单元的方块图。
图3A是图2移位缓存单元的第一实施例的电路图。
图3B是图3A所示各种输入信号、输出信号和节点电压的时序图。
图4A是图2移位缓存单元的第二实施例的电路图。
图4B是图4A所示各种输入信号、输出信号和节点电压的时序图。
图5A是图2移位缓存单元的第三实施例的电路图。
图5B是图5A所示各种输入信号、输出信号和节点电压的时序图。
图6A是图2移位缓存单元的第四实施例的电路图。
图6B是图6A所示各种输入信号、输出信号和节点电压的时序图。
图7A是图2移位缓存单元的第五实施例的电路图。
图7B是图7A所示各种输入信号、输出信号和节点电压的时序图。
图8A是图2移位缓存单元的第六实施例的电路图。
图8B是图8A所示各种输入信号、输出信号和节点电压的时序图。
图9A是图2移位缓存单元的第七实施例的电路图。
图9B是图9A所示各种输入信号、输出信号和节点电压的时序图。
图10A是图2移位缓存单元的第八实施例的电路图。
图10B是图10A所示各种输入信号、输出信号和节点电压的时序图。
图11A是图2移位缓存单元的第九实施例的电路图。
图11B是图11A所示各种输入信号、输出信号和节点电压的时序图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图1，图1是本发明的液晶显示器10的功能方块图。液晶显示器10包含液晶显示面板12、栅极驱动器(gate driver)14以及源极驱动器(sourcedriver)16。液晶显示面板12包含数个像素(pixel)，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024×768分辨率的液晶显示面板12来说，共需要1024×768×3个像素单元20组合而成。栅极驱动器14输出扫描信号使得每一行的晶体管22依序开启，同时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。当同一行充电完毕后，栅极驱动器14便将该行的扫描信号关闭，然后栅极驱动器14再输出扫描信号将下一行的晶体管22打开，再由源极驱动器16对下一行的像素单元20进行充放电。如此依序下去，直到液晶显示面板12的所有像素单元20都充电完成，再从第一列开始充电。
在目前的液晶显示面板设计中，栅极驱动器14等效上为移位寄存器(shiftregister)，其目的即每隔一固定间隔输出扫描信号至液晶显示面板12。以一个1024×768分辨率的液晶显示面板12以及60Hz的更新频率为例，每一个画面的显示时间约为1/60＝16.67ms。所以每一个扫描信号的脉波约为16.67ms/768＝21.7μs。而源极驱动器16则在这21.7μs的时间内，将像素单元20充放电到所需的电压，以显示出相对应的灰阶。
请参阅图2，图2是本发明的栅极驱动器14的移位缓存单元SR(N)的方块图。栅极驱动器14包含数个串接(cascade-connected)的移位缓存单元SR(N)，N为0或正整数。移位缓存单元SR(N)用来依据第一时钟信号CK、一第二时钟信号XCK以及每一移位缓存单元SR(N)之前一级移位缓存单元SR(N-1)的驱动信号脉冲ST(N-1)输出每一移位缓存单元SR(N)的扫描信号。当第一级移位缓存单元100(1)自输入端ST(0)接收到起始脉冲(start pulse)后，移位缓存单元100(1)就会隔一标准时钟(clock cycle)输出产生输出信号脉冲ST(1)，接下来，每一移位缓存单元SR(N)依据第一时钟信号CK、第二时钟信号XCK以及每一移位缓存单元SR(N)的前一级移位缓存单元SR(N-1)于驱动信号端ST(N-1)输出的驱动信号脉冲，以每隔一标准时钟于输出端OUT(N)输出该每一移位缓存单元SR(N)的输出信号，该输出信号即扫描信号脉冲，用来输出并开启对应的像素单元112的晶体管。第一时钟信号CK与第二时钟信号XCK的相位相差180度。
每一移位缓存单元SR(N)包含上拉控制电路(pull-up control circuit)100、上拉电路(pull-up circuit)200、下传电路(transfer circuit)300、下拉电路(pull-down circuit)400以及下拉保持电路500。下拉保持电路500包含第一下拉保持电路510和第二下拉保持电路520。
请参阅图3A，图3A是图2移位缓存单元SR(N)的第一实施例的电路图。上拉电路200可以是第一晶体管T1，其栅极耦接于第一节点Q(N)，源极耦接于第一时钟信号CK，漏极耦接于该输出端G(N)，用来依据第一时钟信号CK，由输出端G(N)提供输出信号脉冲。下传电路300可以是第二晶体管T2，其栅极耦接于该第一节点Q(N)，源极耦接于第一时钟信号CK，漏极耦接于驱动信号端ST(N)，用来依据第一时钟信号CK，由驱动信号端ST(N)输出驱动信号脉冲。上拉控制电路100可以是第三晶体管T3，其栅极耦接于前一个移位缓存单元SR(N-1)的输出信号端G(N-1)，源极耦接于前一个移位缓存单元SR(N-1)的驱动信号端ST(N-1)，漏极耦接于第一节点Q(N)，用来依据前一个移位缓存单元SR(N-1)的驱动信号脉冲，导通上拉电路200。上升电路600可以是一电容Cb，其耦接于第一节点Q(N)和输出端G(N)之间，用来抬升第一节点的电位Q(N)。第一下拉保持电路510耦接于第一节点G(N)、第一时钟信号CK、第一固定电压VSS1以及第二固定电压VSS2，用来依据维持第一节点Q(N)的低电平。第二下拉保持电路520耦接于第一节点Q(N)、每一移位缓存单元的下两个移位缓存单元SR(N+2)的驱动信号端ST(N+2)、第一固定电压VSS1以及第二固定电压VSS2，用来依据每一移位缓存单元的下两个移位缓存单元SR(N+2)的驱动信号，下拉第一节点Q(N)的电位。下拉电路400耦接于第一固定电压VSS1、驱动信号端ST(N)以及每一移位缓存单元的下一个移位缓存单元SR(n+1)的驱动信号端ST(n+1)，用来下拉第一节点Q(N)的电位至第一固定电压VSS1。较佳实施例中，第一固定电压VSS1的电压大于第二固定电压VSS2。
第一下拉保持电路510包含第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10。第四晶体管T4的栅极耦接于第一时钟信号CK，源极耦接于第一时钟信号CK，漏极耦接于第二节点P(N)。第五晶体管T5的栅极耦接于该驱动信号端ST(N)，源极耦接于该第二节点P(N)，漏极耦接于第二电源电压VSS2。第六晶体管T6的栅极耦接于前一个移位缓存单元SR(N-1)的驱动信号端ST(N-1)，源极耦接于第二节点P(N)，漏极耦接于第二电源电压VSS2。第七晶体管T7的栅极耦接于第二时钟信号XCK，源极耦接于该第一时钟信号CK，漏极耦接于第二节点P(N)。第八晶体管T8的栅极耦接于第二节点P(N)，源极耦接于输出端G(N)，漏极耦接于第一电源电压VSS1。第九晶体管T9的栅极耦接于第二节点P(N)，源极耦接于第一节点Q(N)，漏极耦接于第一电源电压VSS1。第十晶体管T10的栅极耦接于第二节点P(N)，源极耦接于驱动信号端ST(N)，漏极耦接于第二电源电压VSS2。
第二下拉保持电路520包含第十一晶体管T11和第十二晶体管T12。第十一晶体管T11的栅极耦接于该每一移位缓存单元的下两个移位缓存单元SR(N+2)的驱动信号端ST(N+2)，源极耦接于第一节点Q(N)，漏极耦接于第一电源电压VSS1。第十二晶体管T12的栅极耦接于该每一移位缓存单元的下两个移位缓存单元SR(N+2)的驱动信号端ST(N+2)，源极耦接于输出端G(N)，漏极耦接于第一电源电压VSS1。
下拉电路400包含第十三晶体管T13、第十四晶体管T14和第十五晶体管T15。第十三晶体管T13的栅极耦接于该每一移位缓存单元的下一个移位缓存单元SR(n+1)的驱动信号端ST(n+1)，源极耦接于驱动信号端ST(N)，漏极耦接于第二电源电压VSS2。第十四晶体管T14的栅极耦接于该每一移位缓存单元的下一个移位缓存单元SR(n+1)的驱动信号端ST(n+1)，源极耦接于输出端G(N)，漏极耦接于第一电源电压VSS1。第十五晶体管T15的栅极耦接于每一移位缓存单元的下一个移位缓存单元SR(n+1)的驱动信号端ST(n+1)，源极耦接于第一节点Q(N)，漏极耦接于第一电源电压VSS1。
请一并参阅图3A和图3B。图3B是图3A所示各种输入信号、输出信号和节点电压的时序图。第八晶体管T8用来将输出端G(N)维持在低电平。第九晶体管T9用来将第一节点Q(N)维持在低电平。第五晶体管T5用来当驱动信号端ST(N)处于高电平的时候将第二节点P(N)的电位下拉。第六晶体管T6用来当驱动信号端ST(N-1)处于高电平的时候将第二节点P(N)的电位下拉，从而关闭作用期间的下拉保持电路510，以防止对第一节点Q(N)和输出端G(N)输出的影响。第二固定电压VSS2的电位低于第一固定电压VSS1(VSS2<VSS1)的目的是为了通过两段分压原理降低第二节点P(N)的电位。因此第二节点P(N)在作用期间的电位被拉得越低，则第八晶体管T8和第九晶体管T9将会更有效地关闭而不导通，可防止对输出端G(N)的放电导致输出异常。第十二晶体管T12和第十一晶体管T11分别用来在输出端G(N)输出后，在下一时段时下拉第一节点Q(N)和输出端G(N)的电位，以确保第一节点Q(N)和输出端G(N)的电位能快速下拉。
从图3B可以看出，输出端G(N)会被拉到第一固定电压VSS1一样的低电平，第二节点P(N)在第一节点Q(N)和输出端G(N)处于高电平时会被拉到比第一固定电压VSS2更低的电平。这样第八晶体管T8和第九晶体管T9的栅极-源极电压Vgs＝VSS2-VSS1<0，可以有效地降低第八晶体管T8和第九晶体管T9的漏电流。
请参阅图4A和图4B。图4A是图2移位缓存单元SR(N)的第二实施例的电路图。图4B是图4A所示各种输入信号、输出信号和节点电压的时序图。图4A的移位缓存单元SR(N)与图3A的移位缓存单元SR(N)具有相同标号组件者，其操作原理相同，在此不另赘述。图4A和图3A的差异在于，下拉电路400另包含第十六晶体管T16，且第十五晶体管T15和第十六晶体管T16的连结也不相同。第十五晶体管T15的栅极耦接于该每一移位缓存单元的下一个移位缓存单元SR(n+1)的驱动信号端ST(n+1)，源极耦接于该第一节点Q(N)。第十六晶体管T16的栅极和源极皆耦接于该第十五晶体管T15的漏极，漏极耦接于第一电源电压VSS1。图4A的移位缓存单元SR(N)与图3A的移位缓存单元SR(N)的运作原理相同和达成效果相同，在此不另赘述。
请参阅图5A和图5B。图5A是图2移位缓存单元的第三实施例的电路图。图5B是图5A所示各种输入信号、输出信号和节点电压的时序图。图5A的移位缓存单元SR(N)与图3A的移位缓存单元SR(N)具有相同标号组件者，其操作原理相同，在此不另赘述。图5A和图3A的差异在于，第一下拉保持电路510的第七晶体管T7的栅极耦接于第二节点P(N)，可以减小第一时钟信号CK和第二时钟信号XCK信号之间的跨线串扰。相较于图3B，跟据第七晶体管T7的波形，第二节点P(N)能更有效的放电。图5A的移位缓存单元SR(N)与图3A的移位缓存单元SR(N)的运作原理相同和达成效果相同，在此不另赘述。
请参阅图6A和图6B。图6A是图2移位缓存单元的第四实施例的电路图。图6B是图6A所示各种输入信号、输出信号和节点电压的时序图。图6A的移位缓存单元SR(N)与图3A的移位缓存单元SR(N)具有相同标号组件者，其操作原理相同，在此不另赘述。图6A和图3A的差异在于，第二下拉保持电路520没有第十二晶体管T12可以进一步减少晶体管的数量，以减少RC延迟。图6A的移位缓存单元SR(N)与图3A的移位缓存单元SR(N)的运作原理相同和达成效果相同，在此不另赘述。
请参阅图7A和图7B。图7A是图2移位缓存单元的第五实施例的电路图。图7B是图7A所示各种输入信号、输出信号和节点电压的时序图。图6A的移位缓存单元SR(N)与图7A的移位缓存单元SR(N)具有相同标号组件者，其操作原理相同，在此不另赘述。图7A和图6A的差异在于，第一下拉保持电路510的第七晶体管T7的栅极耦接于第二节点P(N)，可以减小第一时钟信号CK和第二时钟信号XCK信号之间的跨线串扰。相较于图6B，跟据第七晶体管T7的波形，第二节点P(N)能更有效的放电。图7A的移位缓存单元SR(N)与图6A的移位缓存单元SR(N)的运作原理相同和达成效果相同，在此不另赘述。
请参阅图8A和图8B。图8A是图2移位缓存单元的第六实施例的电路图。图8B是图8A所示各种输入信号、输出信号和节点电压的时序图。图8A的移位缓存单元SR(N)与图6A的移位缓存单元SR(N)具有相同标号组件者，其操作原理相同，在此不另赘述。图8A和图6A的差异在于，下拉电路400没有第十五晶体管T15可以进一步减少晶体管的数量，以减少RC延迟。图8A的移位缓存单元SR(N)与图6A的移位缓存单元SR(N)的运作原理相同和达成效果相同，在此不另赘述。
请参阅图9A和图9B。图9A是图2移位缓存单元的第七实施例的电路图。图9B是图9A所示各种输入信号、输出信号和节点电压的时序图。图9A的移位缓存单元SR(N)与图8A的移位缓存单元SR(N)具有相同标号组件者，其操作原理相同，在此不另赘述。图9A和图8A的差异在于，第一下拉保持电路510的第七晶体管T7的栅极耦接于第二节点P(N)，可以减小第一时钟信号CK和第二时钟信号XCK信号之间的跨线串扰。相较于图8B，跟据第七晶体管T7的波形，第二节点P(N)能更有效的放电。图9A的移位缓存单元SR(N)与图8A的移位缓存单元SR(N)的运作原理相同和达成效果相同，在此不另赘述。
请参阅图10A和图10B。图10A是图2移位缓存单元的第八实施例的电路图。图10B是图10A所示各种输入信号、输出信号和节点电压的时序图。图10A的移位缓存单元SR(N)与图8A的移位缓存单元SR(N)具有相同标号组件者，其操作原理相同，在此不另赘述。图10A和图8A的差异在于，下拉电路400没有第十四晶体管T14可以进一步减少晶体管的数量，以减少RC延迟。图10A的移位缓存单元SR(N)与图8A的移位缓存单元SR(N)的运作原理相同和达成效果相同，在此不另赘述。
请参阅图11A和图11B。图11A是图2移位缓存单元的第九实施例的电路图。图11B是图11A所示各种输入信号、输出信号和节点电压的时序图。图11A的移位缓存单元SR(N)与图10A的移位缓存单元SR(N)具有相同标号组件者，其操作原理相同，在此不另赘述。图11A和图10A的差异在于，第一下拉保持电路510的第七晶体管T7的栅极耦接于第二节点P(N)，可以减小第一时钟信号CK和第二时钟信号XCK信号之间的跨线串扰。相较于图10B，跟据第七晶体管T7的波形，第二节点P(N)能更有效的放电。图11A的移位缓存单元SR(N)与图10A的移位缓存单元SR(N)的运作原理相同和达成效果相同，在此不另赘述。
相较于现有技术，本发明的栅极驱动器将下拉保持电路和信号的有效结合，可以对电路的架构有效的删减，能真正的做到超窄边框栅极驱动器的设计。此外，第一下拉保持电路的第七晶体管采用等效二极管的连接方式可以有效低降低第二节点的电压偏移作用，延长GOA电路的操作时间，增加液晶显示器的使用寿命。最后，减少第一和第二下拉保持电路使用的晶体管和信号数量，可以减小电路的RC延迟，可以有效地降低电路的功耗，更加有效的降低液晶显示器的能耗。
综上所述，虽然本发明已以较佳实施例揭露如上，但该较佳实施例并非用以限制本发明，该领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种栅极驱动器，其包含：
数个移位缓存单元，所述数个移位缓存单元系以串联的方式耦接，每一移位缓存单元用来依据第一时钟信号、第二时钟信号以及所述每一移位缓存单元的前一个移位缓存单元的驱动信号脉冲，在所述每一移位缓存单元的输出端输出输出信号脉冲，每一移位缓存单元包含：
上拉电路，其包含第一晶体管，其栅极耦接于第一节点，源极耦接于第一时钟信号，漏极耦接于所述输出端，用来依据所述第一时钟信号，由所述输出端提供所述输出信号脉冲；
下传电路，其包含第二晶体管，其栅极耦接于所述第一节点，源极耦接于第一时钟信号，漏极耦接于驱动信号端，用来依据所述第一时钟信号，由所述驱动信号端输出驱动信号脉冲；
上拉控制电路，其包含第三晶体管，其栅极耦接于所述每一移位缓存单元的前一个移位缓存单元的输出信号端，源极耦接于所述每一移位缓存单元的前一个移位缓存单元的驱动信号端，漏极耦接于所述第一节点，用来依据所述每一移位缓存单元的前一个移位缓存单元的所述驱动信号脉冲，导通所述上拉电路；
上升电路，耦接于所述第一节点和所述输出端之间，用来抬升所述第一节点的电位；
其特征在于，每一移位缓存单元另包含：
第一下拉保持电路，耦接于所述第一节点、所述第一时钟信号、第一固定电压以及第二固定电压，用来依据维持所述第一节点的低电平；
第二下拉保持电路，耦接于所述第一节点、所述每一移位缓存单元的下两个移位缓存单元的驱动信号端、所述第一固定电压以及所述第二固定电压，用来依据所述每一移位缓存单元的下两个移位缓存单元的驱动信号，下拉所述第一节点的电位；以及
下拉电路，耦接于所述第一固定电压、所述驱动信号端以及所述每一移位缓存单元的下一个移位缓存单元的驱动信号端，用来下拉所述第一节点的电位至所述第一固定电压。
2.如权利要求1所述的栅极驱动器，其特征在于，所述第一下拉保持电路包含：
第四晶体管，其栅极耦接于所述第一时钟信号，源极耦接于第一时钟信号，漏极耦接于第二节点；
第五晶体管，其栅极耦接于所述驱动信号端，源极耦接于所述第二节点，漏极耦接于所述第二电源电压；
第六晶体管，其栅极耦接于所述每一移位缓存单元的前一个移位缓存单元的驱动信号端，源极耦接于所述第二节点，漏极耦接于所述第二电源电压；
第七晶体管，其栅极耦接于所述第二时钟信号或是所述第二节点，源极耦接于所述第一时钟信号，漏极耦接于所述第二节点；
第八晶体管，其栅极耦接于所述第二节点，源极耦接于所述输出端，漏极耦接于所述第一电源电压；
第九晶体管，其栅极耦接于所述第二节点，源极耦接于所述第一节点，漏极耦接于所述第一电源电压；以及
第十晶体管，其栅极耦接于所述第二节点，源极耦接于所述驱动信号端，漏极耦接于所述第二电源电压。
3.如权利要求1所述的栅极驱动器，其特征在于，所述第二下拉保持电路包含：
第十一晶体管，其栅极耦接于所述每一移位缓存单元的下两个移位缓存单元的驱动信号端，源极耦接于所述第一节点，漏极耦接于所述第一电源电压。
4.如权利要求3所述的栅极驱动器，其特征在于，所述第二下拉保持电路另包含：
第十二晶体管，其栅极耦接于所述每一移位缓存单元的下两个移位缓存单元的驱动信号端，源极耦接于所述输出端，漏极耦接于所述第一电源电压。
5.如权利要求1所述的栅极驱动器，其特征在于，所述下拉电路包含：
第十三晶体管，其栅极耦接于所述每一移位缓存单元的下一个移位缓存单元的驱动信号端，源极耦接于所述驱动信号端，漏极耦接于所述第二电源电压。
6.如权利要求5所述的栅极驱动器，其特征在于，所述下拉电路另包含：
第十四晶体管，其栅极耦接于所述每一移位缓存单元的下一个移位缓存单元的驱动信号端，源极耦接于所述输出端，漏极耦接于所述第一电源电压。
7.如权利要求6所述的栅极驱动器，其特征在于，所述下拉电路另包含：
第十五晶体管，其栅极耦接于所述每一移位缓存单元的下一个移位缓存单元的驱动信号端，源极耦接于所述第一节点，漏极耦接于所述第一电源电压。
8.如权利要求6所述的栅极驱动器，其特征在于，所述下拉电路另包含：
第十五晶体管，其栅极耦接于所述每一移位缓存单元的下一个移位缓存单元的驱动信号端，源极耦接于所述第一节点；以及
第十六晶体管，其栅极和源极皆耦接于所述第十五晶体管的漏极，漏极耦接于所述第一电源电压。
9.如权利要求1所述的栅极驱动器，其特征在于，所述上升电路是一电容。
10.如权利要求1所述的栅极驱动器，其特征在于，所述第一固定电压的电压大于所述第二固定电压。
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