TWI524325B

TWI524325B - 移位暫存器

Info

Publication number: TWI524325B
Application number: TW103131200A
Authority: TW
Inventors: 林煒力; 董哲維; 陳嘉亨
Original assignee: 友達光電股份有限公司
Priority date: 2014-09-10
Filing date: 2014-09-10
Publication date: 2016-03-01
Also published as: CN104376874B; CN104376874A; TW201610969A

Description

移位暫存器

本發明說明了一種移位暫存器，尤指一種具有回復應力效應(Stress Effect)功能的移位暫存器。

隨著資訊進步及顯示面板技術的成熟，傳統陰極射線管(Cathode Ray Tube，CRT)的顯示器逐漸被液晶顯示器(Liquid Crystal Display，LCD)所取代。現今的液晶顯示器擁有輕薄短小、廣色域、高對比、視野範圍廣、以及低耗電量等優點。然而，液晶顯示器需要設計適當的移位暫存器電路以保證其穩定工作與顯示品質。

傳統移位暫存器電路包含了一對穩定下拉控制電路(Stable Pull Down Circuit)。而穩定下拉控制電路中包含了複數個薄膜電晶體(Thin-Film Transistor，TFT)。而這對下拉控制電路是用兩組互補的低頻訊號進行運作，其目的為在移位暫存器於輸出掃描訊號的操作區間時，將穩壓電路關閉以避免穩壓電路開啟而造成移位暫存器無法運作。然而在下拉電路中，有一些電晶體在操作區間的閘級壓差準位高達50~60伏特。這些高閘級壓差準位的電晶體會伴隨著嚴重的應力效應(Stress Effect)。若這些電晶體的應力效應無法回復，這種應力效應將導致電晶體的特性漂移，造成臨界(Threshold)電壓逐漸劣化的現象，進而使移位暫存器電路的驅動力大幅降低甚至無法正常運作。

因此，在移位暫存器中設計出一種可以自動回復電晶體的初始電性以抵抗應力效應造成的影響是非常重要的議題。

本發明說明了一種移位暫存器，包含第一穩定下拉控制電路、第二穩定下拉控制電路、第一穩定下拉電路、第二穩定下拉電路、上拉電路、上拉控制電路以及主要下拉電路。第一穩定下拉控制電路用以根據移位暫存器之第一驅動訊號、第一控制訊號及第二控制訊號輸出第一輸出訊號。第二穩定下拉控制電路，用以根據第一驅動訊號、第一控制訊號及第二控制訊號輸出第二輸出訊號。第一穩定下拉電路是耦接於第一穩定下拉控制電路及固定電壓端，用以根據第一輸出訊號下拉第一驅動訊號及移位暫存器輸出之第一閘級驅動訊號。第二穩定下拉電路是耦接於第二穩定下拉控制電路及固定電壓端，用以根據第二輸出訊號下拉第一驅動訊號及移位暫存器輸出之第一閘級驅動訊號。上拉電路是耦接於第一穩定下拉電路及第二穩定下拉電路，用以根據脈波訊號及第一驅動訊號輸出第一閘級驅動訊號。上拉控制電路是耦接於第一穩定下拉電路及第二穩定下拉電路，用以根據脈波訊號、第一驅動訊號及第一閘級驅動訊號輸出第二驅動訊號。主要下拉電路是耦接於上拉控制電路及固定電壓端，用以根據第二閘級驅動訊號下拉第一驅動訊號。

100‧‧‧移位暫存器

PDC1‧‧‧第一穩定下拉控制電路

PDC2‧‧‧第二穩定下拉控制電路

PD1‧‧‧第一穩定下拉電路

PD2‧‧‧第二穩定下拉電路

KPD‧‧‧主要下拉電路

PUC‧‧‧上拉控制電路

PU‧‧‧上拉電路

T51至T55‧‧‧電晶體開關

T32、T42、T33、T43、T21、T41 T11及T12‧‧‧電晶體開關

T61至T65‧‧‧電晶體開關

LC1‧‧‧第一控制訊號

LC2‧‧‧第二控制訊號

VSS‧‧‧固定電壓端

Q(n)‧‧‧第一驅動訊號

Q(n+2)‧‧‧第二驅動訊號

HC(n)‧‧‧脈波訊號

G(n)‧‧‧第一閘級驅動訊號

G(n+4)‧‧‧第二閘級驅動訊號

P(n)‧‧‧第一輸出訊號

K(n)‧‧‧第二輸出訊號

P1至P6‧‧‧時間點

第1圖係為本發明之移位暫存器之電路架構示意圖。

第2圖係為本發明之移位暫存器中，第一穩定下拉控制電路的第一實施例。

第3圖係為第2圖之移位暫存器中，第一驅動訊號、第一控制訊號及第二控制訊號的波形示意圖。

第4圖係為第2圖實施例中，第二穩定下拉控制電路的示意圖。

第5圖係為本發明之移位暫存器中，第一穩定下拉控制電路的第二實施例。

第6圖係為第5圖實施例中，第二穩定下拉控制電路的示意圖。

第7圖係為本發明之移位暫存器中，第一穩定下拉控制電路的第三實施例。

第8圖係為第7圖實施例中，第二穩定下拉控制電路的示意圖。

第1圖係為本發明之移位暫存器100之電路架構示意圖。在第1圖中，移位暫存器100包含了7個子電路，每一個子電路的區域示意為虛線範圍內的區域，移位暫存器100中的7個子電路分別為第一穩定下拉控制電路PDC1、第二穩定下拉控制電路PDC2、第一穩定下拉電路PD1、第二穩定下拉電路PD2、主要下拉電路KPD、上拉控制電路PUC以及上拉電路PU。第一穩定下拉控制電路PDC1包含5個電晶體開關T51至T55。第二穩定下拉控制電路PDC2包含5個電晶體開關T61至T65。第一穩定下拉電路PD1包含2個電晶體開關T32及T42。第二穩定下拉電路PD2包含2個電晶體開關T33及T43。主要下拉電路KPD包含電晶體開關T41。上拉控制電路PUC包含2個電晶體開關T11及T12。上拉電路PU包含電晶體開關T21。第一穩定下拉控制電路PDC1用以根據移位暫存器100之第一驅動訊號Q(n)、第一控制訊號LC1及第二控制訊號LC2輸出第一輸出訊號P(n)。第二穩定下拉控制電路PDC2，用以根據第一驅動訊號Q(n)、第一控制訊號LC1及第二控制訊號LC2輸出第二輸出訊號K(n)。第一穩定下拉電路PD1是耦接於第一穩定下拉控制電路PDC1及固定電壓端VSS，用以根據第一輸出訊號P(n)下拉第一驅動訊號Q(n)及移位暫存器100輸出之第一閘級驅動訊號G(n)。第二穩定下拉電路PD2是耦接於第二穩定下拉控制電路PDC2及固定電壓端VSS，用以根據第二輸出訊號K(n)下拉第一驅動訊號Q(n)及移位暫存器輸出之第一閘級驅動訊號G(n)。上拉電路PU是耦接於第一穩定下拉電路PD1及第二穩定下拉電路PD2，用以根據脈波訊號HC(n)及第一驅動訊號Q(n)輸出第一閘級驅動訊號G(n)。上拉控制電路PUC是耦接於第一穩定下拉電路PD1及第二穩定下拉電路PD2，用以根據脈波訊號HC(n)、第一驅動訊號Q(n)及第一閘級驅動訊號G(n)輸出第二驅動訊號Q(n+2)。主要下拉電路KPD是耦接於上拉控制電路PUC及固定電壓端VSS，用以根據第二閘級驅動訊號G(n+4)下拉第一驅動訊號Q(n)。在第1圖中，第一穩定下拉控制電路PDC1的5個電晶體開關T51至T55、第二穩定下拉控制電路PDC2的5個電晶體開關T61至T65、第一穩定下拉電路PD1的2個電晶體開關T32及T42、第二穩定下拉電路PD2的2個電晶體開關T33及T43、主要下拉電路KPD的電晶體開關T41、上拉控制電路PUC的2個電晶體開關T11及T12，以及上拉電路PU的電晶體開關T21可均為N型金氧半電晶體。第一控制訊號LC1與第二控制訊號LC2為反向。在此，第一驅動訊號Q(n)表示本級(第n級)移位暫存器的驅動訊號，第一閘級驅動訊號G(n)表示本級(第n級)移位暫存器的閘級驅動訊號，第二驅動訊號Q(n+2)表示第(n+2)級移位暫存器的驅動訊號，第二閘級驅動訊號G(n+4)表示第(n+4)級移位暫存器的閘級驅動訊號。而固定電壓端VSS於此可為一個固定的低電壓端。移位暫存器的索引值n為正整數。傳統的移位暫存器在第一穩定下拉控制電路PDC1及第二穩定下拉控制電路PDC2內的電晶體開關容易發生單極性的應力效應(Stress Effect)，且無法回復。底下將詳述本發明之移位暫存器100如何將第一穩定下拉控制電路PDC1以及第二穩定下拉控制電路PDC2內電晶體開關的應力效應(Stress Effect)回復成原始電性的步驟。

第2圖係為本發明之移位暫存器100中，第一穩定下拉控制電路PDC1的第一實施例。第2圖中，第一穩定下拉控制電路PDC1包含了5個電晶體開關T51至T55，分別為第一電晶體開關T51、第二電晶體開關T52、第三電晶體開關T53、第四電晶體開關T54以及第五電晶體開關T55。第一電晶體開關T51包含第一端、控制端以及第二端。第一端用以接收第一控制訊號LC1，控制端是耦接於第一電晶體開關T51之第一端。第二電晶體開關T52包含第一端、控制端以及第二端。第一端是耦接於第一電晶體開關T51之第二端，控制端用以接收第一驅動訊號Q(n)，第二端用以接收第二控制訊號LC2。第三電晶體開關T53包含第一端、控制端以及第二端。第一端是耦接於第一電晶體開關T51之第一端，控制端是耦接於第一電晶體開關T1之第二端。第四電晶體開關T54包含第一端、控制端以及第二端。第一端是耦接於第三電晶體開關T53之第二端，控制端是耦接於第二電晶體開關T52之控制端，第二端是耦接於第二電晶體開關T52之第二端。第五電晶體開關T55包含第一端、控制端以及第二端。第一端是耦接於第三電晶體T53開關之第一端，控制端是耦接於第三電晶體開關T53之第二端，第二端是耦接於第五電晶體T55開關之控制端，用以輸出第一輸出訊號P(n)。

第3圖係為第2圖之移位暫存器100中第一穩定下拉控制電路PDC1，第一驅動訊號Q(n)、第一控制訊號LC1及第二控制訊號LC2的波形示意圖。第一驅動訊號Q(n)的上面虛線表示60伏特電壓的準位，中間虛線表示30伏特電壓的準位，而下面虛線表示-6伏特電壓的準位。第一控制訊號LC1的起始電壓值為虛線所示之30伏特的準位，第二控制訊號LC2的起始電壓值為虛線所示之-9伏特的準位。如同前述，第一控制訊號LC1與第二控制訊號LC2為反向。以下將針對時間點P1至時間點P6分析第一穩定下拉控制電路PDC1於第2圖所示之電路中，第二電晶體開關T52以及第四電晶體開關T54的閘級壓差情況。

當第一穩定下拉控制電路PDC1於時間點P1至時間點P2的區間內時，此時，第一驅動訊號Q(n)在預充電(Pre-charge)的操作區間，電壓為30伏特。第二控制訊號LC2的電壓為-9伏特。因此第二電晶體開關T52以及第四電晶體開關T54所承受的閘級壓差(Vgs)為39伏特。當第一穩定下拉控制電路PDC1於時間點P2至時間點P3的區間內時，此時，第一驅動訊號Q(n)在耦合(Coupling)的操作區間，電壓為60伏特。第二控制訊號LC2的電壓為-9伏特。因此第二電晶體開關T52以及第四電晶體開關T54所承受的閘級壓差(Vgs)為69伏特。這種較大的閘級壓差將會使第二電晶體開關T52以及第四電晶體開關T54產生應力效應(Stress Effect)，若此應力效應在之後未被回復，同極性的電荷會累積在電晶體開關的閘級使得電晶體開關之臨界(Threshold)電壓劣化。當第一穩定下拉控制電路PDC1於時間點P3至時間點 P4的區間內時，此時，第一驅動訊號Q(n)在保存(Hold)的操作區間，電壓為30伏特，第二控制訊號LC2的電壓為-9伏特。因此第二電晶體開關T52以及第四電晶體開關T54所承受的閘級壓差(Vgs)如同時間點P1至時間點P2的區間內的狀態，為39伏特。當第一穩定下拉控制電路PDC1於時間點P5至時間點P6的區間內時，第一驅動訊號Q(n)的電壓為-6伏特。此時，第二控制訊號LC2的電壓(-9伏特)正逐漸上升至第一控制訊號LC1的電壓(30伏特)，而第一控制訊號LC1的電壓(30伏特)正逐漸下降至第二控制訊號LC2的電壓(-9伏特)。因此，在這個區間內，第二電晶體開關T52以及第四電晶體開關T54所承受的閘級壓差(Vgs)將隨著第二控制訊號LC2逐漸上升的電壓而變小。當第一穩定下拉控制電路PDC1於時間點P6之後時，第一驅動訊號Q(n)的電壓為-6伏特。此時，第二控制訊號LC2的電壓為30伏特。因此第二電晶體開關T52以及第四電晶體開關T54所承受的閘級壓差(Vgs)為-36伏特。

由上所述，第一穩定下拉控制電路PDC1的第二電晶體開關T52以及第四電晶體開關T54雖然於時間點P1至時間點P4的區間內承受了正極性的高閘級壓差，但第二電晶體開關T52以及第四電晶體開關T54於時間點P6之後承受了負極性的高閘級壓差(Vgs)。因此，第二電晶體開關T52以及第四電晶體開關T54的閘級並不會累積過多單一極性的電荷，第二電晶體開關T52以及第四電晶體開關T54於時間點P6之後利用了負極性的閘級壓差(Vgs)補償因正極性的閘級壓差(Vgs)而漂移的電性。換言之，第二電晶體開關T52以及第四電晶體開關T54於時間點P6之後，其被應力作用漂移的電性可以被部分補償回來至電晶體開關的初始電性。因此，本實施例的移位暫存器100較不會因應力效應而導致移位暫存器電路100效能變差的問題。

第4圖係為第2圖實施例中，第二穩定下拉控制電路PDC2的示意圖。在第4圖中，第二穩定下拉控制電路PDC2相似於第2圖中的第一穩定下拉控制電路PDC1，亦具有5個電晶體開關，包含第六電晶體開關T61、第七電晶體開關T62、第八電晶體開關T63、第九電晶體開關T64以及第十電晶體開關T65。這5個電晶體開關與第2圖中的第一穩定下拉控制電路PDC1的電晶體開關功能相同，故不再贅述。而第4圖的第二穩定下拉控制電路PDC2與第2圖的第一穩定下拉控制電路PDC1的相異之處在於接收第一控制訊號LC1及第二控制訊號LC2的端點是相反的，且第二穩定下拉控制電路PDC2會輸出一個第二輸出訊號K(n)。然而，在第4圖之第二穩定下拉控制電路PDC2中，第一驅動訊號Q(n)、第一控制訊號LC1以及第二控制訊號LC2在時間點P1至P6的波形圖相同於第3圖。因此，第二穩定下拉控制電路PDC2內的第七電晶體開關T62以及第九電晶體開關T64，其單一極性的應力效應(Stress Effect)也會被隨後另一極性的閘級壓差(Vgs)而抵銷，故其不會因應力效應而導致移位暫存器電路100效能變差的原理相似於第2圖的第一穩定下拉控制電路PDC1，故不再贅述。

第5圖係為本發明之移位暫存器中，第一穩定下拉控制電路PDC1的第二實施例。類比於第2圖第一穩定下拉控制電路PDC1的第一實施例，本實施例第一穩定下拉控制電路PDC1中的第五電晶體開關T55的控制端耦接於第二電晶體開關T52的第二端，用以接收第二控制訊號LC2。而第五電晶體開關T55於本實施例的其功效同為第2圖實施例的功效，為當第五電晶體開關T55接收到高電壓的控制訊號時(於本實施例為第二控制訊號LC2為高電壓的訊號時)，導通第五電晶體開關T55以消耗掉(Exhaust)由第二控制訊號LC2經過並聯的第二電晶體開關T52及第四電晶體開關T54的多於電荷。在第5圖實施例中，由於第一電晶體開關T51、第二電晶體開關T52、第三電晶體開關T53以及第四電晶體開關T54皆相同於第2圖實施例中的情況，且第一驅動訊號Q(n)、第一控制訊號LC1以及第二控制訊號LC2在時間點P1至P6的波形圖相同於第3圖。因此，本實施例第一穩定下拉控制電路PDC1內的第二電晶體開關T52以及第四電晶體開關T54，其單一極性的應力效應(Stress Effect)也會被隨後另一極性的閘級壓差(Vgs)而抵銷，故其不會因應力效應而導致移位暫存器電路100效能變差的原理相同於第2圖所述之第一穩定下拉控制電路PDC1，故於此將不再贅述。

第6圖係為第5圖實施例中，第二穩定下拉控制電路PDC2的示意圖。在第6圖中，第二穩定下拉控制電路PDC2相似於第5圖中的第一穩定下拉控制電路PDC1，亦具有5個電晶體開關，包含第六電晶體開關T61、第七電晶體開關T62、第八電晶體開關T63、第九電晶體開關T64以及第十電晶體開關T65。這5個電晶體開關與第5圖中的第一穩定下拉控制電路PDC1的電晶體開關功能相同，故不再贅述。而第6圖的第二穩定下拉控制電路PDC2與第5圖的第一穩定下拉控制電路PDC1的相異之處在於接收第一控制訊號LC1及第二控制訊號LC2的端點是相反的，第十電晶體開關T65的控制端為接收第一控制訊號LC1，且第二穩定下拉控制電路PDC2會輸出一個第二輸出訊號K(n)。然而，在第6圖之第二穩定下拉控制電路PDC2中，第一驅動訊號Q(n)、第一控制訊號LC1以及第二控制訊號LC2在時間點P1至P6的波形圖相同於第3圖。因此，第二穩定下拉控制電路PDC2內的第七電晶體開關T62以及第九電晶體開關T64，其單一極性的應力效應(Stress Effect)也會被隨後另一極性的閘級壓差(Vgs)而抵銷，故其不會因應力效應而導致移位暫存器電路100效能變差的原理相似於第5圖的第一穩定下拉控制電路PDC1，故不再贅述。

第7圖係為本發明之移位暫存器中，第一穩定下拉控制電路PDC1的第三實施例。類比於第2圖第一穩定下拉控制電路PDC1的第一實施例，本實施例第一穩定下拉控制電路PDC1中的第五電晶體開關T55的第一端耦接於第三電晶體開關T53的第二端，用以輸出第一輸出訊號P(n)。第五電晶體開關T55的控制端耦接於第二電晶體開關T52的第二端，用以接收第二控制訊號LC2。第五電晶體開關T55的第二端耦接於固定電壓端VSS。而第五電晶體開關T55於本實施例的其功效同為第2圖及第5圖實施例的功效，為當第五電晶體開關T55接收到高電壓的控制訊號時(於本實施例為第二控制訊號LC2為高電壓的訊號時)，導通第五電晶體開關T55以消耗掉(Exhaust)由第二控制訊號LC2經過並聯的第二電晶體開關T52及第四電晶體開關T54的多於電荷。在第7圖實施例中，由於第一電晶體開關T51、第二電晶體開關T52、第三電晶體開關T53以及第四電晶體開關T54皆相同於第2圖實施例中的情況，且第一驅動訊號Q(n)、第一控制訊號LC1以及第二控制訊號LC2在時間點P1至P6的波形圖相同於第3圖。因此，本實施例第一穩定下拉控制電路PDC1內的第二電晶體開關T52以及第四電晶體開關T54，其單一極性的應力效應(Stress Effect)也會被隨後另一極性的閘級壓差(Vgs)而抵銷，故其不會因應力效應而導致移位暫存器電路100效能變差的原理相同於第2圖及第5圖所述之第一穩定下拉控制電路PDC1，故於此將不再贅述。

第8圖係為第7圖實施例中，第二穩定下拉控制電路PDC2的示意圖。在第8圖中，第二穩定下拉控制電路PDC2相似於第7圖中的第一穩定下拉控制電路PDC1，亦具有5個電晶體開關，包含第六電晶體開關T61、第七電晶體開關T62、第八電晶體開關T63、第九電晶體開關T64以及第十電晶體開關T65。這5個電晶體開關與第7圖中的第一穩定下拉控制電路PDC1的電晶體開關功能相同，故不再贅述。而第8圖的第二穩定下拉控制電路PDC2與第7圖的第一穩定下拉控制電路PDC1的相異之處在於接收第一控制訊號LC1及第二控制訊號LC2的端點是相反的，第十電晶體開關T65的控制端為接收第一控制訊號LC1，且第二穩定下拉控制電路PDC2會輸出一個第二輸出訊號K(n)。然而，在第8圖之第二穩定下拉控制電路PDC2中，第一驅動訊號Q(n)、第一控制訊號LC1以及第二控制訊號LC2在時間點P1至P6的波形圖相同於第3圖。因此，第二穩定下拉控制電路PDC2內的第七電晶體開關T62以及第九電晶體開關T64，其單一極性的應力效應(Stress Effect)也會被隨後另一極性的閘級壓差(Vgs)而抵銷，故其不會因應力效應而導致移位暫存器電路100效能變差的原理相似於第7圖的第一穩定下拉控制電路PDC1，故不再贅述。

綜上所述，本發明描述了一種具有回復電晶體開關的應力效應之移位暫存器，主要概念為利用移位暫存器內部成對且相反的二個控制訊號，將控制訊號取代固定電壓端並耦接於穩定下拉控制電路的端點。由於二個控制訊號經過一段時間後電壓極性會被反轉，這個電壓極性反轉的效果將使對應的電晶體開關，其閘級跨壓的極性發生改變，而這個閘級跨壓極性改變的現象將會抵消因單一極性電荷累積的應力效應(Stress Effect)影響，進而緩和因應力效應而導致移位暫存器電路的驅動力將變低甚至無法正常運作的問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。