TWI553623B - 驅動電路及其控制方法 - Google Patents

Description

驅動電路及其控制方法

本發明是關於一種驅動電路，且特別是有關於一種可提升穩壓能力的驅動電路。

一般而言，液晶顯示裝置包含有多個畫素單元、閘極驅動電路以及源極驅動電路。源極驅動電路係用以提供多個資料電壓訊號。閘極驅動電路包含多個級移位暫存器電路，用以提供多個個閘極訊號。閘極訊號用以控制畫素單元中的畫素電晶體的導通和截止，藉以控制所述資料訊號寫入至所述畫素單元。當畫素電晶體欲截止時，其對應的級移位暫存器電路需將閘極訊號拉降至低邏輯準位。然而，在習知級移位暫存器的運作中，負責控制將驅動訊號拉降至低邏輯準位的電晶體因長時間受到高邏輯準位偏壓的影響下，會導致電晶體老化且充電能力下降，進而無法使閘極訊號穩定且維持在低邏輯準位，甚至會有突波(fluctuation)的情況發生。突波的存在可能會導致畫素電晶體誤開啟或漏電，或導致驅動電路操作異常。

因此，本發明之一目的在於提供一種驅動電路，用以提升穩定驅動訊號之能力，並且避免突波的情況發生。

本發明之一態樣是在於提供一種驅動電路。驅動電路包含多個級移位暫存器電路用以輸出依序的多個驅動訊號。所述級移位暫存器電路中的第n級移位暫存器電路包含致能單元、禁能單元和第一控制單元。致能單元用以根據時序訊號和第n級操作訊號產生所述驅動訊號中的第n級驅動訊號。禁能單元接收第一邏輯準位訊號。當禁能單元接收第一致能訊號而被致能時，禁能單元使第n級操作訊號和第n級驅動訊號之電壓準位轉換為第一邏輯準位訊號之電壓準位。第一控制單元受控制訊號致能並產生第一致能訊號以致能禁能單元，使禁能單元將操作訊號和驅動訊號由致能準位轉換到第一邏輯準位訊號之電壓準位。其中該控制訊號為所述級移位暫存器中的第(n+k)級移位暫存器電路產生的訊號，其中k為大於1的正整數。

本發明之另一態樣是在於提供一種驅動電路。驅動電路包含多個級移位暫存器電路用以輸出依序的多個驅動訊號。所述級移位暫存器電路中的第n級移位暫存器電路包含第一電晶體、第二電晶體第、三電晶體和第四電晶體。第一電晶體的控制端用以接收第n級操作訊號。第一電晶體的第一端用以接收時序訊號。第二電晶體的第二端用以輸出所述驅動訊號中的第n級驅動訊號。第二電晶體的控制端用以接收致能訊號。第二電晶體的第一端電性耦接第一電晶體的第二端。第二電晶體的第二端用以接收第一邏輯準位訊號。第三電晶體的控制端用以接收致能訊號。第三電晶體的第一端電性耦接第一電 晶體的控制端。第三電晶體的第二端用以接收第一邏輯準位訊號。第四電晶體的控制端用以接收控制訊號。第四電晶體的第一端電性耦接第四電晶體的控制端或用以接收第二邏輯準位訊號。第四電晶體的第二端電性耦接第二電晶體的控制端和第三電晶體的控制端。第四電晶體根據控制訊號產生致能訊號，且第二電晶體和第三電晶體藉由致能訊號導通。

本發明之又一態樣是在於提供一種控制方法。所述控制方法適用於第n級移位暫存器電路。控制方法包含：根據時序訊號和第n級操作訊號產生第n級驅動訊號；根據控制訊號產生第一致能訊號以致能第n級移位暫存器電路中的一禁能單元，進而將第n級操作訊號的電壓準位轉移到第一邏輯準位訊號的電壓準位，其中控制訊號為第(n+k)級移位暫存器電路產生的訊號，其中k為大於1的正整數；及當第n級操作訊號之電壓準位大約相同於第一邏輯準位訊號之電壓準位時，根據第二邏輯準位訊號產生第二致能訊號，根據第二致能訊號致能禁能單元，進而透過禁能單元將第n級操作訊號之電壓準位維持在第一邏輯準位訊號之電壓準位。

綜上所述，透過在級移位暫存器電路中增加第一控制單元，可增加其充電能力，並且穩定禁能單元的電壓準位，使得操作訊號和驅動訊號可穩定並維持在低邏輯準位。另外，透過將原本的第二控制單元和第四控制單元接收的第一邏輯準位訊號(例如：接地端之訊號)換成提供給第一控制單元的控制訊號，可使得充電的速度進一步提升，並且避免漏電流的情況發生。

100‧‧‧驅動電路

110_(1)‧‧‧第1級移位暫存器電路

110_(2)‧‧‧第2級移位暫存器電路

110_(n)‧‧‧第n級移位暫存器電路

110_(n+m)‧‧‧第(n+m)級移位暫存器電路

200‧‧‧第n級移位暫存器電路

210‧‧‧致能單元

220‧‧‧致能控制單元

230‧‧‧禁能單元

301~304‧‧‧突波

240‧‧‧第一禁能控制單元

250‧‧‧第二禁能控制單元

400‧‧‧第n級移位暫存器電路

410‧‧‧致能單元

420‧‧‧致能控制單元

430‧‧‧第一禁能單元

435‧‧‧第二禁能單元

440‧‧‧第一控制單元

450‧‧‧第二控制單元

455‧‧‧第三控制單元

460‧‧‧第四控制單元

600A‧‧‧第n級移位暫存器電路

610‧‧‧致能單元

620‧‧‧致能控制單元

630‧‧‧第一禁能單元

635‧‧‧第二禁能單元

640A‧‧‧第一控制單元

650A‧‧‧第二控制單元

655A‧‧‧第三控制單元

660A‧‧‧第四控制單元

600B‧‧‧第n級移位暫存器電路

640B‧‧‧第一控制單元

650B‧‧‧第二控制單元

655B‧‧‧第三控制單元

660B‧‧‧第四控制單元

600C‧‧‧第n級移位暫存器電路

640C‧‧‧第一控制單元

650C‧‧‧第二控制單元

655C‧‧‧第三控制單元

660C‧‧‧第四控制單元

HC_(n-4)~HC_(n+4)‧‧‧時序訊號

G_(n)‧‧‧第n級驅動訊號

G_(n-4)‧‧‧第(n-4)級驅動訊號

G_(n+4)‧‧‧第(n+4)級驅動訊號

Q_(n)‧‧‧第n級操作訊號

Q_(n-4)‧‧‧第(n-4)級操作訊號

Q_(n+4)‧‧‧第(n+4)級操作訊號

VSS‧‧‧第一邏輯準位訊號

LC1‧‧‧第二邏輯準位訊號

LC2‧‧‧第三邏輯準位訊號

SCL‧‧‧控制訊號

SEN1_1,SEN1_2‧‧‧第一致能訊號

SEN2_1,SEN2_2‧‧‧第二致能訊號

TR1~TR21‧‧‧電晶體

t1~t6‧‧‧時刻

P(n)‧‧‧電壓準位

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖是根據本發明的一實施例繪示的一種驅動電路的示意圖；第2圖是根據本發明的一實施例繪示的一種第n級移位暫存器電路的示意圖；第3A圖是根據本發明的第n級移位暫存器電路上的訊號之時序圖；第3B圖是根據第2圖的第n級移位暫存器電路在電路操作一段時間元件老化後產生的第n級操作訊號的波形圖；第4圖是根據本發明的一實施例繪示的一種第n級移位暫存器電路的示意圖；第5圖是根據第4圖的第n級移位暫存器電路產生的第n級驅動訊號的波形圖；第6A圖是根據本發明的一實施例繪示的一種第n級移位暫存器電路600A的示意圖；第6B圖是根據本發明的一實施例繪示的一種第n級移位暫存器電路600B的示意圖；第6C圖是根據本發明的一實施例繪示的一種第n級移位暫存器電路600C的示意圖。

下文係舉實施例配合所附圖式作詳細說明，但所 提供之實施例並非用以限制本發明所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅僅是為了區別以相同技術用語描述的元件或操作而已。

另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

第1圖是根據本發明的一實施例繪示的一種驅動電路100的示意圖。驅動電路100包含第1級移位暫存器電路110_(1)、第2級移位暫存器電路110_(2)，…，第n級移位暫存器電路110_(n)，…，第(n+m)級移位暫存器電路110_(n+m)，其中n和m為自然數。各個級移位暫存器電路110_(1)~110_(n+m)用以產生依序的驅動訊號G_(1)~G_(n+m)，各級移位暫存器電路110_(1)~110_(n+m)具有相應的電路結構，且各級移位暫存器電路110_(1)~110_(n+m) 依序電性耦接，而傳遞必要的訊號，具體電路及訊號傳遞方式，依後續以第n級移位暫存器電路揭示為代表。各個驅動訊號G_(1)~G_(n+m)可分別經由與驅動電路100連接的掃描線(未繪示於圖中)傳送至畫素陣列(未繪示於圖中)中，且用以依序開啟與掃描線連接的畫素電晶體(未繪示於圖中)，藉此控制畫素陣列中的畫素單元(未繪示於圖中)。

請一併參照第2圖和第3A圖，第2圖是根據本發明的一實施例繪示的一種第n級移位暫存器電路200的示意圖。第3A圖是根據移位暫存器電路200上的訊號之時序圖。可應用於第1圖的驅動電路100。第n級移位暫存器電路200包含致能單元210、致能控制單元220、禁能單元230、第一禁能控制單元240和第二禁能控制單元250。致能單元210用以透過第n級操作訊號Q_(n)致能，並根據接收的時序訊號HC_(n)產生第n級驅動訊號G_(n)，並傳送至對應的畫素電晶體(未繪示於圖中)，藉此開啟畫素電晶體使得對應的畫素單元(未繪示於圖中)接收資料電壓。

請一併參閱第3A圖，致能控制單元220可根據前幾級移位暫存器電路(未繪示於圖中)產生的訊號產生第n級操作訊號Q_(n)(例如：在t1~t2時序中，時序訊號HC_(n-4)、第(n-4)級操作訊號Q_(n-4)和第(n-4)級驅動訊號G_(n-4)拉升第n級操作訊號Q_(n)至致能準位)，並透過電容C的耦合效應搭配時序訊號HC_(n)在t3~t4的時序中將第n級操作訊號Q_(n)之電壓準位拉升超過致能準位(約兩倍於高邏輯準位)，藉此提升致能單元210之驅動能力，使得此時致能單元210根 據時序訊號HC_(n)產生第n級驅動訊號G_(n)。

另外，當要關閉畫素電晶體時，第n級移位暫存器電路200則是透過禁能單元230、第一禁能控制單元240和第二禁能控制單元250將第n級操作訊號Q_(n)和第n級驅動訊號G_(n)的電壓準位轉換並維持在低邏輯準位(例如：接地端之電壓準位)。

具體來說，禁能單元230、第一禁能控制單元240和第二禁能控制單元250可接收第一邏輯準位訊號VSS，第一邏輯準位訊號VSS之電壓準位位於低邏輯準位。禁能單元230可根據控制訊號SCL致能，並且將第n級操作訊號Q_(n)和第n級驅動訊號G_(n)的電壓準位拉降至第一邏輯準位訊號VSS之電壓準位。在此架構中，控制訊號SCL可以是後幾級移位暫存器電路(未繪示於圖中)產生的訊號(例如：第(n+4)級驅動訊號G_(n+4))。

第一禁能控制單元240接收第二邏輯準位訊號LC1和第n級操作訊號Q_(n)，第二禁能控制單元250接收第三邏輯準位訊號LC2和第n級操作訊號Q_(n)。第二邏輯準位訊號LC1和第三邏輯準位訊號LC2之電壓準位位於高邏輯準位，且彼此的致能時間互補。當第n級操作訊號Q_(n)位於高邏輯準位時，電晶體TR3、TR4、TR5以及TR6為截止，第一禁能控制單元240和第二禁能控制單元250是處於禁能的狀態。在t5時刻當第n級操作訊號Q_(n)透過禁能單元230拉降至第一邏輯準位訊號VSS之電壓準位(即低邏輯準位)時，第一禁能控制單元240和第二禁能控制單元250透過第n級操作訊號Q_(n)致 能，並且分別依據第二邏輯準位訊號LC1和第三邏輯準位訊號LC2輪流致能，並且導通電晶體TR3與電晶體TR4，進而將第n級操作訊號Q_(n)和第n級驅動訊號G_(n)的電壓準位維持在第一邏輯準位訊號VSS之電壓準位。

請參照第3B圖，第3B圖是根據第2圖的第n級移位暫存器電路200操作一段時間元件老化以後產生的第n級操作訊號Q_(n)的波形圖。如第3B圖所示，當第n級操作訊號Q_(n)之電壓準位被拉降至低邏輯準位時，因為電晶體TR1、TR2的導通能力降低，使電晶體TR4、TR5的下拉能力不足，因此第n級操作訊號Q_(n)會因為受時序訊號HC_(n)的耦合影響且無法被禁能控制單元240或250有效穩壓而產生突波(fluctuation)301~304。換句話說，第n級操作訊號Q_(n)的電壓準位在這種狀況之下並不會一直維持在低邏輯準位上。此缺陷進一步影響驅動訊號G_(n)並使之產生突波301~304。

具體來說，由於第一禁能控制單元240中的電晶體TR1和第二禁能控制單元250中的電晶體TR2長時間受到低頻高電壓準位的偏壓(即第二邏輯準位訊號LC1和第三邏輯準位訊號LC2)影響，使得電晶體TR1和TR2老化而充電能力下降。因此，電晶體TR3、TR4、TR5和TR6之控制端之電壓準位P(n)並無法被第二邏輯準位訊號LC1和第三邏輯準位訊號LC2充電至正常的高邏輯準位，導致電晶體TR3、TR4、TR5和TR6無法被順利開啟來對第n級操作訊號Q_(n)以及驅動訊號G_(n)進行穩壓，因而產生突波301~304的情況。突波301~304的存在可能會導致畫素電晶體誤開啟或漏電，或導致 驅動電路操作異常。

第4圖是根據本發明的一實施例繪示的一種第n級移位暫存器電路400的示意圖。第n級移位暫存器電路400可應用於第1圖的驅動電路100。第n級移位暫存器電路400包含致能單元410、致能控制單元420、第一禁能單元430、第二禁能單元435、第一控制單元440、第二控制單元450、第三控制單元455和第四控制單元460。類似地，致能單元410用以根據時序訊號HC_(n)和第n級操作訊號Q_(n)產生第n級驅動訊號G_(n)，並將第n級驅動訊號G_(n)傳送至對應的畫素電晶體(未繪示於圖中)，藉此開啟畫素電晶體使得對應的畫素單元(未繪示於圖中)接收資料電壓。

致能控制單元420可根據前幾級移位暫存器電路(未繪示於圖中)產生的訊號(例如：第(n-4)級操作訊號Q_(n-4)和第(n-4)級驅動訊號G_(n-4))產生第n級操作訊號Q_(n)，並經由時序訊號HC_(n)透過電晶體TR7的耦合效應將第n級操作訊號Q_(n)之電壓準位拉升超過高邏輯準位，藉此致能並提升致能單元410驅動能力，使得此時致能單元410根據時序訊號HC_(n)(亦位於高邏輯準位)產生第n級驅動訊號G_(n)。

第一禁能單元430以及第二禁能單元435可接收第一邏輯準位訊號VSS，其中第一邏輯準位訊號VSS之電壓準位位於低邏輯準位。當第一禁能單元430以及第二禁能單元435藉由第一致能訊號SEN1_1、SEN1_2而被致能時，第一禁能單元430以及第二禁能單元435使第n級操作訊號Q_(n)和第 n級驅動訊號G_(n)之電壓準位轉換至相同於第一邏輯準位訊號VSS之電壓準位(於第3A圖的t5~t6時序中執行)。

第一控制單元440以及第三控制單元455用以根據控制訊號SCL而致能以產生第一致能訊號SEN1_1、SEN1_2以致能第一禁能單元430以及第二禁能單元435，使分別使第一禁能單元430以及第二禁能單元435將第n級操作訊號Q_(n)由致能準位轉換到第一邏輯準位訊號VSS之電壓準位。在一實施例中，控制訊號SCL可為第(n+k)級移位暫存器電路(未繪示於圖中)產生的訊號，其中k為大於1的正整數。在一實施例中，控制訊號SCL可為第(n+k)級移位暫存器電路產生的第(n+k)級驅動訊號，例如，第(n+4)級驅動訊號G_(n+4)但本發明並不以此為限。

另外，當第n級操作訊號Q_(n)之電壓準位大約相同於第一邏輯準位訊號VSS之電壓準位時，第二控制單元450或第四控制單元460用以產生第二致能訊號SEN2_1及SEN2_2以致能第一禁能單元430以及第二禁能單元435，使第一禁能單元430維持第n級操作訊號Q_(n)和第n級驅動訊號G_(n)之電壓準位大約相同於第一邏輯準位訊號VSS之電壓準位(於第3A圖的t6之後的時序中執行)。

如第4圖所示，在一實施例中，致能單元410包含電晶體TR7。電晶體TR7的控制端用以接收第n級操作訊號Q_(n)。電晶體TR7的第一端用以接收時序訊號HC_(n)。電晶體TR7的第二端用以輸出第n級驅動訊號G_(n)。當電晶體TR7藉由第n級操作訊號Q_(n)導通時，電晶體TR7可根據此時位於 高邏輯準位的時序訊號HC_(n)產生第n級驅動訊號G_(n)。

第一禁能單元430包含電晶體TR8、TR9。第二禁能單元435包含電晶體TR10和TR11。電晶體TR9和TR10的第一端電性耦接電晶體TR7的控制端。電晶體TR9和TR10的第二端用以接收第一邏輯準位訊號VSS。電晶體TR8和TR11的第一端電性耦接電晶體TR7的第二端。電晶體TR8和TR11的第二端用以接收第一邏輯準位訊號VSS。電晶體TR8、TR9、TR10和TR11的控制端則是分別接收第一致能訊號SEN1_1、SEN1_2。當電晶體TR8、TR9、TR10和TR11的控制端藉由第一致能訊號SEN1_1、SEN1_2轉換為高邏輯訊號準位時，第n級操作訊號Q_(n)之電壓準位可藉由電晶體TR9或TR10拉降至第一邏輯準位訊號VSS之電壓準位，且第n級驅動訊號G_(n)之電壓準位可藉由電晶體TR8或TR11拉降至第一邏輯準位訊號VSS之電壓準位。

第一控制單元440包含電晶體TR12。第三控制單元455包含電晶體TR13。電晶體TR12和TR13的控制端用以接收控制訊號SCL。電晶體TR12和TR13的第一端分別接收第二邏輯準位訊號LC1和第三邏輯準位訊號LC2。第二邏輯準位訊號LC1和第三邏輯準位訊號LC2之電壓準位位於高邏輯準位，且彼此的致能時間互補。電晶體TR12的第二端電性耦接電晶體TR8和TR9的控制端。電晶體TR13的第二端電性耦接電晶體TR10和TR11的控制端。當電晶體TR12和TR13藉由控制訊號SCL導通時，電晶體TR12和TR13可分別根據第二邏輯準位訊號LC1和第三邏輯準位訊號LC2使第一致能訊號 SEN1_1、SEN1_2轉換為高邏輯準位。電晶體TR8、TR9、TR10和TR11則可根據第一致能訊號SEN1_1、SEN1_2導通並將第n級操作訊號Q_(n)和第n級驅動訊號G_(n)之電壓準位從致能準位轉換到第一邏輯準位訊號VSS之電壓準位。在此請一併參閱第3A圖，控制訊號SCL在此示意為驅動訊號G_(n+4)，可以看到在t5時刻控制訊號SCL(亦即驅動訊號G_(n+4))切換為高邏輯準位使得第n級操作訊號Q_(n)以及第n級驅動訊號G_(n)之電壓準位可藉由第4圖中的第一禁能單元430以及第二禁能單元435拉降至第一邏輯準位訊號VSS之電壓準位，此處第一禁能單元430以及第二禁能單元435的操作與第2圖中的禁能單元230相同。故透過第一控制單元440以及第三控制單元455的設置，第一禁能單元430以及第二禁能單元435取代了第2圖中的禁能單元230。

請一併參照第5圖，第5圖是根據第4圖的第n級移位暫存器電路400在電路操作一段時間元件老化之後產生的第n級操作訊號Q_(n)的波形圖。如第5圖所示，在本實施例中，由於第一控制單元440以及第三控制單元455中的電晶體TR12和TR13受到控制訊號SCL的控制，並未長時間受到低頻高電壓準位的偏壓(即第二邏輯準位訊號LC1和第三邏輯準位訊號LC2)所影響，因此電晶體TR12和TR13的充電能力並不會受到太大衰減。換句話說，電晶體TR8、TR9、TR10和TR11的控制端之電壓準位P(n)可持續透過電晶體TR12、TR13正常充電至高邏輯準位，使得電晶體TR8、TR9、TR10和TR11可順利開啟並對第n級操作訊號Q_(n)以及驅動訊號G_(n)進行 穩壓。換句話說，可改善第2圖的第n級移位暫存器電路200會發生突波的情況。

第二控制單元450包含電晶體TR14、TR15、TR16和TR17。電晶體TR14的控制端用以接收第二邏輯準位訊號LC1。電晶體TR14的第一端電性耦接電晶體TR14的控制端和電晶體TR12的第一端。電晶體TR14的第二端電性耦接電晶體TR15的控制端。電晶體TR15的第一端電性耦接電晶體TR14的第一端。電晶體TR15的第二端電性耦接電晶體TR12的第二端。電晶體TR16和TR17控制端用以接收第n級操作訊號Q_(n)。電晶體TR16和TR17的第一端分別電性耦接電晶體TR14和TR15的第二端。電晶體TR16和TR17的第二端用以接收第一邏輯準位訊號VSS。

具體來說，當第n級操作訊號Q_(n)之電壓準位位於高邏輯準位時，電晶體TR16和TR17導通。此時第二控制單元450產生的第二致能訊號SEN2_1藉由電晶體TR16和TR17拉降至第一邏輯準位訊號VSS之電壓準位(即低邏輯準位)。當第n級操作訊號Q_(n)之電壓準位透過第一控制單元440和第一禁能單元430拉降至低邏輯準位時，電晶體TR16和TR17截止。此時電晶體TR14和TR15藉由第二邏輯準位訊號LC1(即高邏輯準位)持續導通，且第二控制單元450產生的第二致能訊號SEN2_1藉由電晶體TR14和TR15拉升至高邏輯準位，進而導通電晶體TR8和TR9，並且透過電晶體TR8和TR9分別將第n級操作訊號Q_(n)和第n級驅動訊號G_(n)繼續維持在第一邏輯準位訊號VSS之電壓準位。

類似地，第四控制單元460包含電晶體TR18、TR19、TR20和TR21。除了第四控制單元460是接收第三邏輯準位訊號LC2之外，其電晶體TR18、TR19、TR20和TR21的連接關係和操作接類似於第二控制單元450的電晶體TR14、TR15、TR16和TR17，於此不再贅述。除此之外，請一併參閱第3A圖，控制訊號SCL在此示意為驅動訊號G_(n+4)，可以看到在t5時刻控制訊號SCL(亦即驅動訊號G_(n+4))切換為高邏輯準位使得電晶體TR12和TR13藉由控制訊號SCL導通時，電晶體TR12和TR13可分別根據第二邏輯準位訊號LC1和第三邏輯準位訊號LC2使第一致能訊號SEN1_1、SEN1_2轉換為高邏輯準位。並根據第一致能訊號SEN1_1、SEN1_2導通電晶體TR8、TR9、TR10和TR11將第n級操作訊號Q_(n)以及第n級驅動訊號G_(n)之電壓準位拉降至第一邏輯準位訊號VSS之電壓準位。

請參照第6A圖，第6A圖是根據本發明的一實施例繪示的一種第n級移位暫存器電路600A的示意圖。類似地，第n級移位暫存器電路600A包含致能單元610、致能控制單元620、第一禁能單元630、第二禁能單元635、第一控制單元640A、第二控制單元650A、第三控制單元655A和第四控制單元660A，其中致能單元610、致能控制單元620、第一禁能單元630、第二禁能單元635、第二控制單元650A、第三控制單元655A和第四控制單元660A的連接關係和操作皆類似於第4圖的第n級移位暫存器電路400中的致能單元410、致能控制單元420、第一禁能單元430、第二禁能單元435、第一控制 單元440、第二控制單元450、第三控制單元455和第四控制單元460的連接關係和操作，是以於此不再贅述。

在本實施例中，第一控制單元640A中的電晶體TR12的控制端電性耦接於電晶體TR12的第一端，且電晶體TR13的控制端電性耦接於電晶體TR13的第一端。換句話說，電晶體TR12和TR13以二極體的接法連接其控制端和第一端。類似地，當電晶體TR12和TR13的控制端接收的控制訊號SCL位於高邏輯準位時，電晶體TR12和TR13導通並且產生第一致能訊號SEN1_1、SEN1_2以導通電晶體TR8、TR9、TR10和TR11。

請參照第6B圖，第6B圖是根據本發明的一實施例繪示的一種第n級移位暫存器電路600B的示意圖。類似地，第n級移位暫存器電路600B包含致能單元610、致能控制單元620、第一禁能單元630、第二禁能單元635、第一控制單元640B、第二控制單元650B、第三控制單元655B和第四控制單元660B，其中致能單元610、致能控制單元620、第一禁能單元630、第二禁能單元635和第一控制單元640B、第二控制單元650B、第三控制單元655B和第四控制單元660B的連接關係和操作皆類似於第4圖的第n級移位暫存器電路400中的致能單元410、致能控制單元420、第一禁能單元430、第二禁能單元435和第一控制單元440、第二控制單元450、第三控制單元455和第四控制單元460的連接關係和操作，是以於此不再贅述。

在本實施例中，第二控制單元650B中的電晶體 TR16和TR17的第二端及第四控制單元660B中的電晶體TR20和TR21的第二端改為接收控制訊號SCL(例如：第(n+4)級驅動訊號G(n+4))。藉此，當電晶體TR12和TR13進行充電時，電晶體TR16、TR17、TR20和TR21的第二端之電壓準位並不會立刻拉至低邏輯準位，亦即，電晶體TR16、TR17、TR20和TR21並不會立刻截止，且因電晶體TR16、TR17、TR20和TR21的第二端為高準位，因此可以透過電晶體TR16、TR17、TR20和TR21分別對電晶體TR8、TR9、TR10、TR11的控制端進行充電，因此TR8、TR9、TR10、TR11的控制端可更快速的被轉換為高邏輯準位，並且避免漏電流的情況發生。詳言之，請一併參閱第3A圖，控制訊號SCL在此示意為驅動訊號G_(n+4)，可以看到在t5時刻控制訊號SCL(亦即驅動訊號G_(n+4))切換為高邏輯準位使得電晶體TR12和TR13藉由控制訊號SCL導通。不同的是，由於第n級操作訊號Q_(n)在被拉降至第一邏輯準位訊號VSS之電壓準位之前，電晶體TR16、TR17、TR20和TR21並不會立刻截止，因此此時控制訊號SCL(亦即驅動訊號G_(n+4))的高邏輯準位由於耦接至電晶體TR16、TR17、TR20、TR21之第二端，故可將電晶體TR8、TR9、TR10和TR11控制端的電壓P(n)進行拉升，因此TR8、TR9、TR10、TR11的控制端可更快速的被轉換為高邏輯準位。

請參照第6C圖，第6C圖是根據本發明的一實施例繪示的一種第n級移位暫存器電路600C的示意圖。類似地，第n級移位暫存器電路600C包含致能單元610、致能控制單元 620、第一禁能單元630、第二禁能單元635、第一控制單元640C、第二控制單元650C、第三禁能控制單元655C和第四控制單元660C，其中致能單元610、致能控制單元620、第一禁能單元630、第二禁能單元635的連接關係和操作皆類似於第4圖的第n級移位暫存器電路400中的致能單元410、致能控制單元420、第一禁能單元430、第二禁能單元435的連接關係和操作，第一控制單元640C和第三控制單元655C的連接關係和操作類似於第6A圖的第n級移位暫存器電路600A中的第一控制單元640A和第三控制單元655A的連接關係和操作，第二控制單元650C和第四控制單元660C的連接關係和操作類似於第6B圖的第n級移位暫存器電路600B中第二控制單元650B和第四控制單元660B的連接關係和操作，是以於此不再贅述。

由上述本發明的實施例可知，透過在級移位暫存器電路中增加第一控制單元，藉以取代原本的主要禁能單元用以將操作訊號和驅動訊號轉換為低邏輯準位，並改善禁能控制單元的能力(舉例來說，移除禁能單元230並且利用及移位暫存器電路400中的電晶體TR12改善移位暫存器電路200中的電晶體TR1對於電晶體TR3和TR4的控制)，可增加其充電能力，並且穩定電晶體TR3和TR4之控制端的電壓準位，使得操作訊號和驅動訊號可穩定並維持在低邏輯準位。另外，透過將原本的第二控制單元和第四控制單元接收的第一邏輯準位訊號(例如：接地端之訊號)換成提供給第一控制單元的控制訊號，可使得充電的速度進一步提升，並且避免漏電流的情況發生。

雖然本發明已以實施方式揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

400‧‧‧第n級移位暫存器電路

410‧‧‧致能單元

420‧‧‧致能控制單元

430‧‧‧第一禁能單元

435‧‧‧第二禁能單元

440‧‧‧第一控制單元

450‧‧‧第二控制單元

455‧‧‧第三控制單元

460‧‧‧第四控制單元

HC_(n)‧‧‧時序訊號

HC_(n-4)‧‧‧時序訊號

G_(n)‧‧‧第n級驅動訊號

G_(n-4)‧‧‧第(n-4)級驅動訊號

Q_(n)‧‧‧第n級操作訊號

Q_(n-4)‧‧‧第(n-4)級操作訊號

VSS‧‧‧第一邏輯準位訊號

LC1‧‧‧第二邏輯準位訊號

LC2‧‧‧第三邏輯準位訊號

SCL‧‧‧控制訊號

SEN1_1,SEN1_2‧‧‧第一致能訊號

SEN2_1,SEN2_2‧‧‧第二致能訊號

TR7~TR21‧‧‧電晶體

P(n)‧‧‧電壓準位

Claims (9)

1. 一種驅動電路，包含：複數級移位暫存器電路，用以輸出依序的複數驅動訊號，其中該些級移位暫存器電路中的一第n級移位暫存器電路包含：一致能單元，用以根據一時序訊號和一第n級操作訊號產生該些驅動訊號中的一第n級驅動訊號；一禁能單元，電性耦接該致能單元，接收一第一邏輯準位訊號，其中當該禁能單元藉由一第一致能訊號而被致能時，該禁能單元控制該第n級操作訊號和該第n級驅動訊號之電壓準位大約相同於該第一邏輯準位訊號之電壓準位；一第一控制單元，電性耦接該禁能單元，用以根據一控制訊號而致能以產生該第一致能訊號以致能該禁能單元，使該禁能單元將該第n級操作訊號由一致能準位轉換到該第一邏輯準位訊號之電壓準位，其中該第一控制單元包含：一第一電晶體，包含：一控制端，用以接收該控制訊號；一第一端，用以接收一第二邏輯準位訊號或電性耦接該控制端；及一第二端，電性耦接該禁能單元，用以輸出該第一致能訊號給該禁能單元； 其中該控制訊號為該些級移位暫存器中的一第(n+k)級移位暫存器電路產生的訊號，其中k為大於1的正整數，n為自然數。
2. 如請求項1所述的驅動電路，還包含一第二控制單元，電性耦接該禁能單元，當該第n級操作訊號之電壓準位大約相同於該第一邏輯準位訊號之電壓準位時，該第二控制單元用以產生一第二致能訊號以致能該禁能單元使該禁能單元維持該第n級操作訊號和該第n級驅動訊號之電壓準位相同於該第一邏輯準位訊號之電壓準位。
3. 如請求項2所述的驅動電路，其中該第二控制單元包含：一第一電晶體，包含：一控制端，用以接收該第n級操作訊號；一第一端，電性耦接該禁能單元；及一第二端，用以接收該第一邏輯準位訊號或該控制訊號。
4. 如請求項1至3項任一項所述的驅動電路，其中該控制訊號為該第(n+k)級移位暫存器電路產生的該些驅動訊號中的一第(n+k)級驅動訊號。
5. 一種驅動電路，包含： 複數級移位暫存器，用以輸出依序的複數驅動訊號，其中該些級移位暫存器中的一第n級移位暫存器包含：一第一電晶體，包含：一控制端，用以接收一第n級操作訊號；一第一端，用以接收一時序訊號；及一第二端，用以輸出該些驅動訊號中的一第n級驅動訊號；一第二電晶體，包含：一控制端，用以接收一致能訊號；一第一端，電性耦接該第一電晶體的該第二端；及一第二端，用以接收一第一邏輯準位訊號；一第三電晶體，包含：一控制端，用以接收該致能訊號；一第一端，電性耦接該第一電晶體的該控制端；及一第二端，用以接收該第一邏輯準位訊號；及一第四電晶體，包含；一控制端，用以接收一控制訊號；一第一端，電性耦接該第四電晶體的該控制端或用以接收一第二邏輯準位訊號；及一第二端，電性耦接該第二電晶體的該控制端和該第三電晶體的該控制端；其中該第四電晶體根據該控制訊號產生該致能訊號，且 該第二電晶體和該第三電晶體藉由該致能訊號導通，其中n為自然數。
6. 如請求項5所述的驅動電路，還包含：一第五電晶體，包含：一控制端，用以接收該第二邏輯準位訊號；一第一端，電性耦接該第五電晶體的該控制端；及一第二端；及一第六電晶體，包含：一控制端，電性耦接該第五電晶體的該第二端；一第一端，電性耦接該第五電晶體的該第一端；及一第二端，電性耦接該第四電晶體的該第二端。
7. 如請求項6所述的驅動電路，還包含：一第七電晶體，包含：一控制端，用以接收該第n級操作訊號；一第一端，電性耦接該第五電晶體的該第二端；及一第二端，用以接收該控制訊號或該第二邏輯準位訊號；及一第八電晶體，包含：一控制端，用以接收該第n級操作訊號；一第一端，電性耦接該第六電晶體的該第二端；及一第二端，用以接收該控制訊號或或該第二邏輯準位訊號。
8. 一種控制方法，適用於一第n級移位暫存器電路，該控制方法包含：根據一時序訊號和一第n級操作訊號產生一第n級驅動訊號；根據一控制訊號產生一第一致能訊號以致能該第n級移位暫存器電路中的一禁能單元，進而將該第n級操作訊號之電壓準位轉移到一第一邏輯準位訊號之電壓準位，其中該控制訊號為一第(n+k)級移位暫存器電路產生的訊號，其中k為大於1的正整數，n為自然數；及當該第n級操作訊號之電壓準位大約相同於該第一邏輯準位訊號之電壓準位時，根據一第二邏輯準位訊號產生一第二致能訊號，根據該第二致能訊號致能該禁能單元，透過該禁能單元將該第n級操作訊號之電壓準位維持在該第一邏輯準位訊號之電壓準位。
9. 如請求項8所述的控制方法，其中透過該禁能單元將該第n級操作訊號的準位維持在該第一邏輯準位訊號之電壓準位包含：當該第n級操作訊號受到該時序訊號耦合而偏離該第一邏輯準位訊號之電壓準位時，透過該禁能單元將該第n級操作訊號的準位維持在該第一邏輯準位訊號之電壓準位。