CN103093813B - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件，所述半导体器件包括：高压发生器，所述高压发生器用于通过升高电源电压来产生高压；传送电路，所述传送电路用于响应于传送信号而将高压传送到内部电路；以及第一放电电路，所述第一放电电路用于在电源电压下降时对高压发生器的输出节点的高压或传送单元的输入节点或输出节点的高压放电。

Description

半导体器件
相关申请的交叉引用
本申请要求2011年10月31日提交的申请号为10-2011-0112117的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例总体而言涉及一种半导体器件，更具体而言，涉及一种使用高压的半导体器件。
背景技术
为了减小半导体器件中的功耗，供应到半导体器件的外部电压有所降低。然而，有时也需要比外部电压更高的内部电压以操作半导体器件。例如，在诸如NAND快闪存储器件的半导体存储器件中，供应大约2V的外部电压，但是为了执行编程操作或擦除操作，15V至20V的高压也是必要的。因此，在半导体器件中要使用用于从外部电压产生高压的高压发生器（例如，电荷泵电路）。
发明内容
本发明的示例性实施例涉及一种包括高压发生器的半导体器件。
根据本发明一个实施例的半导体器件包括：高压发生器，所述高压发生器用于通过升高电源电压来产生高压；内部电路，所述内部电路借助于高压来操作；以及放电电路，所述放电电路用于在电源电压下降时对高压发生器的输出节点的高压放电。
所述放电电路包括：第一二极管，所述第一二极管被配置成具有供应到其的使能信号；晶体管，所述晶体管被配置成具有与高压发生器的输出节点耦接的漏极和与第一二极管的输出端子耦接的栅极；以及第二二极管，所述第二二极管耦接在第一晶体管的源极与供应电源电压的电源电压端子之间。
附图说明
图1是根据本发明一个实施例的半导体器件的框图；
图2A和图2B是说明图1所示的半导体器件的操作的波形图；
图3是根据本发明一个实施例的半导体器件的框图；
图4是图3所示的放电电路的电路图；以及
图5A和图5B是说明根据本发明一个实施例的半导体器件的操作的波形图。
具体实施方式
在下文中，将参照附图详细地描述本公开的一些示例性实施例。提供附图是为了允许本领域技术人员理解本发明实施例的范围。
图1是根据本发明一个实施例的半导体器件的框图。
参见图1，半导体器件可以包括高压发生器110、一个或更多个传送电路（为了简便起见，仅示出两个传送电路120A和120B）、放电电路140以及内部电路130。
高压发生器110响应于使能信号EN而利用电源电压EXT_VDD来产生比电源电压EXT_VDD更高的高压。高压发生器110可以是已知的电荷泵电路。
传送电路120A和120B起到将产生的高压传送到内部电路130的作用。传送电路120A和120B在保持高压的同时传送高压。例如，第一节点NODE1、第二节点NODE2以及第三节点NODE3可以与其他的外围电路（未示出）耦接，传送电路120A和120B还将高压传送到需要高压的电路。
内部电路130在其操作时使用高压，并且可以包括半导体存储器件（诸如NAND快闪存储器件）的单元阵列。
在需要高压的操作完成时，放电电路140起到对来自第一节点NODE1、第二节点NODE2以及第三节点NODE3的高压放电的作用。放电电路140响应于放电信号DISCH而将第一节点NODE1、第二节点NODE2以及第三节点NODE3处的高压放电到接地端子。放电电路140例如包括第一晶体管N101、第二晶体管N103以及第三晶体管N105，上述晶体管中的每个耦接在相应的节点NODE1、NODE2或NODE3与接地端子之间。另外，第一节点NODE1、第二节点NODE2以及第三节点NODE3可以响应于放电信号DISCH而操作。
图2A和图2B是说明图1所示的半导体器件的操作的波形图。
参见图2A，当在第一时间点t1施加电源电压EXT_VDD并且在第二时间点t2激活使能信号EN时，高压发生器110产生比电源电压EXT_VDD更高的高压，并且传送电路120A和120B将高压传送到与内部电路130或外围电路耦接的第二节点NODE2和第三节点NODE3。因而，第一节点NODE1、第二节点NODE2以及第三节点NODE3的电压升高。
内部电路130或外围电路执行需要高压的各种操作（例如，编程操作、读取操作以及擦除操作）。
如果内部电路130或外围电路需要高压的特定操作完成或者不再需要高压，则在第三时间点t3去激活使能信号EN并激活放电信号DISCH。当使能信号EN被去激活时，高压发生器110停止产生高压，并且第一节点NODE1、第二节点NODE2以及第三节点NODE3的高压借助于放电电路140被放电到接地端子。结果，节点NODE1、NODE2以及NODE3的高压下降。
如上所述，高压被施加到内部电路130，且在正常情况下完成操作之后第一节点NODE1、第二节点NODE2以及第三节点NODE3的各高压被放电。然而，电源电压EXT_VDD的供应也可能异常地停止。
参见图2B，如果在第三时间点t3或在第三时间点t3之前电源电压EXT_VDD的供应异常地停止或电源电压EXT_VDD异常地下降，则放电信号DISCH不被激活。另外，使能信号EN可能被去激活。在这种情况下，由于放电电路140不操作，所以第一节点NODE1、第二节点NODE2以及第三节点NODE3中的一个或更多个节点处的高压可能不被放电，因而第一节点NODE1、第二节点NODE2以及第三节点NODE3中的一个或更多个节点可能保持高压。
因此，由高压所导致的应力可能在保持高压的第一节点NODE1、第二节点NODE2以及第三节点NODE3中的一个或更多个节点处产生，或者在不直接被供应电源电压EXT_VDD而是与保持高压的节点NODE1、NODE2以及NODE3耦接的所有外围电路上产生。因此，电路的电学特性可能恶化。
在本发明的一个实施例中，以下将描述即使电源电压EXT_VDD如上所述异常地下降也可以将电路的电学特性恶化最小化。
图3是根据本发明一个实施例的半导体器件的框图。
参见图3，根据本发明一个实施例的半导体器件包括高压供应电路310、内部电路320以及第一放电电路340。半导体器件还可以包括第二放电电路330。
高压供应电路310通过升高电源电压EXT_VDD来产生高压。高压供应电路310包括高压发生器311和一个或更多个传送电路（为了简便起见，仅示出两个传送电路312A和321B）。高压供应电路310还可以包括第三放电电路314和第四放电电路313。
高压发生器311响应于被激活的使能信号EN而利用电源电压EXT_VDD来产生比电源电压EXT_VDD更高的高压。高压发生器311可以是已知的电荷泵电路。
传送电路312A和312B起到将高压传送到内部电路320的作用。传送电路312A和312B在保持高压的同时传送高压。第一节点NODE1和第二节点NODE2可以与高压发生器311的外围电路（未示出）耦接，传送电路312A和312B将高压传送到需要高压的电路。
如果电源电压EXT_VDD异常地下降或电源电压EXT_VDD的供应停止，则第三放电电路314起到对高压供应电路310的第一节点NODE1和第二节点NODE2放电的作用。第三放电电路314可以具有与第一放电电路340相同的配置，且执行与第一放电电路340相同的功能。
在需要高压的操作完成之后，第四放电电路313执行对第一节点NODE1和第二节点NODE2的高压放电的操作。放电电路313起到响应于放电信号DISCH而将每个节点NODE1和NODE2的高压放电到接地端子的作用。第四放电电路313可以包括耦接在相应的节点NODE1和NODE2与接地端子之间的晶体管N301和N303，并且响应于放电信号DISCH而操作。
内部电路320在其操作时需要高压，并且可以包括单元阵列。单元阵列可以包括浮栅存储器阵列或电荷捕获存储器单元阵列。
第一放电电路340在电源电压EXT_VDD下降时对耦接在高压供应电路310的输出节点与内部电路320的输入节点之间的第三节点NODE3放电。具体地，第一放电电路340可以将第三节点NODE3的高压放电到供应电源电压EXT_VDD的电源电压端子。
在需要高压的操作完成之后，第二放电电路330响应于放电信号DISCH而执行将耦接在高压供应电路310的输出节点与内部电路320的输入节点之间的第三节点NODE3的高压放电到接地端子的操作。第二放电电路330可以包括耦接在节点NODE3与接地端子之间的晶体管N305，并且响应于放电信号DISCH而操作。
与不同的节点耦接的第一放电电路340以及放电单元314A和314B可以具有相同的配置和功能。以下描述第一放电电路340的配置作为一个实例。
图4是图3所示的放电电路的电路图。
参见图4，第一放电电路340包括第一二极管D1、晶体管N307以及第二二极管D2。第一放电电路340还可以包括电容器C1。
使能信号EN施加到第一二极管D1。更具体地，使能信号EN施加到第一二极管D1的正极。第一二极管D1可以由如下的晶体管形成，所述晶体管具有彼此耦接的漏极和栅极以及具有与晶体管N307耦接的源极。这里，第一二极管D1的晶体管可以是NMOS晶体管。这里，上述晶体管的栅极和漏极成为第一二极管D1的正极，且上述晶体管的源极成为第一二极管D1的负极。
第一晶体管N307的漏极与第三节点耦接，即耦接在电压供应电路310的输出节点和内部电路320的输入节点之间，第一晶体管N307的栅极与第一二极管D1耦接，第一晶体管N307的源极与第二二极管D2耦接。
第二二极管D2与晶体管N307以及供应电源电压EXT_VDD的电源电压端子耦接。更具体地，第二二极管D2的正极与晶体管N307耦接，第二二极管D2的负极与电源电压端子耦接。第二二极管D2可以由如下的晶体管形成，所述晶体管具有与第一晶体管N307耦接的漏极和栅极以及具有与电源电压端子耦接的源极。这里，第二二极管D2的晶体管可以是NMOS晶体管。此外，上述晶体管的栅极和漏极成为第二二极管D2的正极，且上述晶体管的源极成为第二二极管D2的负极。
电容器C1耦接在晶体管N307的栅极与接地端子之间。电容器C1起到在使能信号EN被激活时储存电荷的作用，还起到即使在使能信号EN被去激活时也能将与晶体管N307的栅极耦接的节点VA的电压电平保持为高电平的作用。
以上描述了将使能信号EN施加到第一二极管D1的实例，但是也可以取代使能信号EN而将电源电压EXT_VDD施加到第一二极管D1。
以下将描述参照图4所述的放电电路340的操作。
图5A和图5B是说明根据本发明一个实施例的半导体器件的操作的波形图。
参见图5A，当在第一时间点t1供应电源电压EXT_VDD且在第二时间点t2激活使能信号EN时，高压供应电路310产生比电源电压EXT_VDD更高的高压，并将高压输出到与内部电路320或外围电路耦接的第三节点NODE3。因而，每个节点NODE1、NODE2以及NODE3的电压升高。
内部电路320或外围电路执行需要高压的各种操作（例如，编程操作、读取操作以及擦除操作）。
如果内部电路320或外围电路的操作完成或者如果内部电路320或外围电路不再需要高压，则在第三时间点t3将使能信号EN去激活并将放电信号DISCH激活。当使能信号EN被去激活时，高压供应电路310停止产生高压，并且放电电路313和330将第一节点NODE1、第二节点NODE2以及第三节点NODE3的高压放电到接地端子。结果，第一节点NODE1、第二节点NODE2以及第三节点NODE3的电压下降。
此时，放电电路340的与晶体管N307的栅极耦接的节点VA保持为如下的电压电平：即从大约2.3V的使能信号下降了第一二极管D1的阈值电压的电压电平。例如，放电电路340的节点VA保持为1.7V。另外，与第二二极管D2和晶体管N307耦接的耦接节点VB可以保持为如下的电压电平：即从晶体管N307的栅极电压下降了晶体管N307的阈值电压的电压电平。例如，耦接节点VB保持为1.1V。第二二极管D2截止，因为2.6V到3.7V的电源电压EXT_VDD比耦接节点VB的电压高。因此，放电电路340对节点NODE3没有影响。
如上所述，在操作完成之后，施加到内部电路320以及第一节点NODE1、第二节点NODE2和第三节点NODE3的高压正常地放电。以下描述当电源电压EXT_VDD的供应异常地停止或电源电压EXT_VDD异常地下降时的操作。
参见图5B，当在第三时间点t3或在第三时间点t3之前电源电压EXT_VDD的供应异常地停止或电源电压EXT_VDD异常地下降时，放电信号DISCH不被激活。此外，使能信号EN也可能被去激活。
在放电电路340中当使能信号EN被去激活之前，晶体管N307的栅极因为响应于被激活的使能信号EN而被充电到电容器C1中的电荷而保持大约1.7V的电压。因此，晶体管N307保持导通。当电源电压EXT_VDD下降到0V时，第二二极管D2被导通。因此，节点NODE3的高压通过保持导通的晶体管N307和第二二极管D2而被放电到电源电压端子。此时，第二二极管D2和晶体管N307的耦接节点VB可以保持与第二二极管D2的阈值电压相对应的大约1.1V。因而，节点NODE3可以保持大约1.1V的电压而不完全放电到0V。如果保持1.1V的电压，则施加到外围电路的应力小得可以忽略。
如上所述，即使电源电压异常地下降或电源电压的供应停止，节点的高压也可以稳定地放电。因此，可以使外围电路中的应力最小化。
如上所述，根据本发明的各个实施例，可以改善半导体器件的操作特性。

Claims (17)

1.一种半导体器件，包括：
高压发生器，所述高压发生器被配置成通过升高电源电压来产生高压；
传送电路，所述传送电路被配置成将所述高压传送到内部电路；以及
第一放电电路，所述第一放电电路被配置成在所述电源电压下降时将所述高压发生器的输出节点的高压或所述传送电路的输入节点或输出节点的高压放电，
其中，所述第一放电电路包括：
第一二极管，所述第一二极管被配置成接收使能信号；
第一晶体管，所述第一晶体管包括第一漏极和第一栅极，其中，所述第一漏极与所述传送电路的输入节点或输出节点耦接，所述第一栅极与所述第一二极管的输出端子耦接；以及
第二二极管，所述第二二极管耦接在所述第一晶体管的源极与供应所述电源电压的电源电压端子之间。
2.如权利要求1所述的半导体器件，其中，所述第一放电电路将所述输入节点或所述输出节点的高压放电到供应所述电源电压的电源电压端子。
3.如权利要求1所述的半导体器件，还包括电容器，所述电容器耦接在所述第一晶体管的栅极与接地端子之间。
4.如权利要求1所述的半导体器件，其中，所述第一二极管包括第二晶体管，所述第二晶体管具有与施加所述使能信号的节点耦接的第二漏极和第二栅极，并具有与所述第一晶体管的栅极耦接的第二源极。
5.如权利要求1所述的半导体器件，其中，所述第二二极管包括第三晶体管，所述第三晶体管具有与所述第一晶体管的源极耦接的第三漏极和第三栅极，并具有与所述电源电压端子耦接的第三源极。
6.如权利要求1所述的半导体器件，还包括第二放电电路，所述第二放电电路被配置成响应于放电信号而将所述输入节点或所述输出节点的高压放电到接地端子。
7.如权利要求6所述的半导体器件，其中，所述第二放电电路包括第四晶体管，所述第四晶体管耦接在所述传送电路的输入节点或输出节点与所述接地端子之间，并响应于所述放电信号而操作。
8.一种半导体器件，包括：
高压供应电路，所述高压供应电路被配置成通过升高电源电压而产生高压；
内部电路，所述内部电路借助于所述高压操作；以及
第一放电电路，所述第一放电电路被配置成在所述电源电压下降时对所述高压供应电路的输出节点的高压放电，
其中，所述第一放电电路包括：
第一二极管，所述第一二极管被配置成接收使能信号；
第一晶体管，所述第一晶体管包括第一漏极和第一栅极，其中，所述第一漏极与所述高压供应电路的输出节点耦接，所述第一栅极与所述第一二极管的输出端子耦接；以及
第二二极管，所述第二二极管耦接在所述第一晶体管的源极与供应所述电源电压的电源电压端子之间。
9.如权利要求8所述的半导体器件，其中，所述第一放电电路将所述高压供应电路的输出节点的高压放电到供应所述电源电压的电源电压端子。
10.如权利要求9所述的半导体器件，还包括电容器，所述电容器耦接在所述第一晶体管的栅极与接地端子之间。
11.如权利要求9所述的半导体器件，其中，所述第一二极管包括第二晶体管，所述第二晶体管具有与施加所述使能信号的节点耦接的第二漏极和第二栅极，并具有与所述第一晶体管的栅极耦接的第二源极。
12.如权利要求9所述的半导体器件，其中，所述第二二极管包括第三晶体管，所述第三晶体管具有与所述第一晶体管的源极耦接的第三漏极和第三栅极，并具有与所述电源电压端子耦接的第三源极。
13.如权利要求8所述的半导体器件，还包括第二放电电路，所述第二放电电路被配置成响应于放电信号而将所述高压供应电路的输出节点的高压放电到接地端子。
14.如权利要求13所述的半导体器件，其中，所述第二放电电路包括第四晶体管，所述第四晶体管耦接在所述高压供应电路的输出节点与所述接地端子之间，并响应于所述放电信号而操作。
15.如权利要求8所述的半导体器件，其中，所述高压供应电路包括：
高压发生器，所述高压发生器被配置成通过升高所述电源电压而产生所述高压；以及
传送电路，所述传送电路被配置成将所述高压传送到所述输出节点。
16.如权利要求15所述的半导体器件，其中，所述高压供应电路还包括第三放电电路，所述第三放电电路被配置成在所述电源电压下降时对所述高压发生器的输出节点的高压或所述传送电路的输入节点或输出节点的高压放电。
17.如权利要求15所述的半导体器件，其中，所述高压供应电路还包括第四放电电路，所述第四放电电路被配置成响应于放电信号而将所述高压发生器的输出节点的高压或所述传送电路的输入节点或输出节点的高压放电。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150048427A (ko) 2013-10-28 2015-05-07 에스케이하이닉스 주식회사 디스차지 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1159094A (zh) * 1995-11-08 1997-09-10 索尼公司 内部电源电路
CN101441488A (zh) * 2007-11-15 2009-05-27 旺宏电子股份有限公司 电压调整器及其控制方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520682B1 (ko) 2004-02-25 2005-10-11 주식회사 하이닉스반도체 반도체 소자의 고전압 스위치 회로
KR100673731B1 (ko) 2004-05-11 2007-01-24 주식회사 하이닉스반도체 낸드 플래시 소자의 고전압 스위치 회로
KR100769781B1 (ko) * 2005-08-25 2007-10-24 주식회사 하이닉스반도체 비휘발성 메모리 장치의 스텝-업 전압 발생 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1159094A (zh) * 1995-11-08 1997-09-10 索尼公司 内部电源电路
CN101441488A (zh) * 2007-11-15 2009-05-27 旺宏电子股份有限公司 电压调整器及其控制方法

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Publication number Publication date
CN103093813A (zh) 2013-05-08
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