KR101840379B1 - 반도체 장치 - Google Patents

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Abstract

본 기술은 전원 전압 단자를 통해 인가되는 전원 전압을 상승시켜 고전압을 생성하도록 구성된 고전압 생성 회로; 전달 신호에 응답하여 상기 고전압을 내부 회로로 전달하도록 구성된 전달 회로; 및 상기 전원 전압 단자를 통해 인가되는 상기 전원 전압이 낮아지면 상기 고전압 생성 회로의 출력 노드 또는 상기 전달 회로의 입력 노드 또는 상기 전달 회로의 출력 노드를 디스차지하도록 구성된 제1 디스차지 회로를 포함하며, 상기 제1 디스차지 회로는, 인에이블 신호가 인가되는 제1 다이오드; 상기 전달 회로의 상기 입력 노드 또는 상기 전달 회로의 상기 출력 노드에 드레인이 접속되고 게이트가 상기 제1 다이오드의 출력 단자에 연결되는 제1 트랜지스터; 및 상기 제1 트랜지스터의 소스와 상기 전원 전압이 인가되는 전원 전압 단자와 연결되는 제2 다이오드를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 고전압을 사용하는 반도체 장치에 관한 것이다.
반도체 장치의 소비 전력을 낮추기 위하여 반도체 장치로 공급되는 전압이 낮아지고 있다. 하지만 반도체 장치의 내부에서는 외부로부터 공급되는 전압보다 높은 전압이 필요한 경우가 발생한다. 예로서, NAND 플래시 메모리 장치에서는 2V 내외의 외부 전압이 공급되지만, 데이터를 저장하기 위한 프로그램 동작이나 데이터의 소거 동작을 실시하기 위하여 15V 내지 20V의 고전압이 필요하다. 이를 위해, 외부 전압을 이용하여 고전압을 생성하는 고전압 생성 회로(예, 펌프 회로)가 반도체 장치 내에 구비된다.
본 발명의 실시예는 고전압 생성 회로를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 전원 전압 단자를 통해 인가되는 전원 전압을 상승시켜 고전압을 생성하도록 구성된 고전압 생성 회로; 전달 신호에 응답하여 상기 고전압을 내부 회로로 전달하도록 구성된 전달 회로; 및 상기 전원 전압 단자를 통해 인가되는 상기 전원 전압이 낮아지면 상기 고전압 생성 회로의 출력 노드 또는 상기 전달 회로의 입력 노드 또는 상기 전달 회로의 출력 노드를 디스차지하도록 구성된 제1 디스차지 회로를 포함하며, 상기 제1 디스차지 회로는, 인에이블 신호가 인가되는 제1 다이오드; 상기 전달 회로의 상기 입력 노드 또는 상기 전달 회로의 상기 출력 노드에 드레인이 접속되고 게이트가 상기 제1 다이오드의 출력 단자에 연결되는 제1 트랜지스터; 및 상기 제1 트랜지스터의 소스와 상기 전원 전압이 인가되는 전원 전압 단자와 연결되는 제2 다이오드를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 전원 전압을 상승시켜 고전압을 출력하도록 구성된 고전압 공급 회로; 상기 고전압 공급 회로로부터 공급되는 상기 고전압에 의해 동작하는 내부 회로; 및 상기 전원 전압이 낮아지면 상기 고전압 공급 회로의 출력 노드를 디스차지하도록 구성된 제1 디스차지 회로를 포함하며, 상기 제1 디스차지 회로는, 인에이블 신호가 인가되는 제1 다이오드; 상기 고전압 공급 회로의 상기 출력 노드에 드레인이 접속되고, 게이트가 상기 제1 다이오드의 출력 단자에 연결되는 제1 트랜지스터; 및 상기 제1 트랜지스터의 소스에 상기 전원 전압이 인가되는 전원 전압 단자와 연결되는 제2 다이오드를 포함한다.
본 발명의 실시예는 반도체 장치의 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 반도체 장치의 동작을 설명하기 위한 파형도들이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 디스차지 회로를 설명하기 위한 회로도이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 파형도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 고전압 생성 회로(110), 적어도 하나 이상의 전달 회로들(120A, 120B), 디스차지 회로(140 및 내부 회로(130)를 포함할 수 있다.
고전압 생성 회로(110)는 활성화된 인에이블 신호(EN)에 응답하여 전원전압(EXT_VDD)을 이용하여 전원전압(EXT_VDD)보다 높은 레벨의 고전압을 생성한다. 잘 알려진 펌핑 회로가 대표적인 고전압 생성 회로(110)가 될 수 있다.
전달 회로들(120A, 120B)은 고전압 생성 회로(110)에서 생성된 고전압을 내부 회로(130)로 전달하는 기능을 수행한다. 이러한 전달 회로들(120A, 120B)은 고전압의 높은 레벨을 유지하면서 고전압을 전달한다. 각각의 노드들(NODE1, NODE2)은 또 다른 주변 회로들(미도시)과 연결될 수 있으며, 전달 회로들(120A, 120B)은 고전압이 필요한 회로들로 고전압을 전달한다.
내부 회로(130)는 동작함에 있어 고전압이 필요한 회로로써, NAND 플래시 메모리의 셀 어레이 등이 포함될 수 있다.
디스차지 회로(140)는 고전압이 필요한 동작이 종료된 후에 고전압이 인가된 노드들(NODE1, NODE2, NODE3)을 디스차지시키는 동작을 수행한다. 이러한 디스차지 회로(140)는 디스차지 신호(DISCH)에 응답하여 노드들(NODE1, NODE2, NODE3)의 고전압을 접지 단자로 디스차지시키는 기능을 수행한다. 이를 위해, 디스차지 회로(140)는 노드들(NODE1, NODE2, NODE3)과 접지 단자 사이에 접속되고 디스차지 신호(DISCH)에 응답하여 동작하는 트랜지스터들(N101, N103, N105)을 포함한다.
도 2a 및 도 2b는 도 1에 도시된 반도체 장치의 동작을 설명하기 위한 파형도들이다.
도 2a를 참조하면, 제1 시점(t1)에서 전원전압(EXT_VDD)이 인가되고 제2 시점(t2)에서 인에이블 신호(EN)가 활성화되면, 고전압 생성 회로(110)는 전원전압(EXT_VDD)보다 높은 고전압을 생성하고 전달 회로들(120A, 120B)은 내부 회로(130)나 주변 회로들이 연결된 노드들(NODE1, NODE2, NODE3)로 고전압을 전달한다. 이로서, 노드들(NODE1, NODE2, NODE3)의 전압이 높아진다.
내부 회로(130)나 주변 회로들은 공급된 고전압에 의해 필요한 동작들(예, 프로그램 동작, 리드 동작 또는 소거 동작)을 수행한다.
내부 회로(130)나 주변 회로들의 동작이 종료되거나 고전압이 더 이상 필요하지 않게 되는 경우, 제3 시점(t3)에서 인이에블 신호(EN)가 비활성화되고 디스차지 신호(DISCH)가 활성화된다. 비활성화된 인에이블 신호(EN)에 의해 고전압 생성 회로(110)는 고전압 생성을 중단하고, 노드들(NODE1, NODE2, NODE3)의 고전압은 디스차지 회로(140)에 의해 접지 단자로 디스차지된다. 그 결과, 노드들(NODE1, NODE2, NODE3)의 전압이 낮아진다.
상기의 동작을 통해 고전압이 내부 회로(130)로 공급되고, 동작이 완료된 후 노드들(NODE1, NODE2, NODE3)이 정상적으로 디스차지된다. 그러나 전원전압(EXT_VDD)의 공급이 비정상적으로 중단되는 경우가 발생될 수 있다.
도 2b를 참조하면, 제3 시점(t3)이나 제3 시점(t3) 이전에 전원전압(EXT_VDD)의 공급이 비정상적으로 중단되거나 전원전압(EXT_VDD)의 레벨이 비정상적으로 낮아지면 디스차지 신호(DISCH)가 활성화되지 못한다. 그리고, 인에이블 신호(EN)도 비활성화될 수 있다. 이 경우, 디스차지 회로(140)가 동작하지 못하기 때문에 노드들(NODE1, NODE2, NODE3)로 인가된 고전압이 디스차지되지 못하고 노드들(NODE1, NODE2, NODE3)은 높은 레벨을 유지하게 된다.
이로 인해, 고전압이 유지되는 노드들(NODE1, NODE2, NODE3)이나 전원전압(EXT_VDD)이 인가되지 않으면서 고전압의 노드들(NODE1, NODE2, NODE3)과 연결되는 모든 회로들에는 고전압에 의한 스트레스가 가해지고 회로들의 전기적 특성이 저하될 수 있다.
이하, 상기에서 설명한 본 발명의 실시예에서 전원전압(EXT_VDD)이 비정상적으로 강하하더라도 회로들의 전기적 특성이 저하되는 것을 방지할 수 있는 다른 실시예를 설명하기로 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치는 고전압 공급 회로(310), 내부 회로(320) 및 제1 디스차지 회로(340)를 포함한다. 또한, 반도체 장치는 제2 디스차지 회로(330)를 더 포함할 수 있다.
고전압 공급 회로(310)는 전원전압(EXT_VDD)을 상승시켜 고전압을 출력하도록 구성된다. 이러한 고전압 공급 회로(310)는 고전압 생성 회로(311) 및 적어도 하나 이상의 전달 회로들(312A, 312B)을 포함하며, 제3 디스차지 회로(314) 및 제4 디스차지 회로(313)를 더 포함할 수 있다.
고전압 생성 회로(311)는 활성화된 인에이블 신호(EN)에 응답하여 전원전압(EXT_VDD)을 이용하여 전원전압(EXT_VDD)보다 높은 레벨의 고전압을 생성한다. 잘 알려진 펌핑 회로가 대표적인 고전압 생성 회로(311)가 될 수 있다.
전달 회로들(312A, 312B)은 고전압 생성 회로(311)에서 생성된 고전압을 내부 회로(320)로 전달하는 기능을 수행한다. 이러한 전달 회로들(312A, 312B)은 고전압의 높은 레벨을 유지하면서 고전압을 전달한다. 각각의 노드들(NODE1, NODE2)은 고전압 생성 회로(311) 내부의 또 다른 회로들(미도시)과 연결될 수 있으며, 전달 회로들(312A, 312B)은 고전압이 필요한 회로들로 고전압을 전달한다.
제3 디스차지 회로(314)는 전원전압(EXT_VDD)이 비정상적으로 낮아지거나 전원전압(EXT_VDD)의 공급이 중단되는 경우 고전압 공급 회로(310) 내부의 노드들(NODE1, NODE2)을 디스차지시키는 기능을 수행한다. 이러한 제3 디스차지 회로(314)는 제1 디스차지 회로(340)와 동일한 구성으로 동일한 기능을 수행할 수 있다.
제4 디스차지 회로(313)는 고전압이 필요한 동작이 종료된 후에 고전압이 인가된 고전압 공급 회로(310)의 내부 노드들(NODE1, NODE2)을 디스차지시키는 동작을 수행한다. 이러한 디스차지 회로(313)는 디스차지 신호(DISCH)에 응답하여 고전압 공급 회로(310)의 내부 노드들(NODE1, NODE2)의 고전압을 접지 단자로 디스차지시키는 기능을 수행한다. 이를 위해, 디스차지 회로(313)는 내부 노드들(NODE1, NODE2)과 접지 단자 사이에 접속되고 디스차지 신호(DISCH)에 응답하여 동작하는 트랜지스터들(N301, N303)을 포함한다.
내부 회로(320)는 동작함에 있어 고전압이 필요한 회로로써, NAND 플래시 메모리의 셀 어레이 등이 포함될 수 있다.
제1 디스차지 회로(340)는 전원전압(EXT_VDD)이 낮아지면 고전압 공급 회로(310)의 출력 노드(NODE3) 또는 내부 회로(320)의 입력 노드(NODE3)를 디스차지하도록 구성된다. 특히, 제1 디스차지 회로(340)는 내부 회로(320)의 입력 노드 또는 고전압 공급 회로(310)의 출력 노드의 고전압을 전원전압(EXT_VDD)이 인가되는 전원 전압 단자로 디스차지시키도록 구성될 수 있다.
제2 디스차지 회로(330)는 고전압이 필요한 동작이 종료된 후에 고전압이 출력되는 고전압 공급 회로(310)의 출력 노드(NODE3), 내부 회로(320)의 입력 노드(NODE3)를 디스차지시키는 동작을 수행한다. 이러한 제2 디스차지 회로(330)는 디스차지 신호(DISCH)에 응답하여 노드(NODE3)의 고전압을 접지 단자로 디스차지시키는 기능을 수행한다. 이를 위해, 제2 디스차지 회로(330)는 노드(NODE3)와 접지 단자 사이에 접속되고 디스차지 신호(DISCH)에 응답하여 동작하는 트랜지스터(N305)를 포함한다.
한편, 제1 디스차지 회로(340)와 디스차지부들(314A, 314B)은 접속되는 노드가 다를 뿐 내부 구성이나 기능이 동일할 수 있다. 이하, 제1 디스차지 회로(340)의 내부 구성을 설명하기로 한다.
도 4는 도 3에 도시된 디스차지 회로를 설명하기 위한 회로도이다.
도 4를 참조하면, 제1 디스차지 회로는 제1 다이오드(D1), 트랜지스터(N307), 제2 다이오드(D2)를 포함하며, 커패시터(C1)를 더 포함할 수 있다.
제1 다이오드(D1)로는 인에이블 신호(EN)가 인가된다. 보다 구체적으로, 제1 다이오드(D1)의 애노드로 인에이블 신호(EN)가 인가된다. 이러한 제1 다이오드(D1)는 드레인 및 게이트가 연결되고 소스가 트랜지스터(N307)의 게이트로 연결되는 트랜지스터로 구현 가능하다. 이때, 제1 다이오드(D1)용 트랜지스터는 NMOS 트랜지스터가 될 수 있다. 여기서, 서로 연결된 트랜지스터의 게이트 및 드레인이 제1 다이오드(D1)의 애노드가 되고, 소스는 캐소드가 된다.
제1 트랜지스터(N307)의 드레인은 전압 공급 회로(310)의 출력 노드(NODE3) 또는 내부 회로(320)의 고전압 입력 노드(NODE3)에 연결되고 게이트는 제1 다이오드(D1)에 연결되고 소스는 제2 다이오드(D2)에 연결된다.
제2 다이오드(D2)는 트랜지스터(N307)와 전원전압(EXT_VDD)이 인가되는 전원 전압 단자와 연결된다. 보다 구체적으로, 제1 다이오드(D2)의 애노드가 트랜지스터(N307)에 연결되고 캐소드가 전원 전압 단자에 연결된다. 이러한 제2 다이오드(D2)는 제1 트랜지스터(N307)로 드레인 및 게이트가 연결되고, 소스가 전원 전압 단자와 연결되는 제3 트랜지스터로 구현할 수 있다. 이때, 제2 다이오드(D2)용 트랜지스터는 NMOS 트랜지스터가 될 수 있다. 여기서, 서로 연결된 트랜지스터의 게이트 및 드레인이 제2 다이오드(D2)의 애노드가 되고, 소스는 캐소드가 된다.
커패시터(C1)는 트랜지스터(N307)의 게이트와 접지 단자 사이에 연결된다. 커패시터(C1)는 인에이블 신호(EN)가 활성화될 때 전하를 충전하고 인에이블 신호(EN)가 비활성화 되더라도 트랜지스터(N307)의 게이트와 연결되는 노드(VA)를 하이 상태로 유지하는 기능을 수행한다.
상기에서는 제1 다이오드(D1)로 인에이블 신호(EN)가 인가되는 경우를 설명하였으나, 인에이블 신호(EN) 대신 전원전압(EXT_VDD)이 인가될 수도 있다.
이하, 도 4에서 설명한 디스차지 회로의 동작을 설명하기로 한다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 파형도들이다.
도 5a를 참조하면, 제1 시점(t1)에서 전원전압(EXT_VDD)이 인가되고 제2 시점(t2)에서 인에이블 신호(EN)가 활성화되면, 고전압 공급 회로(310)는 전원전압(EXT_VDD)보다 높은 고전압을 생성하고 내부 회로(320)나 주변 회로들이 연결된 노드(NODE3)로 고전압을 출력한다. 이로서, 노드들(NODE1, NODE2, NODE3)의 전압이 높아진다.
내부 회로(320)나 주변 회로들은 공급된 고전압에 의해 필요한 동작들(예, 프로그램 동작, 리드 동작 또는 소거 동작)을 수행한다.
내부 회로(320)나 주변 회로들의 동작이 종료되거나 고전압이 더 이상 필요하지 않게 되는 경우, 제3 시점(t3)에서 인이에블 신호(EN)가 비활성화되고 디스차지 신호(DISCH)가 활성화된다. 비활성화된 인에이블 신호(EN)에 의해 고전압 공급 회로(310)는 고전압 생성을 중단하고, 노드들(NODE1, NODE2, NODE3)의 고전압은 디스차지 회로들(313, 330)에 의해 접지 단자로 디스차지된다. 그 결과, 노드들(NODE1, NODE2, NODE3)의 전압이 낮아진다.
이때, 디스차지 회로(340)에서 트랜지스터(N307)의 게이트와 연결되는 노드(VA)는 약 2.3V의 인에이블 신호에 의해 커패시터(C1)로 충전된 전하에 의해 제1 다이오드(D1)의 문턱전압만큼 낮아진 전압(약, 1.7V)을 유지하게 된다. 또한, 제2 다이오드(D2)와 트랜지스터(N307)의 접속 노드(VB)는 트랜지스터(N307)의 게이트 전압에서 문턱전압만큼 낮아진 레벨(예, 1.1V)을 유지할 수 있다. 제2 다이오드(D2)는 접속 노드(VB)의 전압보다 2.6V 내지 3.7V의 전원전압(EXT_VDD)이 높기 때문에 턴오프된다. 따라서, 디스차지 회로(340)는 노드(NODE3)에 아무런 영향을 주지 않는다.
상기의 동작을 통해 고전압이 내부 회로(320)로 공급되고, 동작이 완료된 후 노드들(NODE1, NODE2, NODE3)이 정상적으로 디스차지된다. 이하 전원전압(EXT_VDD)의 공급이 비정상적으로 중단되거나 전원전압(EXT_VDD)이 비정상적으로 낮아지는 경우에서 동작을 설명하기로 한다.
도 5b를 참조하면, 제3 시점(t3)이나 제3 시점(t3) 이전에 전원전압(EXT_VDD)의 공급이 비정상적으로 중단되거나 전원전압(EXT_VDD)의 레벨이 비정상적으로 낮아지면 디스차지 신호(DISCH)가 활성화되지 못한다. 그리고, 인에이블 신호(EN)도 비활성화될 수 있다.
이때, 디스차지 회로(340)에서 인에이블 신호(EN)가 비활성화되기 전에 활성화 상태의 인에이블 신호(EN)에 의해 커패시터(C1)로 충전된 전하에 따라 트랜지스터(N307)의 게이트 전압이 약 1.7V로 유지되기 때문에, 트랜지스터(N307)는 턴온 상태를 유지한다. 전원전압(EXT_VDD)이 0V로 낮아지면, 제2 다이오드(D2)가 턴온된다. 따라서, 노드(NODE3)와 전원 전압 단자 사이에 직렬로 연결되고 턴온 상태를 유지하는 트랜지스터(N307) 및 제2 다이오드(D2)에 의해, 노드(NODE3)의 고전압은 전원 전압 단자로 디스차지된다. 이때, 제2 다이오드(D2)와 트랜지스터(N307)의 접속 노드(VB)는 제2 다이오드(D2)의 문턱전압에 해당하는 전압 레벨(약, 1.1V)이 유지될 수 있다. 이로 인해, 노드(NODE3)가 0V까지 완전히 디스차지되지 못하고 약 1.1V를 유지할 수도 있다. 하지만, 1.1V가 유지되더라도 1.1V에 의해 주변 회로로 가해지는 스트레스는 무시할 정도로 적다.
상기의 동작을 통해 전원 전압이 비정상적으로 낮아지거나 전원 전압의 공급이 중단되더라도 노드들의 고전압을 안정적으로 디스차지시킬 수 있어 주변 회로에 스트레스가 가해지는 것을 방지할 수 있다.
110, 311 : 고전압 생성 회로 310 : 고전압 공급 회로
120A, 120B, 312A, 312B : 전달 회로 130, 320 : 내부 회로
140, 313, 314, 314A, 314B 330, 340 : 디스차지 회로

Claims (19)

  1. 전원 전압 단자를 통해 인가되는 전원 전압을 상승시켜 고전압을 생성하도록 구성된 고전압 생성 회로;
    전달 신호에 응답하여 상기 고전압을 내부 회로로 전달하도록 구성된 전달 회로; 및
    상기 전원 전압 단자를 통해 인가되는 상기 전원 전압이 낮아지면 상기 고전압 생성 회로의 출력 노드 또는 상기 전달 회로의 입력 노드 또는 상기 전달 회로의 출력 노드를 디스차지하도록 구성된 제1 디스차지 회로를 포함하며,
    상기 제1 디스차지 회로는,
    인에이블 신호가 인가되는 제1 다이오드;
    상기 전달 회로의 상기 입력 노드 또는 상기 전달 회로의 상기 출력 노드에 드레인이 접속되고 게이트가 상기 제1 다이오드의 출력 단자에 연결되는 제1 트랜지스터; 및
    상기 제1 트랜지스터의 소스와 상기 전원 전압이 인가되는 전원 전압 단자와 연결되는 제2 다이오드를 포함하는 반도체 장치.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제1 디스차지 회로는 상기 입력 노드 또는 상기 출력 노드의 고전압을 상기 전원 전압이 인가되는 상기 전원 전압 단자로 디스차지시키도록 구성된 반도체 장치.
  3. 삭제
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제1 트랜지스터의 게이트와 접지 단자 사이에 연결된 커패시터를 더 포함하는 반도체 장치.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제1 다이오드는 상기 인에이블 신호가 인가되는 노드로 드레인 및 게이트가 연결되고 소스가 상기 제1 트랜지스터의 게이트로 연결되는 제2 트랜지스터를 포함하는 반도체 장치.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제2 다이오드는 상기 제1 트랜지스터의 소스로 드레인 및 게이트가 연결되고, 소스가 상기 전원 전압 단자와 연결되는 제3 트랜지스터를 포함하는 반도체 장치.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 고전압을 생성하는 동작이 종료되면, 디스차지 신호에 응답하여 상기 입력 노드 또는 상기 출력 노드의 고전압을 접지 단자로 디스차지 시키도록 구성된 제2 디스차지 회로를 더 포함하는 반도체 장치.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제 7 항에 있어서,
    상기 제2 디스차지 회로는 상기 입력 노드 또는 상기 출력 노드와 상기 접지 단자 사이에 접속되고 상기 디스차지 신호에 의해 동작하는 제4 트랜지스터를 포함하는 반도체 장치.
  9. 전원 전압을 상승시켜 고전압을 출력하도록 구성된 고전압 공급 회로;
    상기 고전압 공급 회로로부터 공급되는 상기 고전압에 의해 동작하는 내부 회로; 및
    상기 전원 전압이 낮아지면 상기 고전압 공급 회로의 출력 노드를 디스차지하도록 구성된 제1 디스차지 회로를 포함하며,
    상기 제1 디스차지 회로는,
    인에이블 신호가 인가되는 제1 다이오드;
    상기 고전압 공급 회로의 상기 출력 노드에 드레인이 접속되고, 게이트가 상기 제1 다이오드의 출력 단자에 연결되는 제1 트랜지스터; 및
    상기 제1 트랜지스터의 소스에 상기 전원 전압이 인가되는 전원 전압 단자와 연결되는 제2 다이오드를 포함하는 반도체 장치.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제1 디스차지 회로는 상기 고전압 공급 회로의 출력 노드의 고전압을 상기 전원 전압이 인가되는 상기 전원 전압 단자로 디스차지시키도록 구성된 반도체 장치.
  11. 삭제
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제1 트랜지스터의 게이트와 접지 단자 사이에 연결된 커패시터를 더 포함하는 반도체 장치.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제1 다이오드는 상기 인에이블 신호가 인가되는 노드로 드레인 및 게이트가 연결되고 소스가 상기 제1 트랜지스터의 게이트로 연결되는 제2 트랜지스터를 포함하는 반도체 장치.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제2 다이오드는 상기 제1 트랜지스터의 소스로 드레인 및 게이트가 연결되고, 소스가 상기 전원 전압 단자와 연결되는 제3 트랜지스터를 포함하는 반도체 장치.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    디스차지 신호에 응답하여 상기 고전압 공급 회로의 상기 출력 노드의 고전압을 접지 단자로 디스차지 시키도록 구성된 제2 디스차지 회로를 더 포함하는 반도체 장치.
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제 15 항에 있어서,
    상기 제2 디스차지 회로는 상기 고전압 공급 회로의 상기 출력 노드와 상기 접지 단자 사이에 접속되고 상기 디스차지 신호에 의해 동작하는 제4 트랜지스터를 포함하는 반도체 장치.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서, 상기 고전압 공급 회로는,
    상기 전원 전압을 상승시켜 고전압을 생성하도록 구성된 고전압 생성 회로; 및
    전달 신호에 응답하여 상기 고전압을 상기 출력 노드로 전달하도록 구성된 전달 회로를 포함하는 반도체 장치.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제 17 항에 있어서,
    상기 고전압 공급 회로는 상기 전원 전압이 낮아지면 상기 고전압 생성 회로의 출력 노드 또는 상기 전달 회로의 입력 노드 또는 출력 노드를 디스차지하도록 구성된 제3 디스차지 회로를 더 포함하는 반도체 장치.
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    제 17 항에 있어서,
    상기 고전압 공급 회로는 디스차지 신호에 응답하여 상기 고전압 생성 회로의 출력 노드 또는 상기 전달 회로의 입력 노드 또는 출력 노드를 디스차지하도록 구성된 제4 디스차지 회로를 더 포함하는 반도체 장치.
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