TWI685202B - 反相器 - Google Patents

Abstract

本發明揭露了一種反相器能夠耐受高電壓，其一實施例包含一控制電壓產生電路、一高電壓傳輸電路與一低電壓傳輸電路。該控制電壓產生電路依據一輸入端之一輸入電壓產生複數個控制電壓包含一第一群控制電壓與一第二群控制電壓，其中一群包含複數個遞減電壓，另一群包含複數個相同電壓。該高電壓傳輸電路耦接於一高電壓端與一輸出端之間，用來於該輸入電壓為一低準位電壓時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓等於該高電壓端之一高電壓。該低電壓傳輸電路耦接於該輸出端與一低電壓端之間，用來於該輸入電壓為一高準位電壓時，依據該第二群控制電壓而導通，從而該輸出電壓等於該低電壓端之一低電壓。

Description

反相器

本發明是關於反相器，尤其是關於能夠避免高電壓對反相器之電路造成損害的反相器。

圖1顯示一傳統的互補式金氧半導體（CMOS）反相器。圖1之反相器100包含一P型金氧半導體（PMOS）電晶體110與一N型金氧半導體（NMOS）電晶體120。PMOS電晶體110耦接於一高電源電壓端與一輸出端之間；PMOS電晶體110於一輸入端的電壓V _IN為該高電源電壓端的電壓V _DD時不導通，並於V _IN為一低電源電壓端的電壓V _SS時導通，當PMOS電晶體110導通時，該輸出端的電壓V _OUT等於V _DD。NMOS電晶體120耦接於該輸出端與該低電源電壓端之間；NMOS電晶體120於V _IN為V _DD時導通，並於V _IN為V _SS時不導通，當NMOS電晶體120導通時，V _OUT等於V _SS。

隨著CMOS技術的發展，電晶體的尺寸被縮小以減少晶片面積，從而增加操作速度以及節省功耗。然而，隨著電晶體尺寸被縮小，閘極氧化層和電晶體通道也縮小，電晶體之任二電極（閘極、汲極、源極與基極的任二者）的最大可允許跨壓（maximum allowable voltage drop）（亦即額定電壓（rated voltage））也隨之減少。若一電晶體的任二電極的電壓差大於該額定電壓，該電晶體可能會受損。由於先進CMOS製程的額定電壓趨向下降（trends down），傳統的CMOS反相器面臨高電源電壓端的電壓V _DD高於額定電壓而導致電晶體受損的問題。

本發明之一目的在於提供一種反相器，以避免一高電壓對該反相器之電路造成損害。

本揭露包含一種反相器，其一實施例包含一控制電壓產生電路、一高電壓傳輸電路與一低電壓傳輸電路。該控制電壓產生電路耦接一輸入端，用來依據該輸入端之一輸入電壓產生複數個控制電壓，其中該複數個控制電壓包含一第一群控制電壓與一第二群控制電壓，該第一群控制電壓與該第二群控制電壓的其中一群包含複數個遞減電壓，該第一群控制電壓與該第二群控制電壓的另一群包含複數個相同電壓。該高電壓傳輸電路耦接於一高電壓端與一輸出端之間，該高電壓傳輸電路用來於該輸入電壓為一低準位電壓時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓等於該高電壓端之一高電壓。該低電壓傳輸電路耦接於該輸出端與一低電壓端之間，該低電壓傳輸電路用來於該輸入電壓為一高準位電壓時，依據該第二群控制電壓而導通，從而該輸出端之該輸出電壓等於該低電壓端之一低電壓。

前述反相器之另一實施例包含一控制電壓產生電路、一高電壓傳輸電路與一低電壓傳輸電路。該控制電壓產生電路耦接一輸入端，用來依據該輸入端之一輸入電壓產生複數個控制電壓，該複數個控制電壓包含一第一群控制電壓與一第二群控制電壓。該高電壓傳輸電路包含複數個第一型電晶體，該高電壓傳輸電路耦接於一高電壓端與一輸出端之間，用來於該輸入電壓為一低準位電壓時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓等於該高電壓端之一高電壓。該低電壓傳輸電路包含複數個第二型電晶體，該低電壓傳輸電路耦接於該輸出端與一低電壓端之間，用來於該輸入電壓為一高準位電壓時，依據該第二群控制電壓而導通，從而該輸出端之該輸出電壓等於該低電壓端之一低電壓。上述複數個第一型電晶體與該複數個第二型電晶體的每一個對應一額定電壓，該高電壓大於該額定電壓的M倍但不大於該額定電壓的(M+1)倍，該M為正整數，且該複數個第一型電晶體與該複數個第二型電晶體的每一個的任二端點的電壓差不大於該額定電壓。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

以下說明內容的用語是參照本技術領域的習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語的解釋是以本說明書的說明或定義為準。

本揭露包含一種反相器，能夠避免一電壓（例如：後述的高電壓）對該反相器之元件造成損害，其中該電壓可高於該反相器之元件的額定電壓。

圖2顯示本發明之反相器的一實施例。圖2之反相器200包含一控制電壓產生電路210、一高電壓傳輸電路220以及一低電壓傳輸電路230。

請參閱圖2。控制電壓產生電路210耦接一輸入端，用來依據該輸入端之一輸入電壓V _IN產生複數個控制電壓包含一第一群控制電壓與一第二群控制電壓，該第一群控制電壓與該第二群控制電壓的其中一群包含複數個遞減電壓，該第一群控制電壓與該第二群控制電壓的另一群包含複數個相同電壓。當該輸入電壓V _IN為一高準位電壓（例如：高電源電壓V _DD）時，該第一群控制電壓包含該複數個遞減電壓，該第二群控制電壓包含該複數個相同電壓；當該輸入電壓V _IN為一低準位電壓（例如：低電源電壓V _SS）時，該第一群控制電壓包含該複數個相同電壓，該第二群控制電壓包含該複數個遞減電壓。為易於瞭解，本實施例之高準位電壓等於V _DD，低準位電壓等於V _SS，然此並非本發明之實施限制。值得注意的是，該第一群控制電壓的遞減電壓可同於或不同於該第二群控制電壓的遞減電壓。

請參閱圖2。高電壓傳輸電路220耦接於一高電壓端（例如：高電源電壓端）與一輸出端之間。高電壓傳輸電路220用來於該輸入電壓V _IN為該低準位電壓V _SS時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓V _OUT等於該高電壓端之一高電壓（例如：高電源電壓端的電壓V _DD）；此時低電壓傳輸電路230依據該第二群控制電壓而不導通。為易於瞭解，本實施例之高電壓等於V _DD，然此並非本發明之實施限制。

請參閱圖2。低電壓傳輸電路230耦接於該輸出端與一低電壓端（例如：低電源電壓端）之間。低電壓傳輸電路230用來於該輸入電壓V _IN為該高準位電壓V _DD時，依據該第二群控制電壓而導通，從而該輸出端之該輸出電壓V _OUT等於該低電壓端之一低電壓（例如：低電源電壓端的電壓V _SS）；此時高電壓傳輸電路220依據該第一群控制電壓而不導通。為易於瞭解，本實施例之低電壓等於V _SS，然此並非本發明之實施限制。

圖3顯示圖2之一示範性的實施態樣。圖3中，高電壓傳輸電路220包含複數個PMOS電晶體P ¹、P ²、…、P ^M、P ^(M+1)（其中M為大於1的整數），低電壓傳輸電路230包含複數個NMOS電晶體N ¹、N ²、…、N ^M、N ^(M+1)，該些PMOS電晶體與NMOS電晶體的每一個對應一額定電壓V _RATED，若該些電晶體的其中之一具有不大於其它電晶體之額定電壓的額定電壓，該最小的額定電壓是作為本實施例中的額定電壓V _RATED；另外，圖3中，該輸入電壓V _IN為V _SS，該高電壓端之高電壓V _DD為M×V _RATED，該低電壓端之低電壓V _SS為0伏特。基於上述，圖3之控制電壓產生電路210產生該第一群控制電壓包含複數個第一相同電壓(M-1)×V _RATED，其作為前述該複數個相同電壓；圖3之控制電壓產生電路210另產生該第二群控制電壓包含該複數個遞減電壓M×V _RATED、(M-1)×V _RATED、…、V _RATED以及V _SS。由圖3可知，由於該些PMOS電晶體的閘極電壓(M-1)×V _RATED小於該高電壓端之高電壓V _DD=M×V _RATED，該些PMOS電晶體導通，因此該輸出電壓V _OUT等於該高電壓V _DD=M×V _RATED；另外，由於NMOS電晶體N ^(M+1)之閘極電壓為V _SS不大於該低電壓端之低電壓V _SS，因此NMOS電晶體N ^(M+1)不導通，其餘NMOS電晶體中，每一NMOS電晶體的源極電壓是介於該NMOS電晶體之閘極電壓與下一個NMOS電晶體之閘極電壓之間。舉例而言，以圖3之NMOS電晶體N ^M為例，NMOS電晶體N ^M之源極電壓V _{SOURCE_NM}為(V _RATED-V _th)（其中V _th是NMOS電晶體N ^M的導通門檻電壓），NMOS電晶體N ^M之閘極電壓V _{GATE_NM}為V _RATED，該源極電壓V _{SOURCE_NM}是介於該閘極電壓V _{GATE_NM}=V _RATED與NMOS電晶體N ^(M+1)之閘極電壓V _{GATE_N(M+1)}=V _SS之間（即V _{GATE_N(M+1)}=V _SS＜ V _{SOURCE_NM}＜ V _{GATE_NM}=V _RATED）。圖3中，每一電晶體的任二端點的電壓差不大於該額定電壓V _RATED，因此即便該高電壓端之高電壓V _DD=M×V _RATED高於該額定電壓V _RATED，也不會損壞任一電晶體。

圖4顯示圖2之一示範性的實施態樣。相較於圖3，圖4中，該輸入電壓V _IN=V _DD。基於上述，圖4之控制電壓產生電路210產生該第一群控制電壓包含該複數個遞減電壓M×V _RATED、(M-1)×V _RATED、…、V _RATED以及V _SS；圖4之控制電壓產生電路210另產生該第二群控制電壓包含複數個第二相同電壓V _RATED，其作為前述該複數個相同電壓。由圖4可知，由於PMOS電晶體P ^(M+1)的閘極電壓M×V _RATED不小於該高電壓端之高電壓V _DD=M×V _RATED，因此PMOS電晶體P ^(M+1)不導通，其餘PMOS電晶體的每一個的源極電壓是介於該PMOS電晶體之閘極電壓與上一個PMOS電晶體之閘極電壓之間；舉例而言，以圖4之PMOS電晶體P ¹為例，PMOS電晶體P ¹之源極電壓V _{SOURCE_P1}為(V _SS+V _th=V _th)（其中V _th是PMOS電晶體P ¹的導通門檻電壓），PMOS電晶體P ¹之閘極電壓V _{GATE_P1}為V _SS，該源極電壓V _{SOURCE_P1}是介於該閘極電壓V _{GATE_P1}=V _SS與PMOS電晶體P ²之閘極電壓V _{GATE_P2}=V _RATED之間（即V _{GATE_P1}=V _SS＜ V _{SOURCE_P1}＜ V _{GATE_P2}=V _RATED）。另外，由於該些NMOS電晶體之閘極電壓為V _DD大於該低電壓端之低電壓V _SS，因此該些NMOS電晶體導通，從而該輸出電壓V _OUT等於該低電壓V _SS。圖4中，每一電晶體的任二端點的電壓差不大於該額定電壓V _RATED，因此即便該高電壓端之高電壓V _DD=M×V _RATED高於該額定電壓V _RATED，也不會損壞任一電晶體。

圖5顯示圖2之控制電壓產生電路210之一實施例。如圖5所示，控制電壓產生電路210包含一第一電壓產生電路510與一第二電壓產生電路520。第一電壓產生電路510用來產生該第一群控制電壓；當該輸入電壓V _IN為該低準位電壓V _SS時，第一電壓產生電路510輸出複數個第一相同電壓（如圖3所示）作為該複數個相同電壓；當該輸入電壓V _IN為該高準位電壓V _DD時，第一電壓產生電路510輸出該複數個遞減電壓。第二電壓產生電路520用來輸出該第二群控制電壓；當該輸入電壓V _IN為該高準位電壓V _DD時，第二電壓產生電路520輸出複數個第二相同電壓（如圖4所示）作為該複數個相同電壓；當該輸入電壓V _IN為該低準位電壓V _SS時，第二電壓產生電路520輸出該複數個遞減電壓。該複數個遞減電壓之一範例為： V _DD、(V _DD-V _RATED)、(V _DD-2×V _RATED)、…、[V _DD-(M-1)×V _RATED]以及V _SS，{[V _DD-(M-1)×V _RATED]-V _SS}£V _RATED。該複數個遞減電壓之另一範例為：V _DD、[V _SS+(M-1)×V _RATED]、…、(V _SS+2×V _RATED)、(V _SS+V _RATED)以及V _SS，其中M為大於1的整數，{V _DD-[V _SS+(M-1)×V _RATED]}£V _RATED。

圖6顯示圖5之一示範性的實施。圖6中，高電壓傳輸電路220包含複數個PMOS電晶體P ³、P ²、P ¹，低電壓傳輸電路230包含複數個NMOS電晶體N ³、N ²、N ¹，該些PMOS電晶體與NMOS電晶體的每一個的額定電壓為V _RATED；另外，控制電壓產生電路210包含一第一比較電路610、一第二比較電路620、一第三比較電路630與一第四比較電路640，其中第一比較電路610與第二比較電路620包含於前述第一電壓產生電路510中，第三比較電路630與第四比較電路640包含於前述第二電壓產生電路520中。如圖6所示，當該輸入電壓V _IN=V _DD=2×V _RATED時，第一比較電路610輸出該輸入電壓V _IN=2×V _RATED與該額定電壓V _RATED中的較大者（即2×V _RATED）作為PMOS電晶體P ³之閘極電壓；該額定電壓V _RATED另作為PMOS電晶體P ²的閘極電壓；第二比較電路620輸出該輸出電壓V _OUT=V _SS=0與該額定電壓V _RATED中的較小者（即V _SS）作為PMOS電晶體P ¹之閘極電壓；第三比較電路630輸出該輸出電壓V _OUT=V _SS與該額定電壓V _RATED中的較大者（即V _RATED）作為NMOS電晶體N ¹之閘極電壓；該額定電壓V _RATED另作為NMOS電晶體N ²的閘極電壓；第四比較電路640輸出該輸入電壓V _IN=2×V _RATED與該額定電壓V _RATED中的較小者（即V _RATED）作為NMOS電晶體N ³之閘極電壓。根據上述，由於該高電壓端之高電壓2×V _RATED（即PMOS電晶體P ³之源極電壓）不大於PMOS電晶體P ³之閘極電壓（2×V _RATED），PMOS電晶體P ³不導通，從而高電壓傳輸電路220不導通；另外，由於該低電壓端之低電壓V _SS=0小於NMOS電晶體N ³、N ²、N ¹之閘極電壓（V _RATED），NMOS電晶體N ³、N ²、N ¹導通，因此該輸出電壓V _OUT等於該低電壓V _SS。

圖7顯示圖5之一示範性的實施。相較於圖6，圖7之輸入電壓V _IN=V _SS=0，因此，第一比較電路610輸出該輸入電壓V _IN=0與該額定電壓V _RATED中的較大者（即V _RATED）作為PMOS電晶體P ³之閘極電壓；該額定電壓V _RATED另作為PMOS電晶體P ²的閘極電壓；第二比較電路620輸出該輸出電壓V _OUT=V _DD=2×V _RATED與該額定電壓V _RATED中的較小者（即V _RATED）作為PMOS電晶體P ¹之閘極電壓；第三比較電路630輸出該輸出電壓V _OUT=2×V _RATED與該額定電壓V _RATED中的較大者（即2×V _RATED）作為NMOS電晶體N ¹之閘極電壓；該額定電壓V _RATED另作為NMOS電晶體N ²的閘極電壓；第四比較電路640輸出該輸入電壓V _IN=V _SS=0與該額定電壓V _RATED中的較小者（即V _SS）作為NMOS電晶體N ³之閘極電壓。根據上述，由於該高電壓端之高電壓2×V _RATED高於PMOS電晶體P ³、P ²、P ¹的閘極電壓（V _RATED），PMOS電晶體P ³、P ²、P ¹導通，因此該輸出電壓V _OUT等於該高電壓V _DD；另外，由於該低電壓端之低電壓V _SS（即NMOS電晶體N ³之源極電壓）不小於NMOS電晶體N ³之閘極電壓（V _SS），NMOS電晶體N ³不導通，從而低電壓傳輸電路230不導通。

前述任一實施例可進一步包含下列技術特徵的至少其中之一：高電壓傳輸電路220與低電壓傳輸電路230以串聯方式連接；該輸入端之高準位電壓及/或該高電壓端之高電壓大於該額定電壓的M倍但不大於該額定電壓的(M+1)倍，該M為正整數；該複數個第一型電晶體之數目等於(M+1)，該複數個第二型電晶體之數目也等於(M+1)；該複數個第一型電晶體與該複數個第二型電晶體的每一個的任二端點的電壓差不大於該額定電壓；該複數個遞減電壓之任二個最相近電壓的一電壓差不大於該額定電壓；該複數個相同電壓等於該額定電壓或等於該高電壓減去該額定電壓；以及每一電晶體的基極可選擇性地短路至該電晶體的源極，或是接收控制電壓產生電路210所產生的電壓（例如：與該源極的電壓相同或相仿的電壓）。

請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。

綜上所述，本發明之反相器能夠避免一電壓（例如：前述的高電壓）對該反相器之元件造成損害，其中該電壓可高於該反相器之元件的額定電壓。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100‧‧‧反相器

110‧‧‧PMOS電晶體

120‧‧‧NMOS電晶體

V_DD‧‧‧高電源電壓端的電壓

V_SS‧‧‧低電源電壓端的電壓

V_IN‧‧‧輸入端的電壓

V_OUT‧‧‧輸出端的電壓

200‧‧‧反相器

210‧‧‧控制電壓產生電路

220‧‧‧高電壓傳輸電路

230‧‧‧低電壓傳輸電路

V_IN‧‧‧輸入電壓

V_OUT‧‧‧輸出電壓

V_DD‧‧‧高電壓

V_SS‧‧‧低電壓

P¹、P²、P³、…、P^M、P^(M+1)‧‧‧PMOS電晶體

N¹、N²、N³、…、N^M、N^(M+1)‧‧‧NMOS電晶體

V_RATED‧‧‧額定電壓

M‧‧‧大於1的整數

510‧‧‧第一電壓產生電路

520‧‧‧第二電壓產生電路

610‧‧‧第一比較電路

620‧‧‧第二比較電路

630‧‧‧第三比較電路

640‧‧‧第四比較電路

［圖1］顯示一傳統的反相器； ［圖2］顯示本發明之反相器的一實施例； ［圖3］顯示圖2之一示範性的實施態樣； ［圖4］顯示圖2之一示範性的實施態樣； ［圖5］顯示圖2之控制電壓產生電路的一實施例； ［圖6］顯示圖5之一示範性的實施態樣；以及 ［圖7］顯示圖5之一示範性的實施態樣。

200‧‧‧反相器200

210‧‧‧控制電壓產生電路

220‧‧‧高電壓傳輸電路

230‧‧‧低電壓傳輸電路

V_IN‧‧‧輸入電壓

V_OUT‧‧‧輸出電壓

V_DD‧‧‧高電壓

V_SS‧‧‧低電壓

Claims (10)

1. 一種反相器，包含：一控制電壓產生電路，耦接一輸入端，該控制電壓產生電路用來依據該輸入端之一輸入電壓產生複數個控制電壓，其中該複數個控制電壓包含一第一群控制電壓與一第二群控制電壓，該第一群控制電壓與該第二群控制電壓的其中一群包含複數個遞減電壓，該第一群控制電壓與該第二群控制電壓的另一群包含複數個相同電壓；一高電壓傳輸電路，耦接於一高電壓端與一輸出端之間，該高電壓傳輸電路用來於該輸入電壓為一低準位電壓時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓等於該高電壓端之一高電壓；以及一低電壓傳輸電路，耦接於該輸出端與一低電壓端之間，該低電壓傳輸電路用來於該輸入電壓為一高準位電壓時，依據該第二群控制電壓而導通，從而該輸出端之該輸出電壓等於該低電壓端之一低電壓，其中該控制電壓產生電路包含：一第一電壓產生電路，用來產生該第一群控制電壓；當該輸入電壓為該低準位電壓時，該第一電壓產生電路輸出複數個第一相同電壓作為該複數個相同電壓；當該輸入電壓為該高準位電壓時，該第一電壓產生電路輸出該複數個遞減電壓；以及一第二電壓產生電路，用來輸出該第二群控制電壓；當該輸入電壓為該低準位電壓時，該第二電壓產生電路輸出該複數個遞減電壓；當該輸入電壓為該高準位電壓時，該第二電壓產生電路輸出複數個第二相同電壓作為該複數個相同電壓。
2. 如申請專利範圍第1項所述之反相器，其中該低準位電壓等於該低電壓，該高準位電壓等於該高電壓。
3. 如申請專利範圍第1項所述之反相器，其中該高電壓傳輸電路包含複數個第一型電晶體，該低電壓傳輸電路包含複數個第二型電晶體，該複數個第一型電晶體與該複數個第二型電晶體的每一個對應一額定電壓(rated voltage)，該複數個第一相同電壓等於該高電壓減去該額定電壓，該複數個第二相同電壓等於該額定電壓。
4. 如申請專利範圍第1項所述之反相器，其中該高電壓傳輸電路包含複數個第一型電晶體，該低電壓傳輸電路包含複數個第二型電晶體，該複數個第一型電晶體與該複數個第二型電晶體的每一個對應一額定電壓。
5. 一種反相器，包含：一控制電壓產生電路，耦接一輸入端，該控制電壓產生電路用來依據該輸入端之一輸入電壓產生複數個控制電壓，其中該複數個控制電壓包含一第一群控制電壓與一第二群控制電壓，該第一群控制電壓與該第二群控制電壓的其中一群包含複數個遞減電壓，該第一群控制電壓與該第二群控制電壓的另一群包含複數個相同電壓；一高電壓傳輸電路，耦接於一高電壓端與一輸出端之間，該高電壓傳輸電路用來於該輸入電壓為一低準位電壓時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓等於該高電壓端之一高電壓；以及一低電壓傳輸電路，耦接於該輸出端與一低電壓端之間，該低電壓傳輸電路用來於該輸入電壓為一高準位電壓時，依據該第二群控制電壓而導通，從而該輸出端之該輸出電壓等於該低電壓端之一低電壓， 其中該高電壓傳輸電路包含複數個第一型電晶體，該低電壓傳輸電路包含複數個第二型電晶體，該複數個第一型電晶體與該複數個第二型電晶體的每一個對應一額定電壓，該高準位電壓及/或該高電壓大於該額定電壓的M倍但不大於該額定電壓的(M+1)倍，該M為正整數。
6. 如申請專利範圍第5項所述之反相器，其中該複數個第一型電晶體之數目等於(M+1)，該複數個第二型電晶體之數目也等於(M+1)。
7. 一種反相器，包含：一控制電壓產生電路，耦接一輸入端，該控制電壓產生電路用來依據該輸入端之一輸入電壓產生複數個控制電壓包含一第一群控制電壓與一第二群控制電壓；一高電壓傳輸電路，包含複數個第一型電晶體，該高電壓傳輸電路耦接於一高電壓端與一輸出端之間，用來於該輸入電壓為一低準位電壓時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓等於該高電壓端之一高電壓；以及一低電壓傳輸電路，包含複數個第二型電晶體，該低電壓傳輸電路耦接於該輸出端與一低電壓端之間，用來於該輸入電壓為一高準位電壓時，依據該第二群控制電壓而導通，從而該輸出端之該輸出電壓等於該低電壓端之一低電壓，其中該複數個第一型電晶體與該複數個第二型電晶體的每一個對應一額定電壓，該高準位電壓及/或該高電壓大於該額定電壓的M倍但不大於該額定電壓的(M+1)倍，該M為正整數，且該複數個第一型電晶體與該複數個第二型電晶體的每一個的任二端點的電壓差不大於該額定電壓。
8. 如申請專利範圍第7項所述之反相器，其中該第一群控制電壓與該第二群控制電壓的其中一群包含複數個遞減電壓，該第一群控制電壓與該第二群控制電壓的另一群包含複數個相同電壓。
9. 如申請專利範圍第7項所述之反相器，其中該控制電壓產生電路包含：一第一電壓產生電路，用來於該輸入電壓為該低準位電壓時輸出複數個第一相同電壓以控制該複數個第一型電晶體，並用來於該輸入電壓為該高準位電壓時輸出複數個遞減電壓以控制該複數個第一型電晶體；以及一第二電壓產生電路，用來於該輸入電壓為該低準位電壓時輸出該複數個遞減電壓以控制該複數個第二型電晶體，並用來於該輸入電壓為該高準位電壓時輸出複數個第二相同電壓以控制該複數個第二型電晶體。
10. 如申請專利範圍第9項所述之反相器，其中該複數個第一相同電壓等於該高電壓減去該額定電壓，該複數個第二相同電壓等於該額定電壓。

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