CN111245429B

CN111245429B - 反相器

Info

Publication number: CN111245429B
Application number: CN201811434485.XA
Authority: CN
Inventors: 徐薪承; 曹太和; 林柏青
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2018-11-28
Filing date: 2018-11-28
Publication date: 2023-09-22
Anticipated expiration: 2038-11-28
Also published as: CN111245429A

Abstract

本发明公开了一种反相器，能够耐受高电压，其一实施例包含一控制电压产生电路、一高电压传输电路与一低电压传输电路。该控制电压产生电路依据一输入端的一输入电压产生复数个控制电压包含一第一群控制电压与一第二群控制电压，其中一群包含复数个递减电压，另一群包含复数个相同电压。该高电压传输电路耦接于一高电压端与一输出端之间，用来于该输入电压为一低准位电压时，依据该第一群控制电压而导通，从而该输出端的一输出电压等于该高电压端的一高电压。该低电压传输电路耦接于该输出端与一低电压端之间，用来于该输入电压为一高准位电压时，依据该第二群控制电压而导通，从而该输出电压等于该低电压端的一低电压。

Description

反相器

技术领域

本发明是关于反相器，尤其是关于能够避免高电压对反相器的电路造成损害的反相器。

背景技术

图1显示一传统的互补式金氧半导体(CMOS)反相器。图1的反相器100包含一P型金氧半导体(PMOS)晶体管110与一N型金氧半导体(NMOS)晶体管120。PMOS晶体管110耦接于一高电源电压端与一输出端之间；PMOS晶体管110于一输入端的电压V_IN为该高电源电压端的电压V_DD时不导通，并于V_IN为一低电源电压端的电压V_SS时导通，当PMOS晶体管110导通时，该输出端的电压V_OUT等于V_DD。NMOS晶体管120耦接于该输出端与该低电源电压端之间；NMOS晶体管120于V_IN为V_DD时导通，并于V_IN为V_SS时不导通，当NMOS晶体管120导通时，V_OUT等于V_SS。

随着CMOS技术的发展，晶体管的尺寸被缩小以减少晶片面积，从而增加操作速度以及节省功耗。然而，随着晶体管尺寸被缩小，闸极氧化层和晶体管通道也缩小，晶体管的任二电极(闸极、汲极、源极与基极的任二者)的最大可允许跨压(maximum allowablevoltage drop)(亦即额定电压(rated voltage))也随之减少。若一晶体管的任二电极的电压差大于该额定电压，该晶体管可能会受损。由于先进CMOS工艺的额定电压趋向下降(trends down)，传统的CMOS反相器面临高电源电压端的电压V_DD高于额定电压而导致晶体管受损的问题。

发明内容

本发明的一目的在于提供一种反相器，以避免一高电压对该反相器的电路造成损害。

本公开包含一种反相器，其一实施例包含一控制电压产生电路、一高电压传输电路与一低电压传输电路。该控制电压产生电路耦接一输入端，用来依据该输入端的一输入电压产生复数个控制电压，其中该复数个控制电压包含一第一群控制电压与一第二群控制电压，该第一群控制电压与该第二群控制电压的其中一群包含复数个递减电压，该第一群控制电压与该第二群控制电压的另一群包含复数个相同电压。该高电压传输电路耦接于一高电压端与一输出端之间，该高电压传输电路用来于该输入电压为一低准位电压时，依据该第一群控制电压而导通，从而该输出端的一输出电压等于该高电压端的一高电压。该低电压传输电路耦接于该输出端与一低电压端之间，该低电压传输电路用来于该输入电压为一高准位电压时，依据该第二群控制电压而导通，从而该输出端的该输出电压等于该低电压端的一低电压。

前述反相器的另一实施例包含一控制电压产生电路、一高电压传输电路与一低电压传输电路。该控制电压产生电路耦接一输入端，用来依据该输入端的一输入电压产生复数个控制电压，该复数个控制电压包含一第一群控制电压与一第二群控制电压。该高电压传输电路包含复数个第一型晶体管，该高电压传输电路耦接于一高电压端与一输出端之间，用来于该输入电压为一低准位电压时，依据该第一群控制电压而导通，从而该输出端的一输出电压等于该高电压端的一高电压。该低电压传输电路包含复数个第二型晶体管，该低电压传输电路耦接于该输出端与一低电压端之间，用来于该输入电压为一高准位电压时，依据该第二群控制电压而导通，从而该输出端的该输出电压等于该低电压端的一低电压。上述复数个第一型晶体管与该复数个第二型晶体管的每一个对应一额定电压，该高电压大于该额定电压的M倍但不大于该额定电压的(M+1)倍，该M为正整数，且该复数个第一型晶体管与该复数个第二型晶体管的每一个的任二端点的电压差不大于该额定电压。

有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。

附图说明

[图1]显示一传统的反相器；

[图2]显示本发明的反相器的一实施例；

[图3]显示图2的一示范性的实施态样；

[图4]显示图2的一示范性的实施态样；

[图5]显示图2的控制电压产生电路的一实施例；

[图6]显示图5的一示范性的实施态样；以及

[图7]显示图5的一示范性的实施态样。

具体实施方式

以下说明内容的用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

本公开包含一种反相器，能够避免一电压(例如：后述的高电压)对该反相器的元件造成损害，其中该电压可高于该反相器的元件的额定电压。

图2显示本发明的反相器的一实施例。图2的反相器200包含一控制电压产生电路210、一高电压传输电路220以及一低电压传输电路230。

请参阅图2。控制电压产生电路210耦接一输入端，用来依据该输入端的一输入电压V_IN产生复数个控制电压包含一第一群控制电压与一第二群控制电压，该第一群控制电压与该第二群控制电压的其中一群包含复数个递减电压，该第一群控制电压与该第二群控制电压的另一群包含复数个相同电压。当该输入电压V_IN为一高准位电压(例如：高电源电压V_DD)时，该第一群控制电压包含该复数个递减电压，该第二群控制电压包含该复数个相同电压；当该输入电压V_IN为一低准位电压(例如：低电源电压V_SS)时，该第一群控制电压包含该复数个相同电压，该第二群控制电压包含该复数个递减电压。为易于了解，本实施例的高准位电压等于V_DD，低准位电压等于V_SS，然此并非本发明的实施限制。值得注意的是，该第一群控制电压的递减电压可同于或不同于该第二群控制电压的递减电压。

请参阅图2。高电压传输电路220耦接于一高电压端(例如：高电源电压端)与一输出端之间。高电压传输电路220用来于该输入电压V_IN为该低准位电压V_SS时，依据该第一群控制电压而导通，从而该输出端的一输出电压V_OUT等于该高电压端的一高电压(例如：高电源电压端的电压V_DD)；此时低电压传输电路230依据该第二群控制电压而不导通。为易于了解，本实施例的高电压等于V_DD，然此并非本发明的实施限制。

请参阅图2。低电压传输电路230耦接于该输出端与一低电压端(例如：低电源电压端)之间。低电压传输电路230用来于该输入电压V_IN为该高准位电压V_DD时，依据该第二群控制电压而导通，从而该输出端的该输出电压V_OUT等于该低电压端的一低电压(例如：低电源电压端的电压V_SS)；此时高电压传输电路220依据该第一群控制电压而不导通。为易于了解，本实施例的低电压等于V_SS，然此并非本发明的实施限制。

图3显示图2的一示范性的实施态样。图3中，高电压传输电路220包含复数个PMOS晶体管P¹、P²、…、P^M、P^(M+1)(其中M为大于1的整数)，低电压传输电路230包含复数个NMOS晶体管N¹、N²、…、N^M、N^(M+1)，该些PMOS晶体管与NMOS晶体管的每一个对应一额定电压V_RATED，若该些晶体管的其中之一具有不大于其它晶体管的额定电压的额定电压，该最小的额定电压是作为本实施例中的额定电压V_RATED；另外，图3中，该输入电压V_IN为V_SS，该高电压端的高电压V_DD为M×V_RATED，该低电压端的低电压V_SS为0伏特。基于上述，图3的控制电压产生电路210产生该第一群控制电压包含复数个第一相同电压(M-1)×V_RATED，其作为前述该复数个相同电压；图3的控制电压产生电路210另产生该第二群控制电压包含该复数个递减电压M×V_RATED、(M-1)×V_RATED、…、V_RATED以及V_SS。由图3可知，由于该些PMOS晶体管的闸极电压(M-1)×V_RATED小于该高电压端的高电压V_DD＝M×V_RATED，该些PMOS晶体管导通，因此该输出电压V_OUT等于该高电压V_DD＝M×V_RATED；另外，由于NMOS晶体管N^(M+1)的闸极电压为V_SS不大于该低电压端的低电压V_SS，因此NMOS晶体管N^(M+1)不导通，其余NMOS晶体管中，每一NMOS晶体管的源极电压是介于该NMOS晶体管的闸极电压与下一个NMOS晶体管的闸极电压之间。举例而言，以图3的NMOS晶体管N^M为例，NMOS晶体管N^M的源极电压V_{SOURCE_NM}为(V_RATED-V_th)(其中V_th是NMOS晶体管N^M的导通门槛电压)，NMOS晶体管N^M的闸极电压V_{GATE_NM}为V_RATED，该源极电压V_{SOURCE_NM}是介于该闸极电压V_{GATE_NM}＝V_RATED与NMOS晶体管N^(M+1)的闸极电压V_{GATE_N(M+1)}＝V_SS之间(即V_{GATE_N(M+1)}＝V_SS<V_{SOURCE_NM}<V_{GATE_NM}＝V_RATED)。图3中，每一晶体管的任二端点的电压差不大于该额定电压V_RATED，因此即便该高电压端的高电压V_DD＝M×V_RATED高于该额定电压V_RATED，也不会损坏任一晶体管。

图4显示图2的一示范性的实施态样。相较于图3，图4中，该输入电压V_IN＝V_DD。基于上述，图4的控制电压产生电路210产生该第一群控制电压包含该复数个递减电压M×V_RATED、(M-1)×V_RATED、…、V_RATED以及V_SS；图4的控制电压产生电路210另产生该第二群控制电压包含复数个第二相同电压V_RATED，其作为前述该复数个相同电压。由图4可知，由于PMOS晶体管P^(M ⁺¹⁾的闸极电压M×V_RATED不小于该高电压端的高电压V_DD＝M×V_RATED，因此PMOS晶体管P^(M+1)不导通，其余PMOS晶体管的每一个的源极电压是介于该PMOS晶体管的闸极电压与上一个PMOS晶体管的闸极电压之间；举例而言，以图4的PMOS晶体管P¹为例，PMOS晶体管P¹的源极电压V_{SOURCE_P1}为(V_SS+V_th＝V_th)(其中V_th是PMOS晶体管P¹的导通门槛电压)，PMOS晶体管P¹的闸极电压V_{GATE_P1}为V_SS，该源极电压V_{SOURCE_P1}是介于该闸极电压V_{GATE_P1}＝V_SS与PMOS晶体管P²的闸极电压V_{GATE_P2}＝V_RATED之间(即V_{GATE_P1}＝V_SS<V_{SOURCE_P1}<V_{GATE_P2}＝V_RATED)。另外，由于该些NMOS晶体管的闸极电压为V_DD大于该低电压端的低电压V_SS，因此该些NMOS晶体管导通，从而该输出电压V_OUT等于该低电压V_SS。图4中，每一晶体管的任二端点的电压差不大于该额定电压V_RATED，因此即便该高电压端的高电压V_DD＝M×V_RATED高于该额定电压V_RATED，也不会损坏任一晶体管。

图5显示图2的控制电压产生电路210的一实施例。如图5所示，控制电压产生电路210包含一第一电压产生电路510与一第二电压产生电路520。第一电压产生电路510用来产生该第一群控制电压；当该输入电压V_IN为该低准位电压V_SS时，第一电压产生电路510输出复数个第一相同电压(如图3所示)作为该复数个相同电压；当该输入电压V_IN为该高准位电压V_DD时，第一电压产生电路510输出该复数个递减电压。第二电压产生电路520用来输出该第二群控制电压；当该输入电压V_IN为该高准位电压V_DD时，第二电压产生电路520输出复数个第二相同电压(如图4所示)作为该复数个相同电压；当该输入电压V_IN为该低准位电压V_SS时，第二电压产生电路520输出该复数个递减电压。该复数个递减电压的一范例为：V_DD、(V_DD-V_RATED)、(V_DD-2×V_RATED)、…、[V_DD-(M-1)×V_RATED]以及V_SS，{[V_DD-(M-1)×V_RATED]-V_SS}≤V_RATED。该复数个递减电压的另一范例为：V_DD、[V_SS+(M-1)×V_RATED]、…、(V_SS+2×V_RATED)、(V_SS+V_RATED)以及V_SS，其中M为大于1的整数，{V_DD-[V_SS+(M-1)×V_RATED]}≤V_RATED。

图6显示图5的一示范性的实施。图6中，高电压传输电路220包含复数个PMOS晶体管P³、P²、P¹，低电压传输电路230包含复数个NMOS晶体管N³、N²、N¹，该些PMOS晶体管与NMOS晶体管的每一个的额定电压为V_RATED；另外，控制电压产生电路210包含一第一比较电路610、一第二比较电路620、一第三比较电路630与一第四比较电路640，其中第一比较电路610与第二比较电路620包含于前述第一电压产生电路510中，第三比较电路630与第四比较电路640包含于前述第二电压产生电路520中。如图6所示，当该输入电压V_IN＝V_DD＝2×V_RATED时，第一比较电路610输出该输入电压V_IN＝2×V_RATED与该额定电压V_RATED中的较大者(即2×V_RATED)作为PMOS晶体管P³的闸极电压；该额定电压V_RATED另作为PMOS晶体管P²的闸极电压；第二比较电路620输出该输出电压V_OUT＝V_SS＝0与该额定电压V_RATED中的较小者(即V_SS)作为PMOS晶体管P¹的闸极电压；第三比较电路630输出该输出电压V_OUT＝V_SS与该额定电压V_RATED中的较大者(即V_RATED)作为NMOS晶体管N¹的闸极电压；该额定电压V_RATED另作为NMOS晶体管N²的闸极电压；第四比较电路640输出该输入电压V_IN＝2×V_RATED与该额定电压V_RATED中的较小者(即V_RATED)作为NMOS晶体管N³的闸极电压。根据上述，由于该高电压端的高电压2×V_RATED(即PMOS晶体管P³的源极电压)不大于PMOS晶体管P³的闸极电压(2×V_RATED)，PMOS晶体管P³不导通，从而高电压传输电路220不导通；另外，由于该低电压端的低电压V_SS＝0小于NMOS晶体管N³、N²、N¹的闸极电压(V_RATED)，NMOS晶体管N³、N²、N¹导通，因此该输出电压V_OUT等于该低电压V_SS。

图7显示图5的一示范性的实施。相较于图6，图7的输入电压V_IN＝V_SS＝0，因此，第一比较电路610输出该输入电压V_IN＝0与该额定电压V_RATED中的较大者(即V_RATED)作为PMOS晶体管P³的闸极电压；该额定电压V_RATED另作为PMOS晶体管P²的闸极电压；第二比较电路620输出该输出电压V_OUT＝V_DD＝2×V_RATED与该额定电压V_RATED中的较小者(即V_RATED)作为PMOS晶体管P¹的闸极电压；第三比较电路630输出该输出电压V_OUT＝2×V_RATED与该额定电压V_RATED中的较大者(即2×V_RATED)作为NMOS晶体管N¹的闸极电压；该额定电压V_RATED另作为NMOS晶体管N²的闸极电压；第四比较电路640输出该输入电压V_IN＝V_SS＝0与该额定电压V_RATED中的较小者(即V_SS)作为NMOS晶体管N³的闸极电压。根据上述，由于该高电压端的高电压2×V_RATED高于PMOS晶体管P³、P²、P¹的闸极电压(V_RATED)，PMOS晶体管P³、P²、P¹导通，因此该输出电压V_OUT等于该高电压V_DD；另外，由于该低电压端的低电压V_SS(即NMOS晶体管N³的源极电压)不小于NMOS晶体管N³的闸极电压(V_SS)，NMOS晶体管N³不导通，从而低电压传输电路230不导通。

前述任一实施例可进一步包含下列技术特征的至少其中之一：高电压传输电路220与低电压传输电路230以串联方式连接；该输入端的高准位电压和/或该高电压端的高电压大于该额定电压的M倍但不大于该额定电压的(M+1)倍，该M为正整数；该复数个第一型晶体管的数目等于(M+1)，该复数个第二型晶体管的数目也等于(M+1)；该复数个第一型晶体管与该复数个第二型晶体管的每一个的任二端点的电压差不大于该额定电压；该复数个递减电压的任二个最相近电压的一电压差不大于该额定电压；该复数个相同电压等于该额定电压或等于该高电压减去该额定电压；以及每一晶体管的基极可选择性地短路至该晶体管的源极，或是接收控制电压产生电路210所产生的电压(例如：与该源极的电压相同或相仿的电压)。

请注意，在实施为可能的前提下，本技术领域具有通常知识者可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述复数个实施例中部分或全部技术特征的组合，藉此增加本发明实施时的弹性。

综上所述，本发明的反相器能够避免一电压(例如：前述的高电压)对该反相器的元件造成损害，其中该电压可高于该反相器的元件的额定电压。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。

【符号说明】

100 反相器

110 PMOS晶体管

120 NMOS晶体管

V_DD 高电源电压端的电压

V_SS 低电源电压端的电压

V_IN 输入端的电压

V_OUT 输出端的电压

200 反相器

210 控制电压产生电路

220 高电压传输电路

230 低电压传输电路

V_IN 输入电压

V_OUT 输出电压

V_DD 高电压

V_SS 低电压

P¹、P²、P³、…、P^M、P^(M+1) PMOS晶体管

N¹、N²、N³、…、N^M、N^(M+1) NMOS晶体管

V_RATED 额定电压

M 大于1的整数

510 第一电压产生电路

520 第二电压产生电路

610 第一比较电路

620 第二比较电路

630 第三比较电路

640 第四比较电路

Claims

1.一种反相器，包含：

一控制电压产生电路，耦接一输入端，该控制电压产生电路用来依据该输入端的一输入电压产生复数个控制电压，其中该复数个控制电压包含一第一群控制电压与一第二群控制电压，该第一群控制电压与该第二群控制电压的其中一群包含复数个递减电压，该第一群控制电压与该第二群控制电压的另一群包含复数个相同电压；

一高电压传输电路，耦接于一高电压端与一输出端之间，该高电压传输电路用来于该输入电压为一低准位电压时，依据该第一群控制电压而导通，从而该输出端的一输出电压等于该高电压端的一高电压；以及

一低电压传输电路，耦接于该输出端与一低电压端之间，该低电压传输电路用来于该输入电压为一高准位电压时，依据该第二群控制电压而导通，从而该输出端的该输出电压等于该低电压端的一低电压，

其中，该控制电压产生电路包含：

一第一电压产生电路，用来产生该第一群控制电压；当该输入电压为该低准位电压时，该第一电压产生电路输出复数个第一相同电压作为该复数个相同电压；当该输入电压为该高准位电压时，该第一电压产生电路输出该复数个递减电压；以及

一第二电压产生电路，用来输出该第二群控制电压；当该输入电压为该低准位电压时，该第二电压产生电路输出该复数个递减电压；当该输入电压为该高准位电压时，该第二电压产生电路输出复数个第二相同电压作为该复数个相同电压。

2.如权利要求1所述的反相器，其中该高电压传输电路包含复数个第一型晶体管，该低电压传输电路包含复数个第二型晶体管，该复数个第一型晶体管与该复数个第二型晶体管的每一个对应一额定电压，该复数个第一相同电压等于该高电压减去该额定电压，该复数个第二相同电压等于该额定电压。

3.如权利要求1所述的反相器，其中该高电压传输电路包含复数个第一型晶体管，该低电压传输电路包含复数个第二型晶体管，该复数个第一型晶体管与该复数个第二型晶体管的每一个对应一额定电压。

4.如权利要求3所述的反相器，其中该高准位电压和/或该高电压大于该额定电压的M倍但不大于该额定电压的M+1倍，该M为正整数。

5.如权利要求4所述的反相器，其中该复数个第一型晶体管的数目等于M+1，该复数个第二型晶体管的数目也等于M+1。

6.一种反相器，包含：

一控制电压产生电路，耦接一输入端，该控制电压产生电路用来依据该输入端的一输入电压产生复数个控制电压，其中该复数个控制电压包含一第一群控制电压与一第二群控制电压；

一高电压传输电路，包含复数个第一型晶体管，该高电压传输电路耦接于一高电压端与一输出端之间，用来于该输入电压为一低准位电压时，依据该第一群控制电压而导通，从而该输出端的一输出电压等于该高电压端的一高电压；以及

一低电压传输电路，包含复数个第二型晶体管，该低电压传输电路耦接于该输出端与一低电压端之间，用来于该输入电压为一高准位电压时，依据该第二群控制电压而导通，从而该输出端的该输出电压等于该低电压端的一低电压，

其中该复数个第一型晶体管与该复数个第二型晶体管的每一个对应一额定电压，该高准位电压和/或该高电压大于该额定电压的M倍但不大于该额定电压的M+1倍，该M为正整数，且该复数个第一型晶体管与该复数个第二型晶体管的每一个的任二端点的电压差不大于该额定电压，

并且其中，该控制电压产生电路包含：

一第一电压产生电路，用来于该输入电压为该低准位电压时输出复数个第一相同电压以控制该复数个第一型晶体管，并用来于该输入电压为该高准位电压时输出复数个递减电压以控制该复数个第一型晶体管；以及

一第二电压产生电路，用来于该输入电压为该低准位电压时输出该复数个递减电压以控制该复数个第二型晶体管，并用来于该输入电压为该高准位电压时输出复数个第二相同电压以控制该复数个第二型晶体管。

7.如权利要求6所述的反相器，其中该第一群控制电压与该第二群控制电压的其中一群包含复数个递减电压，该第一群控制电压与该第二群控制电压的另一群包含复数个相同电压。

8.如权利要求6所述的反相器，其中该复数个第一相同电压等于该高电压减去该额定电压，该复数个第二相同电压等于该额定电压。