CN110391808B

CN110391808B - 缓冲器电路

Info

Publication number: CN110391808B
Application number: CN201810351678.2A
Authority: CN
Inventors: 徐薪承; 曹太和; 林柏青
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2018-04-19
Filing date: 2018-04-19
Publication date: 2022-11-15
Anticipated expiration: 2038-04-19
Also published as: CN110391808A

Abstract

本发明公开了一种缓冲器电路，能够避免高电压对低额定电压组件造成损害。该缓冲器电路之一实施例包含：一预驱动器依据多个电压节点的电压与多个控制信号提供第一、第二、第三与第四驱动信号；一电压检测与偏压电路依据该多个电压节点的电压、一信号垫的电压与该第三驱动信号提供多个偏压；一高压耐受输出缓冲器依据该多个电压节点的电压、该第一与第二驱动信号与该多个偏压，决定该高压耐受输出缓冲器的晶体管的导通状态，并据以产生输出信号给该信号垫；以及一高压耐受输入缓冲器依据该信号垫的电压、该多个电压节点的电压、该第四驱动信号与该多个偏压，决定该高压耐受输入缓冲器的晶体管的导通状态，并据以产生输入信号。

Description

缓冲器电路

技术领域

本发明是关于缓冲器电路，尤其是关于能够避免高电压对低额定电压组件造成损害以及避免造成不想要的漏电流的缓冲器电路。

背景技术

随着互补式金属氧化物半导体(CMOS)技术的快速发展，晶体管的尺寸持续地被缩小以减少芯片面积，从而增加操作速度以及节省功耗。

然而，随着晶体管尺寸持续地被缩小，栅极氧化层变得非常薄，晶体管电极(栅极、漏极、源极与基极)之间的最大可允许的跨压也因此减少。若一晶体管的任两端点电压差大于额定电压(nominal voltage)V_NOMINAL，该晶体管将会受损。然而，许多先进CMOS工艺仅能提供低额定电压V_NOMINAL的晶体管，因此面临操作电压高于额定电压V_NOMINAL的问题。

图1示出一传统的输入与输出缓冲器100，其耦接于一电源供应节点V_DD与一接地节点GND之间，并包含一输出缓冲器110、一预驱动器(pre-driver)120以及一输入缓冲器130。输出缓冲器110包含一P型金属氧化物半导体(PMOS)晶体管P1与一N型金属氧化物半导体(NMOS)晶体管N1。输出缓冲器110的输入是由预驱动器120依据控制信号OE和输出信号D_OUT来提供，且输出缓冲器110的输出是提供给一节点140。输入缓冲器130包含一PMOS晶体管P2与一NMOS晶体管N2。输入缓冲器130的输入是来自于节点140，且输入缓冲器130的输出是作为输入信号D_IN。在此架构下，若电源供应节点V_DD或节点140的电压高于额定电压V_NOMINAL，输出缓冲器110与输入缓冲器130中的晶体管会面临晶体管电极的跨压高于额定电压V_NOMINAL的问题，造成例如栅极氧化层崩溃(gate-oxide breakdown)以及热载子衰退(hot-carrierdegradation)等损害，此外，若节点140的电压高于电源供应节点V_DD的电压，还会发生漏电流从节点140经由PMOS晶体管P1的寄生二极管D1流至电源供应节点V_DD的状况。

发明内容

本发明的目的之一在于提供一种缓冲器电路，以避免先前技术的问题。

本发明的目的之一在于提供一种缓冲器电路，其包含低额定电压组件，且能避免过电压对该低额定电压组件造成损害。

本发明公开了一种缓冲器电路，能够避免高电压对低额定电压组件造成损害以及造成不想要的漏电流，该缓冲器电路之一实施例包含一预驱动器、一电压检测与偏压电路、一高压耐受输出缓冲器以及一信号垫。该预驱动器用来依据多个电压节点的电压、一驱动器输出信号以及多个控制信号，提供多个驱动信号，其中该多个驱动信号包含一第一驱动信号、一第二驱动信号与一第三驱动信号。该电压检测与偏压电路用来依据该多个电压节点的电压、该信号垫的电压以及该第三驱动信号，提供多个偏压(bias voltages)给该高压耐受输出缓冲器(output buffer)。该高压耐受输出缓冲器用来依据该多个电压节点的电压、该第一驱动信号、该第二驱动信号以及该多个偏压产生一输出信号，该高压耐受输出缓冲器之一实施例包含：多个P型金属氧化物半导体(PMOS)晶体管，用来依据该第一驱动信号以及该多个偏压的N个偏压，决定该多个PMOS晶体管的导通状态，其中该N为正整数；以及多个N型金属氧化物半导体(NMOS)晶体管，用来依据该第二驱动信号以及该多个偏压的M个偏压，决定该多个NMOS晶体管的导通状态，其中该M为正整数，且该输出信号取决于该多个PMOS晶体管与该多个NMOS晶体管的导通状态。该信号垫用来输出该输出信号。

本发明另公开一种缓冲器电路，能够避免高电压对低额定电压组件造成损害，该缓冲器电路之一实施例包含一预驱动器、一电压检测与偏压电路、一高压耐受输入缓冲器以及一信号垫。该预驱动器用来依据多个电压节点的电压、一驱动器输出信号以及多个控制信号，提供多个驱动信号，其中该多个驱动信号包含一第四驱动信号。该电压检测与偏压电路用来依据该多个电压节点的电压、该信号垫的电压以及该多个驱动信号，提供多个偏压。该高压耐受输入缓冲器用来依据该多个电压节点的电压、该第四驱动信号、该多个偏压以及该信号垫的电压输出一输入信号。

有关本发明的特征、实践与功效，再配合附图作较佳实施例详细说明如下。

附图说明

图1示出先前技术的输入与输出缓冲器的一实施例；

图2示出本发明的缓冲器电路的一实施例；

图3示出本发明的缓冲器电路的另一实施例；

图4示出图3的高压耐受输出缓冲器之一实施例；

图5示出图4的N个PMOS晶体管与M个NMOS晶体管的一实施例；

图6示出图3的电压检测与偏压电路的子电路产生偏压PG_18_0的一实施例；

图7示出图3的电压检测与偏压电路的子电路产生偏压PG_33_18_0的一实施例；

图8示出图3的电压检测与偏压电路的子电路产生偏压NG_33_18的一实施例；

图9示出图3的N阱偏压电路(N-well bias circuit)的一实施例；

图10示出图3的P阱偏压电路的一实施例；以及

图11示出图3的高压耐受输入缓冲器的一实施例。

具体实施方式

本发明公开了一种缓冲器电路，能够避免高电压对低额定电压组件造成损害以及避免造成不想要的漏电流。

图2示出本发明的缓冲器电路的一实施例。图2的缓冲器电路200是一输出及输入缓冲器电路，包含一预驱动器210、一电压检测与偏压电路(voltage-detection and biascircuit)220、一高压耐受输出缓冲器(high-voltage tolerance output buffer)230、一信号垫(signal pad)240以及一高压耐受输入缓冲器(high-voltage tolerance inputbuffer)250，其中预驱动器210、电压检测与偏压电路220、高压耐受输出缓冲器230以及信号垫240可独立地被实施以作为一输出缓冲器电路，预驱动器210、电压检测与偏压电路220、信号垫240以及高压耐受输入缓冲器250可独立地被实施以作为一输入缓冲器电路。本实施例中，缓冲器电路200耦接多个电压节点，该多个电压节点包含节点N_VDDH、节点N_VDDL以及节点N_VSS(例如：接地节点)，其中节点N_VDDH的电压V_DDH大于或等于节点N_VDDL的电压V_DDL；此外，缓冲器电路200可在下列状态下运作：

状态一：V_DDH约为V_DDL的二倍，其中V_DDL等于晶体管的额定电压V_NOMINAL。举例而言，V_DDH＝3.3V、V_DDL＝1.8V、节点N_VSS的电压V_SS＝0V、信号垫240的电压V_PAD＝0V或3.3V；然而此仅是举例，非用以限制本发明的实施。

状态二：V_DDH与V_DDL都等于额定电压V_NOMINAL。举例而言，V_DDH＝1.8V、V_DDL＝1.8V、V_SS＝0V、V_PAD＝0V或1.8V；然此仅是举例，非用以限制本发明的实施。

状态三：V_PAD大于V_DDH。举例而言，V_DDH＝0V、V_DDL＝0V、V_SS＝0V、V_PAD＝1.8V或3.3V；然此仅是举例，非用以限制本发明的实施。状态三的操作被称为节电(power-saving)操作，此时V_DDH不被供应(亦即V_DDH＝0V)，且从信号垫240至节点N_VDDH的漏电流不会产生。

以下将说明缓冲器电路200作为前述输出缓冲器电路时是如何运作。请参阅图2，预驱动器210用来依据前述复数节点的电压(V_DDH、V_DDL、V_SS)、一驱动器输出信号DOUT以及多个控制信号OE、H3L1(进一步说明于后)，提供多个驱动信号，其中该些驱动信号包含第一驱动信号DR1、第二驱动信号DR2与第三驱动信号DR3，每一该驱动信号可为单一信号或包含多个子信号，且任二驱动信号可相同或不同；此外，该多个驱动信号可选择性地包含其它驱动信号(例如：第四驱动信号DR4、第五驱动信号DR5与第六驱动信号DR6)给其它电路(例如：高压耐受输入缓冲器250，或图3的N阱偏压电路310及/或P阱偏压电路320)，不以三个驱动信号为限。电压检测与偏压电路220用来依据该多个电压节点的电压、该信号垫的电压V_PAD以及该第三驱动信号DR3，提供多个偏压给高压耐受输出缓冲器230。高压耐受输出缓冲器230用来依据该多个电压节点的电压、该第一驱动信号DR1、该第二驱动信号DR2以及该多个偏压产生一输出信号，高压耐受输出缓冲器230包含多个P型金属氧化物半导体(PMOS)晶体管(例如：图4的PMOS晶体管)以及多个N型金属氧化物半导体(NMOS)晶体管(例如：图4的NMOS晶体管)，该多个PMOS晶体管用来依据该第一驱动信号以及该多个偏压的N个偏压，决定该多个PMOS晶体管的导通状态，该多个NMOS晶体管用来依据该第二驱动信号以及该多个偏压的M个偏压，决定该多个NMOS晶体管的导通状态，其中N与M为正整数，且该M个偏压不是该N个偏压；此外，该多个PMOS晶体管与该多个NMOS晶体管的基极(bodies)可选择性地进一步分别接收一N阱偏压电路(例如：图3的N阱偏压电路310)的输出与一P阱偏压电路(例如：图3的P阱偏压电路320)的输出，以使该多个PMOS晶体管与该多个NMOS晶体管适当地运作。信号垫240用来依据该多个PMOS晶体管的导通状态与该多个NMOS晶体管的导通状态，输出该输出信号。另外，图3示出本发明的缓冲器电路的另一实施例，相较于图2，图3进一步包含N阱偏压电路310与P阱偏压电路320(进一步说明于后)。

承上所述，当高压耐受输出缓冲器230在正常操作下作为输出级时，若电压检测与偏压电路220检测到V_DDH或V_PAD大于V_NOMINAL，电压检测与偏压电路220会借由降压操作以输出适当的偏压给高压耐受输出缓冲器230，从而避免高压耐受输出缓冲器230中的组件因过电压而受损；若电压检测与偏压电路220检测到V_PAD大于V_DDH，电压检测与偏压电路220会输出适当的偏压给高压耐受输出缓冲器230，以关闭高压耐受输出缓冲器230中的部分电路，从而阻断由信号垫240至节点N_VDDH或节点N_VSS的漏电流路径。

以下将分别说明缓冲器电路200作为前述输出缓冲器电路时，预驱动器210、电压检测与偏压电路220以及高压耐受输出缓冲器230的实施例。

请参阅图2或图3。预驱动器210的一实施例是一数字CMOS逻辑电路。在前述状态一的情况下，且当缓冲器电路200是用于输出逻辑高准位时，H3L1电压为逻辑高准位、OE电压为逻辑高准位以及DOUT电压为逻辑高准位，此时预驱动器210输出的子信号H3L1_18B(如图6、7、10、11所示)的电压为V_SS、子信号H3L1_33(如图7、9所示)的电压为V_DDH、子信号OE_18(如图7所示)的电压为V_DDL、DR1电压为V_DDL以及DR2电压为V_SS，上述子信号与驱动信号DR3、DR4、DR5、DR6的关系可由相关图式及说明推导得知；在前述状态一的情况下且当缓冲器电路200是用于输出逻辑低准位时，H3L1电压为逻辑高准位、OE电压为逻辑高准位以及DOUT电压为逻辑低准位，此时预驱动器210输出的子信号H3L1_18B的电压为V_SS、子信号H3L1_33的电压为V_DDH、子信号OE_18的电压为V_DDL、DR1电压为V_DDH以及DR2电压为V_DDL；在前述状态一的情况下且当缓冲器电路200是用于输出任意准位时，H3L1电压为逻辑高准位、OE电压为逻辑低准位以及DOUT电压为任意准位，此时预驱动器210输出的子信号H3L1_18B的电压为V_SS、子信号H3L1_33的电压为V_DDH、子信号OE_18的电压为V_SS、DR1电压为V_DDH以及DR2电压为V_SS。在前述状态二的情况下且当缓冲器电路200是用于输出逻辑高准位时，H3L1电压为逻辑低准位、OE电压为逻辑高准位以及DOUT电压为逻辑高准位，此时预驱动器输出子信号H3L1_18B电压为V_DDL、H3L1_33电压为V_SS、OE_18电压为V_DDL、DR1电压为V_SS以及DR2电压为V_SS；在前述状态二的情况下且当缓冲器电路200是作为输出逻辑低准位时，H3L1电压为逻辑低准位、OE电压为逻辑高准位以及DOUT电压为逻辑低准位，此时预驱动器输出子信号H3L1_18B电压为V_DDL、H3L1_33电压为V_SS、OE_18电压为V_DDL、DR1电压为V_DDH以及DR2电压为V_DDL；在前述状态二的情况下且当缓冲器电路200是用于输入任意准位时，H3L1电压为逻辑低准位、OE电压为逻辑低准位以及DOUT电压为任意准位，此时预驱动器输出子信号H3L1_18B电压为V_DDL、H3L1_33电压为V_SS、OE_18电压为V_SS、DR1电压为V_DDH以及DR2电压为V_SS。在前述状态三底下，V_DDL＝V_DDH＝0V，H3L1_18B、H3L1_33、OE_18、DR1以及DR2电压可视为0V。

图4示出图3的高压耐受输出缓冲器230之一实施例；图5示出图4的N个PMOS晶体管410与M个NMOS晶体管420的一实施例。图4与图5的细节将说明于较后面的段落。

请参阅图2或图3。电压检测与偏压电路220包含多个子电路以产生偏压PG_18_0、偏压PG_33_18_0、偏压NG_33_18与偏压V_DDM。产生偏压PG_18_0的子电路的一实施例如图6的子电路600所示，其中电压V_DDM与电压V_{DDL_0}可用于本发明的其它电路(例如：图7～11的电路)；产生偏压PG_33_18_0的子电路的一实施例如图7的子电路700所示；产生偏压NG_33_18的偏压电路的一实施例如图8的子电路800所示。

请参阅图6。在前述状态一(例如：V_DDH＝3.3V以及V_DDL＝1.8V)或状态二(例如：V_DDH＝1.8V以及V_DDL＝1.8V)的情况下，V_DDM等于V_DDL。在前述状态三(例如：V_DDH＝0V以及V_DDL＝0V)的情况下，借由串联二极管的分压效果，V_DDM近似于V_PAD/2。

请继续参阅图6。在前述状态一的情况下，H3L1_18B电压为V_SS，因此V_{DDL_0}等于V_DDL；在前述状态二的情况下，H3L1_18B电压为V_DDL，因此V_{DDL_0}等于V_SS；在前述状态三的情况下，V_DDL等于0V，因此V_{DDL_0}等于0V。另外，在前述状态一的情况下，PG_18_0电压等于V_{DDL_0}同等于V_DDL；在前述状态二的情况下，PG_18_0电压等于V_{DDL_0}同等于Vss；在前述状态三的情况下，PG_18_0电压等于V_DDM接近V_PAD/2。

请参阅图7。在前述状态一的情况下且缓冲器电路200是作为输出时，前述PG_18_0电压为V_DDL，V_DDM等于V_DDL，H3L1_33电压为V_DDH，OE_18电压为V_DDL，H3L1_18B电压为V_SS，因此PG_33_18_0电压等于V_PAD但不大于V_DDLPG_33_18_0电压等于；在前述状态一的情况下且缓冲器电路200是作为输入时，前述PG_18_0电压为V_DDL，V_DDM等于V_DDL，H3L1_33电压为V_DDH，OE_18电压为V_SS，H3L1_18B电压为V_SS，因此PG_33_18_0电压等于V_PAD但不大于V_DDL；在前述状态二的情况下且缓冲器电路200是作为输出时，前述PG_18_0电压为Vss，V_DDM等于V_DDL，H3L1_33电压为Vss，OE_18电压为V_DDL，H3L1_18B电压为V_DDL，因此PG_33_18_0电压等于V_SS；在前述状态二的情况下且缓冲器电路200是作为输入时，前述PG_18_0电压为Vss，V_DDM等于V_DDL，H3L1_33电压为Vss，OE_18电压为Vss，H3L1_18B电压为V_DDL，因此PG_33_18_0电压等于floating(电压介于0V～1.8V)；在前述状态三的情况下时，前述PG_18_0电压接近V_PAD/2，V_DDM接近V_PAD/2，H3L1_33电压为0V，OE_18电压为0V，H3L1_18B电压为0V，因此PG_33_18_0电压等于V_PAD。

请参阅图8。在前述状态一的情况下，前述V_DDM等于V_DDL，PG_33_18_0电压等于V_PAD但不大于V_DDL，因此NG_33_18电压等于V_PAD但不小于于V_DDL；在前述状态二的情况下，前述V_DDM等于V_DDL，PG_33_18_0电压等于V_SS或浮接(floating)电压(电压介于0V～V_DDL)，因此，NG_33_18电压等于V_DDL；在前述状态三的情况下时，前述V_DDM接近V_PAD/2，PG_33_18_0电压等于V_PAD，因此NG_33_18PG_33_18_0电压等于V_PAD。

图9示出图3的N阱偏压电路310的一实施例。N阱偏压电路310依据该多个电压节点的电压、该信号垫的电压、该多个控制信号以及该第五驱动信号DR5，提供一适当的偏压V_N-WELL给高压耐受输出缓冲器230的PMOS晶体管的N阱，从而在V_DDH或V_PAD大于组件额定电压V_NOMINAL(例如：V_DDL)时，避免PMOS组件因为过电压而受损；也在V_DDH小于V_PAD时(亦即节电模式时)，阻断由信号垫240至节点N_VDDH的漏电流路径。具体地，请参阅图9，在前述状态一的情况下，前述V_{DDL_0}等于V_DDL，PG_18_0电压等于V_DDL，PG_33_18_0电压等于V_PAD但不大于V_DDL，V_DDM等于V_DDL，H3L1_33电压为V_DDH，因此V_N-WELL等于V_DDH；在前述状态二的情况下，前述V_{DDL_0}等于V_SS，PG_18_0电压等于V_SS，PG_33_18_0电压等于V_SS或浮接(floating)电压(电压介于0V～V_DDL)，V_DDM等于V_DDL，H3L1_33电压为V_SS，因此V_N-WELL等于V_DDH；在前述状态三的情况下，前述V_{DDL_0}等于0V，PG_18_0接近V_PAD/2，PG_33_18_0电压等于V_PAD，V_DDM接近V_PAD/2，H3L1_33电压为0V，因此V_N-WELL等于V_PAD。此外，当V_DDH或V_PAD大于组件额定电压V_NOMINAL时，V_N-WELL也可选择性地被提供给高压耐受输入缓冲器250、电压检测与偏压电路220以及N阱偏压电路310内部的PMOS组件的基极，藉此避免PMOS组件因为过电压而受损。

图10示出图3的P阱偏压电路320的一实施例。如图10所示，P阱偏压电路320依据该多个电压节点的电压、该信号垫的电压、该多个控制信号以及该第六驱动信号DR6，提供一适当的偏压V_P-WELL给高压耐受输出缓冲器230的NMOS晶体管的P阱，从而在V_DDH或V_PAD大于组件额定电压V_NOMINAL(例如：V_DDL)时，避免NMOS组件因为过电压而受损。具体地，请参阅图10，在前述状态一的情况下，前述V_{DDL_0}等于V_DDL，PG_18_0电压等于V_DDL，H3L1_18B电压为Vss，因此V_P-WELL等于V_PAD但不大于V_DDL；在前述状态二的情况下，前述V_{DDL_0}等于V_SS，PG_18_0电压等于V_SS，H3L1_18B电压为V_DDL，因此V_P-WELL等于Vss；在前述状态三的情况下，前述V_{DDL_0}等于0V，PG_18_0接近V_PAD/2，H3L1_18B电压为0V，因此V_P-WELL接近V_PAD/2。此外，当V_DDH或V_PAD电压大于组件额定电压V_NOMINAL时，V_P-WELL也可选择性地被提供给高压耐受输入缓冲器250、电压检测与偏压电路220以及P阱偏压电路320内部的NMOS组件的基极，藉此避免NMOS组件因为过电压而受损。

值得注意的是，视实施需求，图3的缓冲器电路200可选择性地仅包含N阱偏压电路310或P阱偏压电路320。

图4示出图3的高压耐受输出缓冲器230之一实施例。图4的高压耐受输出缓冲器230包含多个PMOS晶体管与多个NMOS晶体管。多个PMOS晶体管包含一PMOS晶体管P1与N个PMOS晶体管410；多个NMOS晶体管包含一NMOS晶体管N1与M个NMOS晶体管420，其中N与M为正整数。

图5示出图4的N个PMOS晶体管410与M个NMOS晶体管420的一实施例。图5中，N个PMOS晶体管410是由二个PMOS晶体管P2、P3构成，M个NMOS晶体管420是由二个NMOS晶体管N3、N2构成；在一替代实施例中，N及/或M为大于一的整数。图5中，PMOS晶体管P1依据预驱动器210的第一驱动信号DR1来运作，PMOS晶体管P2依据电压检测与偏压电路220所产生的偏压PG_18_0来运作，PMOS晶体管P3依据电压检测与偏压电路220所产生的偏压PG_33_18_0来运作；NMOS晶体管N3依据电压检测与偏压电路220所产生的偏压NG_33_18来运作，NMOS晶体管N2依据电压检测与偏压电路220所产生的偏压V_DDM来运作，NMOS晶体管N1依据预驱动器210的第二驱动信号DR2来运作。高压耐受输出缓冲器230依据前述多个电压节点的电压以及该多个驱动信号，产生一产生输出信号给信号垫240。在前述状态一的情况下且当缓冲器电路200是用于输出逻辑高准位时，前述DR1电压等于V_DDL、DR2电压等于V_SS、PG_18_0电压等于V_DDL、PG_33_18_0电压等于V_PAD但不大于V_DDL、NG_33_18电压等于V_PAD但不小于于V_DDL、V_DDM等于V_DDL，因此高压耐受输出缓冲器230输出V_DDH给信号垫(V_PAD＝V_DDH)；在前述状态一的情况下且当缓冲器电路200是用于输出逻辑低准位时，前述DR1电压等于V_DDH、DR2电压等于V_DDL、PG_18_0电压等于V_DDL、PG_33_18_0电压等于V_PAD但不大于V_DDL、NG_33_18电压等于V_PAD但不小于V_DDL、V_DDM等于V_DDL，因此高压耐受输出缓冲器230输出V_SS给信号垫(V_PAD＝V_SS)；在前述状态一的情况下且当缓冲器电路200是用于输入任意准位时，前述DR1电压等于V_DDH、DR2电压等于V_SS、PG_18_0电压等于V_DDL、PG_33_18_0电压等于V_PAD但不大于V_DDL、NG_33_18电压等于V_PAD但不小于于V_DDL、V_DDM等于V_DDL，因此高压耐受输出缓冲器230关闭，从而阻断由信号垫至节点N_VDDH或节点N_VSS的漏电流路径；在前述状态二的情况下且当缓冲器电路200是用于输出逻辑高准位时，前述DR1电压等于V_SS、DR2电压等于V_SS、PG_18_0电压等于V_SS、PG_33_18_0电压等于V_SS、NG_33_18电压等于V_DDL、V_DDM等于V_DDL，因此高压耐受输出缓冲器230输出V_DDH给信号垫(V_PAD＝V_DDH)；在前述状态二的情况下且当缓冲器电路200是用于输出逻辑低准位时，前述DR1电压等于V_DDL、DR2电压等于V_DDL、PG_18_0电压等于V_SS、PG_33_18_0电压等于V_SS、NG_33_18电压等于V_DDL、V_DDM等于V_DDL，因此高压耐受输出缓冲器230输出V_SS给信号垫(V_PAD＝V_SS)；在前述状态二的情况下且当缓冲器电路200是用于输入任意准位时，前述DR1电压等于V_DDH、DR2电压等于V_SS、PG_18_0电压等于V_SS、PG_33_18_0电压等于floating(电压介于0V～V_DDL)、NG_33_18电压等于V_DDL、V_DDM等于V_DDL，因此高压耐受输出缓冲器230关闭，从而阻断由信号垫至节点N_VDDH或节点N_VSS的漏电流路径；在前述状态三的情况下，前述DR1电压等于0V、DR2电压等于0V、PG_18_0接近V_PAD/2、PG_33_18_0电压等于V_PAD、NG_33_18电压等于V_PAD、V_DDM接近V_PAD/2，因此高压耐受输出缓冲器230关闭，从而阻断由信号垫至节点N_VDDH或节点N_VSS的漏电流路径。此外，图5的晶体管P3的基极是接到V_N-WELL而非V_DDH，因此，在前述状态三的情况下，高压耐受输出缓冲器230不会透过寄生二极管D1而产生信号垫240到节点N_VDDH的漏电流。

以下将说明缓冲器电路200作为前述输入缓冲器电路是如何运作。请参阅图2或图3。预驱动器210所提供的多个驱动信号包含一第四驱动信号DR4。高压耐受输入缓冲器250依据前述多个电压节点的电压、该第四驱动信号DR4以及信号垫240的电压V_PAD，产生一输入信号DIN。当高压耐受输入缓冲器250在正常操作下作为输入级时，若电压检测与偏压电路220检测到V_DDH或V_PAD大于V_NOMINAL，电压检测与偏压电路220会借由降压操作以输出适当的偏压给高压耐受输入缓冲器250，从而避免高压耐受输入缓冲器250中的组件因过电压而受损；若电压检测与偏压电路220检测到V_PAD大于V_DDH，电压检测与偏压电路220会输出适当的偏压给高压耐受输入缓冲器250，以关闭高压耐受输入缓冲器250中的部分电路，从而阻断由信号垫240至节点N_VDDH或节点N_VSS的漏电流路径。

图11示出高压耐受输入缓冲器250的一实施例。在前述状态一的情况下，前述V_DDM等于V_DDL，V_{DDL_0}等于V_DDL，NG_33_18电压等于V_PAD但不小于于V_DDL，H3L1_18B电压为V_SS，因此DIN的电压等于V_PAD但不大于V_DDL；在前述状态二的情况下，前述V_DDM等于V_DDL，V_{DDL_0}等于V_SS，NG_33_18电压等于V_DDL，H3L1_18B电压为V_DDL，因此DIN的电压等于V_PAD；在前述状态三的情况下，前述V_DDM接近V_PAD/2，V_{DDL_0}等于0V，NG_33_18电压等于V_PAD，H3L1_18B电压为0V，因此DIN的电压接近V_PAD/2；此外，图11的晶体管P4的基极是接到V_N-WELL而非V_DDH，因此，在前述状态三的情况下，高压耐受输入缓冲器250不会透过寄生二极管D2而产生信号垫240到节点N_VDDH的漏电流。

由于本领域具有通常知识者能够依据其它实施例的说明来了解缓冲器电路200作为输入缓冲器电路时的实施细节与变化，因此重复与冗余的说明在此省略。

请注意，在实施为可能的前提下，本技术领域具有通常知识者可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，藉此增加本发明实施时的弹性。另请注意，前述实施例中，“依据一信号以执行一操作”可以是接收该信号以执行该操作或是接收该信号的一衍生信号以执行该操作，该衍生信号例如是该信号的一加强/衰弱/延迟/反向/均等信号，实施本发明者可依其需求来决定该衍生信号的样态，并对本发明做相对应的修改。

综上所述，本发明能够避免高电压对缓冲器电路中的低额定电压组件造成损害以及造成不想要的漏电流。缓冲器电路200内所有PMOS晶体管与NMOS晶体管的任两端点电压皆小于晶体管的最大可耐受电压(V_DDL+10％)。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。

【符号说明】

100 输入与输出缓冲器

110 输出缓冲器

120 预驱动器

130 输入缓冲器

140 节点

P1、P2 PMOS晶体管

N1、N2 NMOS晶体管

V_DD 电源供应节点

GND 接地节点

OE 控制信号

D_OUT 输出信号

D_IN 输入信号

D1 寄生二极管

200 缓冲器电路

210 预驱动器

220 电压检测与偏压电路

230 高压耐受输出缓冲器

240 信号垫

250 高压耐受输入缓冲器

N_VDDH、N_VDDL、N_VSS 电压节点

V_DDH、V_DDL、V_SS 电压节点的电压

V_PAD 信号垫的电压

OE、H3L1 控制信号

DOUT 驱动器输出信号

DIN 输入信号

DR1 第一驱动信号

DR2 第二驱动信号

DR3 第三驱动信号

DR4 第四驱动信号

310 N阱偏压电路

320 P阱偏压电路

DR5 第五驱动信号

DR6 第六驱动信号

410 N个PMOS晶体管

420 M个NMOS晶体管

P1、P2、P3 PMOS晶体管

N1、N2、N3 NMOS晶体管

PG_18_0、PG_33_18_0、NG_33_18、V_DDM 偏压

600、700、800 电压检测与偏压电路的子电路

V_{DDL_0} 电压

H3L1_18B、OE_18、H3L1_33 预驱动器提供的子信号

V_N-WELL PMOS晶体管的基极的偏压

V_P-WELL NMOS晶体管的基极的偏压

P4 PMOS晶体管

D2 寄生二极管

Claims

1.一种缓冲器电路，包含：

一预驱动器，用来依据多个电压节点的电压、一驱动器输出信号以及多个控制信号，提供多个驱动信号；

一高压耐受输入缓冲器，用来依据该多个电压节点的电压、该多个驱动信号的至少其中之一、多个偏压以及信号垫的电压，产生一输入信号；

一电压检测与偏压电路，用来依据该多个电压节点的电压、信号垫的电压以及该多个驱动信号，提供多个偏压给一高压耐受输出缓冲器；

该高压耐受输出缓冲器，用来依据该多个电压节点的电压、该多个驱动信号的至少其中之一以及该多个偏压产生一输出信号，该高压耐受输出缓冲器包含：

多个P型金属氧化物半导体晶体管，用来依据该多个驱动信号的至少其中之一以及该多个偏压的N个偏压，决定多个PMOS晶体管的导通状态，其中该N为正整数；

多个N型金属氧化物半导体晶体管，用来依据该多个驱动信号的至少其中之一以及该多个偏压的M个偏压，决定多个NMOS晶体管的导通状态，其中该M为正整数，且该输出信号取决于该多个PMOS晶体管的导通状态与该多个NMOS晶体管的导通状态；

一信号垫，用来输出该输出信号；以及

一P阱偏压电路，用来分别提供多个NMOS基极偏压给该多个NMOS晶体管的基极。

2.如权利要求1所述的缓冲器电路，其中该N大于一，且该N个偏压是分别由N个不同的偏压电路产生。

3.如权利要求1所述的缓冲器电路，其中该M大于一，且该M个偏压是分别由M个不同的偏压电路产生。

4.如权利要求1所述的缓冲器电路，进一步包含：

一N阱偏压电路，用来分别提供多个PMOS基极偏压给该多个PMOS晶体管的基极。