CN1941186A - 半导体存储装置 - Google Patents

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Abstract

本发明揭示了一种半导体存储装置，其包含：存储单元阵列，包含多个存储单元；多个列译码单元，其具有用于响应于含有用于所述存储单元的列地址信息的码信号而选择性地启动所述存储单元的多个列译码器，其中，所述列译码器的每一个包含用于响应于所述码信号而提供在电源电压与源极电压之间转变的状态输出信号的预驱动单元，及用于响应于该状态输出信号而输出列选择信号以启动相应存储单元的驱动单元，其中，该预驱动单元及该驱动单元的每一个包含至少一个PMOS晶体管及至少一个NMOS晶体管，所述PMOS晶体管和NMOS晶体管分别经由其主体接收泵浦电压及一反向偏压，该泵浦电压具有高于该电源电压的电压电平的电压电平，且该反向偏压具有低于接地电压的电压电平的电压电平。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，且具体言之，涉及一种控制用于存储组(bank)中的列译码器的主体偏压的技术，其中，大量断开漏电流(off-leakagecurrent)出现于该列译码器中。
背景技术
因为动态随机存取存储(DRAM)装置采用其每一个由一晶体管及一电容器建构的存储单元，所以其具有优于其它存储装置的极大集成性的优点。另外，因为已遵照最近的高速要求提出了各种技术，所以DRAM装置在操作速度方面已有进步。
因此，已开发出一种即使在低电压下仍具有先进驱动能力的DRAM装置，且另外，该DRAM装置已逐渐扩展至诸如消耗较低功率的电气设备及汽车以及计算机的主存储器的应用。
然而，归因于半导体存储装置的高度集成，实现较低的待用电流变得愈来愈难，其中确保较低的待用电流意谓最小化每一装置的断开漏电流。
图1为展示由对存在于一半导体存储装置的组件(例如，一存储组、一电压产生器及周边电路)的每一个中的晶体管的宽度求和而计算的每组件的断开漏电流的值的表格。
出现于该存储组、该电压产生器及所述周边电路中的断开漏电流分别为40.2μA、6.2μA及12.4μA。
总之，晶体管的总宽度以及在半导体存储装置中的断开漏电流的大部分基本上由分配至存储组的晶体管所占用。具体而言，列译码器占用存储组中的最大宽度及最大量的断开漏电流，且此外，如自图2可看出，出现于该列译码器的最终驱动单元及预驱动单元中的断开漏电流占据出现于该存储组中的断开漏电流的42.8％。
图2展示通过在存储组的每一组件中产生断开漏电流而获得的每组件的断开漏电流电平的模拟结果。如自该模拟结果可看出，由列译码器产生的断开漏电流占据50％以上。
图3说明半导体存储装置中的传统列译码器5的详细电路图。
传统列译码器5包含预驱动单元1及驱动单元2。
预驱动单元1具有在电源电压端子VDD与接地电压端子VSS之间串联连接的PMOS晶体管P1及NMOS晶体管N1至N3。该PMOS晶体管P1及该NMOS晶体管N1具有公共的栅极，且经由该公共栅极为其提供控制信号BYP，该控制信号BYP为含有存储组信息的脉冲信号。另外，它们具有公共的漏极，该公共漏极充当该预驱动单元1的输出节点，以输出状态输出信号至该驱动单元2。所述NMOS晶体管N2及N3分别经由其栅极接收码信号YCOD1及YCOD2，其中，每个码信号YCOD1及YCOD2具有含有半导体存储装置中的存储单元阵列3中的多个存储单元的对应存储单元的列地址信息的码。
驱动单元2具有在电源电压端子VDD与接地电压端子VSS之间串联连接的PMOS晶体管P2及NMOS晶体管N4。该PMOS晶体管P2与该NMOS晶体管N4具有一充当驱动单元2的输入节点的公共的栅极及一充当驱动单元2的输出节点的公共的漏极。
驱动单元2的输入节点与预驱动单元1的输出节点连接，以从预驱动单元1接收状态输出信号。若如稍后所述满足某一条件，则驱动单元2产生一对应的列选择信号(例如，Yi0)至该存储单元阵列3。该列选择信号Yi0指示存储单元阵列3中由两个码信号YCOD1及YCOD2公共表示的对应单元的地址。
PMOS晶体管P1及P2经由其主体接收电源电压VDD，且NMOS晶体管N1至N4经3由其主体接收接地电压VSS。
为了形成一个存储组，需要多个上述组装的列译码器且因此输出多个列选择信号(例如，Yi0至Yin)至存储单元阵列3，n为正整数。
预驱动单元1接收列选择所需要的码信号YCOD1及YCOD2且选择一个列译码器，输入具有启用状态(例如，逻辑高电平)的码信号YCOD1及YCOD2至所选择的一个列译码器中，从而启用相应的列选择信号，例如，Yi0。
更具体言之，当不执行用于列选择的列存取操作时，控制信号BYP具有禁用状态，例如，逻辑低电平，从而将列选择信号Yi设定为禁用状态，例如，逻辑低电平。另一方面，当执行用于列选择的列存取操作时，启用控制信号BYP至逻辑高电平。当启用控制信号BYP时，若对应于列译码器中的某一个的码信号具有启用状态，则启用该某一个列译码器的预驱动单元1，使得导通驱动单元2的PMOS晶体管P2，且因此启用列选择信号Yi0且将其输出至存储单元阵列3。
存在通过控制其中出现非常大量的断开漏电流的列译码器来减少半导体存储装置中的断开漏电流的需求。
发明内容
本发明的一个实施例是用于通过控制其中出现最大量的断开漏电流的列译码器来减少总断开漏电流的半导体存储装置。
另外，本发明的一个实施例是用于选择性地控制列译码器的源极电压的电压电平，从而改进操作速度的半导体存储装置。
根据本发明的一方面，提供一种半导体存储装置，其包含：
存储单元阵列，包含多个存储单元；
列译码单元，其具有用于响应于含有用于所述存储单元的列地址信息的码信号而选择性地启动所述存储单元的多个列译码器，其中，所述列译码器的每一个包含用于响应于所述码信号而提供在电源电压与源极电压之间转变的状态输出信号的预驱动单元，及用于响应于该状态输出信号而输出列选择信号以启动相应存储单元的驱动单元，其中，该预驱动单元及该驱动单元的每一个包含至少一个PMOS晶体管及至少一个NMOS晶体管，所述PMOS晶体管和NMOS晶体管分别经由其主体接收泵浦电压(pumping voltage)及一反向偏压(back-bias voltage)，该泵浦电压具有高于该电源电压的电压电平的电压电平，且该反向偏压具有低于接地电压的电压电平的电压电平。
根据本发明的另一方面，提供一种半导体存储装置，其包含：
多个存储组，该多个存储组的每一个具有：具有多个存储单元的存储单元阵列、具有用于响应于含有用于所述存储单元的列地址信息的码信号而选择性地启动所述存储单元的多个列译码器的列译码单元，其中，所述列译码器的每一个含有用于响应于所述码信号而提供在电源电压与源极电压之间转变的状态输出信号的预驱动单元，及用于响应于该状态输出信号而输出一列选择信号以启动相应的一个存储单元的驱动单元，其中，该预驱动单元及该驱动单元的每一个包含至少一个PMOS晶体管及至少一个NMOS晶体管，所述PMOS晶体管和NMOS晶体管分别经由其主体接收泵浦电压及反向偏压，该泵浦电压具有高于该电源电压的电压电平的电压电平，且该反向偏压具有低于接地电压的电压电平的电压电平；及
用于向该多个存储组提供源极电压的源极电压控制单元，该源极电压的电压电平依据所述存储组的操作模式而变化。
根据本发明的又一方面，提供一种半导体存储装置，其包含：
多个存储组，该多个存储组的每一个具有：具有多个存储单元的存储单元阵列、具有用于响应于含有用于所述存储单元的列地址信息的码信号而选择性地启动所述存储单元的多个列译码器的列译码单元，其中，所述列译码器的每一个含有用于响应于所述码信号而提供在电源电压与源极电压之间转变的状态输出信号的预驱动单元，及用于响应于该状态输出信号而输出列选择信号以启动相应的一个存储单元的驱动单元，其中，该预驱动单元及该驱动单元的每一个包含至少一个PMOS晶体管及至少一个NMOS晶体管，所述PMOS晶体管和NMOS晶体管分别通过其主体接收泵浦电压及反向偏压，该泵浦电压具有高于该电源电压的电压电平的电压电平，且该反向偏压具有低于接地电压的电压电平的电压电平；及
分别用于向多个存储组提供对应的源极电压的多个源极电压控制单元，所述源极电压的电压电平依据所述存储单元的操作模式而变化。
附图说明
图1为展示通过对存在于用于半导体存储装置中的多个组件的每一个中的晶体管的宽度求和而计算的每存储组件的断开漏电流的表格；
图2展示通过在存储组的每一组件中产生断开漏电流而获得的每组件的断开漏电流电平的模拟结果；
图3说明传统列译码器的电路图；
图4提供根据本发明的特定实施例的列译码器的电路图；
图5提供出现于根据本发明的实施例的列译码器及传统列译码器中的断开漏电流的比较图表；
图6呈现发明性列译码器及根据本发明的另一特定实施例的源极电压控制单元的方块图；
图7描绘图6中的源极电压控制单元的电路图；
图8表示根据本发明的源极电压控制单元的操作时序图；
图9提供在发明性列译码器及传统列译码器中的列选择信号的比较图表；
图10描述一采用根据本发明的又一特定实施例的源极电压控制单元的半导体存储装置的图；
图11说明一采用根据本发明的再一特定实施例的源极电压控制单元的半导体存储装置的图；及
图12展示根据本发明的一实施例的反向偏压产生器的方块图。
具体实施方式
根据本发明的特定实施例的半导体存储装置包含列译码单元及存储单元阵列，其中，该列译码单元包含多个列译码器。
图4提供列译码器10的电路图及存储单元阵列20。
该列译码器10包含预驱动单元11及驱动单元12。
该预驱动单元11具有串联连接于电源电压端子VDD与接收电压源控制信号NSRC的节点之间的PMOS晶体管P3及NMOS晶体管N5至N7。该电压源控制信号NSRC具有接地电压VSS或反向偏压VBB的电压电平，其中该反向偏压VBB的电压电平低于该接地电压VSS的电压电平。该PMOS晶体管P3及该NMOS晶体管N5具有用于接收控制信号BYP的公共栅极，该控制信号BYP为含有存储组信息的脉冲信号。另外，它们具有公共漏极，该公共漏极充当该预驱动单元11的输出节点，以输出状态输出信号至该驱动单元12。所述NMOS晶体管N6及N7分别经由其栅极耦接至码信号YCOD1及YCOD2，且所述码信号YCOD1及YCOD2具有含有用于该存储单元阵列20中的多个存储单元的相应存储单元的列地址信息的码。
驱动单元12具有串联连接于该电源电压端子VDD与接地电压端子VSS之间的PMOS晶体管P4及NMOS晶体管N8。该PMOS晶体管P4及该NMOS晶体管N8具有充当驱动单元12的输入节点的公共栅极及充当驱动单元12的输出节点的公共漏极。驱动单元12经由连接至预驱动单元11的输出节点的该输入节点接收状态输出信号，且输出列选择信号Yi至存储单元阵列20。该列选择信号Yi用于选择存储单元阵列20中由两个码信号YCOD1及YCOD2表示的相应的存储单元。
经由PMOS晶体管P3及P4的主体为其提供泵浦电压VPP，且NMOS晶体管N5至N8经由其主体接收反向偏压VBB，其中泵浦电压VPP的电压电平高于电源电压VDD的电压电平。
为了形成一个存储组，需要多个上述组装的列译码器，且另外，从该多个列译码器提供一个或多个列选择信号Yi0至Yin到存储单元阵列20。
根据列选择所需要的码信号YCOD1与YCOD2两者的码是否彼此相同且具有启用状态，来确定预驱动单元11的启动。若两个码信号YCOD1与YCOD2的码彼此相同，为逻辑高电平，则启动预驱动单元11。随后从该多个列译码器中选择一个对应的列译码器(例如10)，使得启用一个对应列选择信号(例如Yi0)，且将其自驱动单元12中予以输出。
特定而言，当不执行用于行选择的列存取操作时，禁用控制信号BYP至逻辑低电平，从而设定列选择信号Yi至逻辑低电平。另一方面，当执行用于列选择的列存取操作时，启用控制信号BYP至逻辑高电平。在启用控制信号BYP的条件下，若列译码器10的码信号YCOD1及YCOD2的码具有逻辑高电平，则启动预驱动单元11，以致导通驱动单元12的PMOS晶体管P4，且启用列选择信号Yi0并将其提供至存储单元阵列20。
在本发明的列译码器10中，PMOS晶体管P3及P4接收泵浦电压VPP作为主体偏压，该泵浦电压VPP的电压电平高于电源电压VDD的电压电平，且NMOS晶体管N5至N8接收反向偏压VBB作为主体偏压，该反向偏压VBB的电压电平低于接地电压VSS的电压电平。另外，NMOS晶体管N7经由其源极接收具有接地电压VSS或反向偏压VBB的电压电平的源极电压控制信号NSRC。
图5提供出现于发明性列译码器10的一示例及传统列译码器5中的断开漏电流的比较图表。
如自该比较图表可看出，传统列译码器展示出作为电源电压VDD的函数的断开漏电流的下降变化，且在约1.8V的电源电压VDD处具有每列译码器约-540pA的断开漏电流。
然而，对于发明性列译码器10，假定源极电压控制信号NSRC具有接地电压VSS的电压电平，泵浦电压VPP表示3.3V，且温度为85℃的高温，其中断开漏电流的特征是明显的，应注意，与传统列译码器相比，作为电源电压VDD的函数的断开漏电流得以充分减少且断开漏电流的特征的变化极小。因此，应了解，本发明可通过使用泵浦电压VPP及反向偏压VBB来有利地控制列译码器10的主体偏压，从而可改进断开漏电流的特征。
图6呈现了包含列译码单元10′、存储单元阵列20及源极电压控制单元30的半导体存储装置的存储组100的图，其中该列译码单元10′含有多个列译码器。
源极电压控制单元30接收行激活信号ROWb以向列译码单元10′提供源极电压控制信号NSRC，根据该行激活信号ROWb指示激活模式(active mode)还是待用模式，该源极电压控制信号NSRC具有接地电压VSS或反向偏压VBB。
源极电压控制单元30安置于接地电压VSS及反向偏压VBB的导线上。
在输入至该存储组100中的行激活信号ROWb具有例如逻辑低电平的情况下，表示其中选择某一行来执行正常读取或写入操作的激活模式；且在行激活信号ROWb具有例如逻辑高电平的另一情况下，表示其中执行预充电操作的待用模式。
依据行激活信号ROWb的状态(意即，激活模式或待用模式)而切换源极电压控制单元30，以将源极电压控制信号NSRC馈入至列译码单元10′中，例如，如图4中所述的列译码器10的预驱动单元11的NMOS晶体管N7的源极中。
基于源极电压控制信号NSRC来控制预驱动单元11的NMOS晶体管N7的源极，且分别施加泵浦电压VPP及偏压VBB至PMOS晶体管P3的主体及NMOS晶体管N5至N7的每一主体中。随后，若选择列译码单元10′的某一列译码器，例如，列译码器10，则启用指示由两个码信号YCOD1及YCOD2表示的相应的存储单元的地址的列选择信号Yi0，且将其耦接至存储单元阵列20。
图7描绘图6的包含电平偏移器(level shifter)31及电压选择单元32的源极电压控制单元30的电路图。
该电平偏移器31对行激活信号ROWb进行电平偏移以产生激活信号ACTb，该激活信号ACTb的电压电平交替地在电源电压VDD与反向偏压VBB之间摆动。
电压选择单元32具有NMOS晶体管N9及N10以及反相器IV1及电容器C1及C2。NMOS晶体管N9连接于接地电压端子VSS与输出该源极电压控制信号NSRC的输出节点之间，且经由其栅极接收激活信号ACTb。NMOS晶体管N10连接于提供该反向偏压VBB的反向偏压端子与该输出节点之间，且经由其栅极接收从该反相器IV1输出的反相激活信号iACTb。电容器C1是存在于反向偏压端子与接地电压端子之间的寄生电容器，且电容器C2是存在于输出节点与接地电压端子之间的寄生电容器，其中，通常选择电容器C1具有比电容器C2的电容达大数百至数千倍的电容。
将参照图8的操作时序图来描述源极电压控制单元30的操作。
首先，在待用模式中，行激活信号ROWb与激活信号ACTb二者具有电源电压VDD的电压电平。因此，导通NMOS晶体管N9且截止NMOS晶体管N10，从而输出具有电源电压VDD的电压电平的源极电压控制信号NSRC。结果，在待用模式中，输入具有接地电压VSS的电压电平的源极电压控制信号NSRC至列译码器10的预驱动单元11中。
另一方面，在激活模式中，电平偏移器31对行激活信号ROWb进行电平偏移以输出激活信号ACTb，其中，行激活信号ROWb具有接地电压VSS的电压电平，且因此激活信号ACTb变为反向偏压VBB的电压电平。此时，因为电容器C1的电容比电容器C2的电容大数百至数千倍，所以可能忽视该电平偏移。此后，截止NMOS晶体管N9且导通NMOS晶体管N10，从而输出具有反向偏压VBB的电压电平的源极电压控制信号NSRC。结果，在激活模式中，输入具有反向偏压VBB的电压电平的源极电压控制信号NSRC至列译码器10的预驱动单元11中。
亦即，当改变列译码器10的主体偏压以减少断开漏电流时，列译码器10中的每一所连接的晶体管的阈值电压变高，且因此降低其驱动力，导致操作速度的降低。为克服此问题，本发明采用源极电压控制信号NSRC，使得在启用行激活信号ROWb至逻辑低电平时，意即，在激活模式中，输入具有反向偏压VBB的源极电压控制信号NSRC至预驱动单元11中的NMOS晶体管N7的源极中。
结果，驱动单元12的PMOS晶体管P4经由其栅极接收选择性负电压，意即，接地电压VSS或反向偏压VBB，且因此可具有充足的驱动力来改进由断开漏电流恶化的操作速度。因此，根据本发明，可以在待用模式中获得低功率特征，并在激活模式中获得高操作速度。
图9表示由发明性列译码器10及传统列译码器5根据源极电压控制信号NSRC的电压电平产生的列选择信号的比较图表。参看图9，其中水平轴线是指时间，且垂直轴线是指列选择信号电压，应注意，当在激活模式中控制源极电压控制信号NSRC使其具有反向偏压VBB的电压电平时，列选择信号具有最快的上升特征。
图10描绘采用根据本发明的特定实施例的源极电压控制单元的半导体存储装置的图。
图6的电路仅拥有一个用于该存储组100的源极电压控制单元30，而图10的电路包含用于若干存储组200A的多个源极电压控制单元30A。多个源极电压控制单元30A输出源极电压控制信号NSRC<0:3>，用于存取所有存储组200A。
图11为采用根据本发明的另一特定实施例的源极电压控制单元的半导体存储装置的图。
除其中存在用于若干存储组200B的单个源极电压控制单元30B之外，图11的电路类似于图10的电路。因此采用逻辑门AND(与)，使得当启用行激活信号ROWb<0:3>中的至少一个时，源极电压控制信号NSRC经电平偏移至反向偏压VBB的电压电平且耦接至所有的存储组200B。
在图11的示范性结构中，因为仅由一个在结构上与图7的源极电压控制单元相同的源极电压控制单元30B建构该电路，所以可以最小化布局尺寸。特别地，图11的电路有利地用于其中所采用的电容器C1具有比电容器C2的电容大数百至数千倍的电容的情况下。
图12表示连接至根据本发明的源极电压控制单元的反向偏压产生器的方块图。
反向偏压产生器60包含反向偏压(VBB)检测单元40及VBB产生单元50。
该VBB检测单元40接收从VBB产生单元50反馈的反向偏压，且基于参考电压VRC而检测该反馈VBB的电压电平，从而输出启用信号VEN，其中，该参考电压VRC具有基本上与理想反向偏压的电压电平相同的电压电平。VBB产生单元50产生反向偏压VBB，响应于该启用信号VEN而调节该反向偏压VBB的电压电平。VBB产生单元50输出反向偏压VBB至源极电压控制单元30。
反向偏压产生器60用于防止反向偏压VBB的电压电平被改变。
从以上描述可看出，本发明控制用于其中出现最大量的断开漏电流的列译码器的主体偏压，使得出现于半导体存储装置中的断开漏电流的总量减少，另外，选择性地调整施加至列译码器的预驱动单元中的电压源极控制信号的电压电平以改进存取操作速度。
虽然已关于较佳实施例展示并描述了本发明，但是本领域技术人员应了解，在不脱离如以下权利要求书中所界定的本发明的精神及范畴的情况下，可作出各种变更及修改。

Claims (32)

1.一种半导体存储装置，其包括：
存储单元阵列，包含多个存储单元；
列译码单元，其具有响应于含有用于所述存储单元的列地址信息的码信号而选择性地启动所述存储单元的多个列译码器，其中，所述列译码器的每一个包含：
预驱动单元，响应于所述码信号而提供在电源电压与源极电压之间转变的状态输出信号；及
驱动单元，响应于该状态输出信号而输出列选择信号以启动所述存储单元中的相应的一个，
其中，该预驱动单元及该驱动单元的每一个包含至少一个PMOS晶体管及至少一个NMOS晶体管，所述PMOS晶体管和NMOS晶体管用于分别经由它们的主体接收泵浦电压及反向偏压，该泵浦电压具有高于该电源电压的电压电平的电压电平，且该反向偏压具有低于接地电压的电压电平的电压电平。
2.如权利要求1所述的半导体存储装置，其中，该预驱动单元包含：
第一PMOS晶体管，连接于该电源电压的端子与第一输出节点之间，该状态输出信号系经由该第一输出节点予以输出；及
多个NMOS晶体管，串联连接于该第一输出节点与该源极电压的端子之间，
其中，该第一PMOS晶体管及所述NMOS晶体管中的一个经由其公共栅极接收控制信号以启动该列译码单元，且剩余的NMOS晶体管分别经由其栅极接收所述码信号。
3.如权利要求2所述的半导体存储装置，其中，该驱动单元包含：
第二PMOS晶体管，连接于该电源电压的该端子与第二输出节点之间，该列选择信号经由该第二输出节点予以输出；及
NMOS晶体管，连接于该第二输出节点与该接地电压的端子之间，
其中，该第二PMOS晶体管及该NMOS晶体管经由其公共栅极接收该状态输出信号。
4.如权利要求3所述的半导体存储装置，其中，该源极电压具有该接地电压的电压电平。
5.如权利要求3所述的半导体存储装置，还包括：
用以提供该源极电压的源极电压控制单元，该源极电压的电压电平依据该半导体存储装置的操作模式而变化。
6.如权利要求5所述的半导体存储装置，其中，该源极电压控制单元包含：
电平偏移器，用于接收行激活信号并对其进行电平偏移以产生激活信号，该行激活信号指示操作模式；及
用于提供该源极电压的电压选择单元，该源极电压的电压电平是响应于该激活信号而被确定的。
7.如权利要求6所述的半导体存储装置，其中，该电压选择单元具有：
反相器，用于使该激活信号反相；
第一晶体管，连接于该源极电压的该端子与该接地电压的该端子之间，且受控于该激活信号；及
第二晶体管，连接于该源极电压的该端子与该反向偏压的端子之间，且受控于反相的激活信号。
8.如权利要求7所述的半导体存储装置，其中，在该行激活信号指示待用模式时，该第一晶体管被导通以提供该接地电压至该源极电压的该端子。
9.如权利要求8所述的半导体存储装置，其中，在该行激活信号指示激活模式时，该第二晶体管被导通以提供该反向偏压至该源极电压的该端子。
10.如权利要求7的半导体存储装置，其进一步包括：
反向偏压产生器，其包含：
电压检测单元，其用于接收该反向偏压且基于参考反向偏压而检测该反向偏压的电压电平，从而输出启用信号；及
电压产生单元，其用于产生该反向偏压且输出该反向偏压至该源极电压控制单元，该反向偏压的电压电平是响应于该启用信号而被调节的。
11.如权利要求7所述的半导体存储装置，其中，该电压选择单元进一步具有：
第一电容器，其为存在于该反向偏压的该端子与该接地电压的该端子之间的寄生电容器；及
第二电容器，其为存在于该源极电压的该端子与该接地电压的该端子之间的寄生电容器，
其中。该第一电容器的电容大于该第二电容器的电容。
12.如权利要求11所述的半导体存储装置，其中，该第一电容器的该电容比该第二电容器的电容大数百至数千倍。
13.一种半导体存储装置，其包括：
多个存储组，该多个存储组的每一个包含：
存储单元阵列，具有多个存储单元；
列译码单元，其具有用于响应于含有用于所述存储单元的列地址信息的码信号而选择性地启动所述存储单元的多个列译码器，其中，所述列译码器的每一个含有：
预驱动单元，响应于所述码信号而提供在电源电压与源极电压之间转变的状态输出信号；及
驱动单元，响应于该状态输出信号而输出列选择信号以启动所述存储单元中相应的一个，
其中，该预驱动单元及该驱动单元的每一个包含至少一个PMOS晶体管及至少一个NMOS晶体管，所述PMOS晶体管和NMOS晶体管分别经由它们的主体接收泵浦电压及反向偏压，该泵浦电压具有高于该电源电压的电压电平的电压电平，且该反向偏压具有低于接地电压的电压电平的电压电平；及
用于向该多个存储组提供该源极电压的源极电压控制单元，该源极电压的电压电平依据所述存储组的操作模式而变化。
14.如权利要求13所述的半导体存储装置，其中，该预驱动单元包含：
第一PMOS晶体管，连接于该电源电压的端子与第一输出节点之间，该状态输出信号是经由该第一输出节点予以输出的；及
多个NMOS晶体管，串联连接于该第一输出节点与该源极电压的端子之间，
其中，该第一PMOS晶体管及所述NMOS晶体管中的第一个受控于一耦接至其公共栅极的具有相应存储组的信息的控制信号，且剩余的NMOS晶体管分别经由其栅极接收所述码信号。
15.如权利要求14所述的半导体存储装置，其中，该驱动单元包含：
第二PMOS晶体管，连接于该电源电压的该端子与第二输出节点之间，该列选择信号是经由该第二输出节点予以输出的；及
NMOS晶体管，连接于该第二输出节点与该接地电压的端子之间，
其中，该第二PMOS晶体管及所述NMOS晶体管经由其公共栅极接收该状态输出信号。
16.如权利要求13所述的半导体存储装置，其中，该源极电压控制单元包含：
逻辑门，其用于对分别指示所述存储组的所述操作模式的行激活信号进行与AND运算；
电平偏移器，其用于对该逻辑门的输出信号进行电平偏移，以产生激活信号；及
电压选择单元，用于向对应的存储组提供该源极电压，该源极电压的电压电平是响应于该激活信号而被确定的。
17.如权利要求16所述的半导体存储装置，其中，该电压选择单元具有：
反相器，用于使该激活信号反相；
第一晶体管，连接于该源极电压的该端子与该接地电压的该端子之间，且受控于该激活信号；及
第二晶体管，连接于该源极电压的该端子与该反向偏压的端子之间，且受控于反相的激活信号。
18.如权利要求17所述的半导体存储装置，其中，在该行激活信号指示待用模式时，该第一晶体管被导通以提供该接地电压至该源极电压的该端子。
19.如权利要求18所述的半导体存储装置，其中在该行激活信号指示激活模式时，该第二晶体管被导通以提供该反向偏压至该源极电压的该端子。
20.如权利要求17所述的半导体存储装置，还包括：
反向偏压产生器，其包含：
电压检测单元，其用于接收该反向偏压且基于参考反向偏压而检测该反向偏压的电压电平，从而输出启用信号；及
电压产生单元，其用于产生该反向偏压且输出该反向偏压至该源极电压控制单元，该反向偏压的电压电平是响应于该启用信号而被调节的。
21.如权利要求17所述的半导体存储装置，其中，该电压选择单元进一步具有：
第一电容器，其为存在于该反向偏压的该端子与该接地电压的该端子之间的寄生电容器；及
第二电容器，其为存在于该源极电压的该端子与该接地电压的该端子之间的寄生电容器，
其中该第一电容器的电容大于该第二电容器的电容。
22.如权利要求21所述的半导体存储装置，其中，该第一电容器的该电容比该第二电容器的电容大数百至数千倍。
23.一种半导体存储装置，其包括：
多个存储组，该多个存储组的每一个包含：
存储单元阵列，具有多个存储单元；
列译码单元，其具有用于响应于含有用于所述存储单元的列地址信息的码信号而选择性地启动所述存储单元的多个列译码器，其中，所述列译码器的每一个含有：
预驱动单元，响应于所述码信号而提供在电源电压与源极电压之间转变的状态输出信号；及
驱动单元，响应于该状态输出信号而输出列选择信号以启动所述存储单元中相应的一个，
其中，该预驱动单元及该驱动单元中的每一个包含至少一个PMOS晶体管及至少一个NMOS晶体管，所述PMOS晶体管和NMOS晶体管分别经由它们的主体接收泵浦电压及反向偏压，该泵浦电压具有高于该电源电压的电压电平的电压电平，且该反向偏压具有低于接地电压的电压电平的电压电平；及
多个源极电压控制单元，用于分别向该多个存储组提供相应的源极电的，该源极电压的电压电平依据所述存储组的操作模式而变化。
24.如权利要求23所述的半导体存储装置，其中，该预驱动单元包含：
第一PMOS晶体管，连接于该电源电压的端子与第一输出节点之间，该状态输出信号是经由该第一输出节点予以输出的；及
多个NMOS晶体管，串联连接于该第一输出节点与该源极电压的端子之间，
其中，该第一PMOS晶体管及所述NMOS晶体管中的一个受控于耦接至其公共栅极的具有相应存储组的信息的控制信号，且剩余的NMOS晶体管分别经由其栅极接收所述码信号。
25.如权利要求24所述的半导体存储装置，其中，该驱动单元包含：
第二PMOS晶体管，连接于该电源电压的该端子与第二输出节点之间，该列选择信号是经由该第二输出节点予以输出的；及
NMOS晶体管，连接于该第二输出节点与该接地电压的端子之间，
其中，该第二PMOS晶体管及该NMOS晶体管经由其公共栅极接收该状态输出信号。
26.如权利要求23所述的半导体存储装置，其中，所述源极电压控制单元的每一个包含：
电平偏移器，其用于接收行激活信号且对其进行电平偏移，以产生激活信号，其中该行激活信号指示相应存储组的操作模式；及
电压选择单元，用于向该相应的存储组提供该相应的源极电压，该源极电压的电压电平是响应于该激活信号而被确定的。
27.如权利要求26所述的半导体存储装置，其中，该电压选择单元具有：
反相器，用于使该激活信号反相；
第一晶体管，连接于该源极电压的该端子与该接地电压的该端子之间，且受控于该激活信号；及
第二晶体管，连接于该源极电压的该端子与该反向偏压的端子之间，且受控于反相的激活信号。
28.如权利要求27所述的半导体存储装置，其中，在该行激活信号指示待用模式时，该第一晶体管被导通以提供该接地电压至该源极电压的该端子。
29.如权利要求28所述的半导体存储装置，其中，在该行激活信号指示激活模式时，该第二晶体管被导通以提供该反向偏压至该源极电压的该端子。
30.如权利要求27所述的半导体存储装置，还包括：
反向偏压产生器，其包含：
电压检测单元，其用于接收该反向偏压且基于参考反向偏压而检测该反向偏压的电压电平，从而输出启用信号；及
电压产生单元，其用于产生该反向偏压且输出该反向偏压至该源极电压控制单元，该反向偏压的电压电平是响应于该启用信号而被调节的。
31.如权利要求27所述的半导体存储装置，其中，该电压选择单元进一步包括：
第一电容器，其为存在于该反向偏压的该端子与该接地电压的该端子之间的寄生电容器；及
第二电容器，其为存在于该源极电压的该端子与该接地电压的该端子之间的寄生电容器，
其中该第一电容器的电容大于该第二电容器的电容。
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