CN1694182A - 静态随机存取存储器装置及其控制电路及控制方法 - Google Patents

静态随机存取存储器装置及其控制电路及控制方法 Download PDF

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Abstract

本发明涉及一种静态随机存取存储器装置及其控制电路及控制方法，所述控制方法及电路，用以控制存储器装置的电源供应，在至少一字符线被选择时，则供应电源线会被控制，使得被选择到的字符线所对应的预设存储单元接收一预设主动模式电压，而其它未被选择到的字符线所对应的存储单元接收一低于预设主动模式电压的等待电压。本发明可降低SRAM的功率损耗，可排除读取或写入第一位的延迟时间问题，可将充电电流减到最小并且降低等待模式的功率损耗。由于本发明并非所有存储单元均接收到主动模式电压，故，亦可降低SRAM漏电流现象。

Description

静态随机存取存储器装置及其控制电路及控制方法
技术领域
本发明是有关于一种电子存储电路，特别是有关一种互补式金属氧化半导体(Complementary Metal Oxide Semiconductor；CMOS)静态随机存取存储器(Static Random Access Memory；SRAM)，以及关于使静态随机存取存储器进入等待模式，及由等待模式回复的方法。
背景技术
电子存储电路已使用许多年了，存储电路具有多种变化并且利用一些方法将数据储存于电路元件中，例如利用电容元件储存电荷、或是使用双稳态电路或元件。双稳态电路具有下列型态，例如：一般的正反器电路、或是可磁化的磁芯、元件、或是磁域(domain)。其中，组成双稳态电路的正反器电路具有一对相互耦接的晶体管，当其中一个晶体管被导通时，另一个晶体管会被强迫截止。而可磁化的磁芯、元件或是磁域在至少二个相异的状态中，可选择性的被磁化成某一种状态。
任一种存储装置可依其型态而被分类，并且每一种存储装置均具有不同的优点及缺点，因此，使用者可根据所需的优点决定使用哪一种存储装置。
由于携带式电子装置被广泛的运用，例如，携带式电话、个人数字助理(PDA)、携带式信息终端(portable informationterminal)、AV装置及其它电池。因此，降低携带式电子装置在操作模式及等待模式时的功率损耗是相当重要的。
近几年来，不同型态的存储器(包括静态随机存取存储器)的容量是相当受到注意的。由于静态随机存取存储器(Static RandomAccess Memory；以下简称SRAM)的存储单元具有许多电路元件，故其晶片体积比动态随机存取存储器大很多，进而使得SRAM遭遇到许多问题。但SRAM优于动态随机存取存储器的地方在于，SRAM具有高速的切换速度，并可加入一等待模式，用以减少晶片整体的电流。
SRAM是由栅极隔离场效晶体管或是MOS晶体管所组成。当晶体管的体积较小时，连带着会使崩溃电压也减小，因此，这些晶体管所需的操作电压需要随着晶体管体积的缩小而减小。同样地，由于操作电压是由MOS晶体管的有效栅极电压所控制，因此，为了保持高速运算，MOS晶体管的临界电压(VT)需与操作电压保持正比关系。
一般而言，若临界电压(VT)低于0.4V时，次起始电流(sub-threshold current)会以根据临界电压(VT)下降的程度，以指数方式增加，并流经已截止的MOS晶体管。当集成电路是为CMOS电路时，此电流会在此具有MOS晶体管的半导体集成电路中大大地增加。当电流存储阵列中的存储单元数量呈倍数增加时，将使得该次起始电流会在等待模式时产生功率损耗，因此，在等待模式时，次起始电流是个相当重要的考虑因素。
一般简单且常用的降低功率损耗的方法是在等待模式时，降低存储器的操作电压。而存储器须处于正常操作下，方能从其中撷取第一数据。因此，当存储器为等待模式时，则需将其转换为正常模式后，方能由存储器中撷取第一数据。由于等待模式下的操作电压被降低，因此，存储器需较长的充电时间，方能由等待模式恢复成正常模式。为解决充电时间的问题，一般的做法会在存储器由等待模式切换成正常模式时，提高其充电电流。当SRAM具有高位密度时，较低的功率损耗对于晶片温度稳定、电源总线的设计以及产品的规格是占有很重要的因素。因此待机电路模块是被广泛地运用于SRAM电路中。
发明内容
有鉴于此，本发明提出一种电路及方法，用以降低SRAM的功率损耗。
为达到上述目的，本发明提供一种电路及方法，用以控制存储器装置的电源供应。在至少一字符线被选择时，则供应电源线会被控制，使得被选择到的字符线所对应的预设存储单元接收一预设主动模式电压，而其它未被选择到的字符线所对应的存储单元接收一低于预设主动模式电压的等待电压。
本发明是这样实现的：
本发明提供一种控制电路，用以控制一存储阵列的电源供应，所述控制电路包括：一输入节点，接收一输入信号，其对应该存储阵列中的一字符线是否被选择；一第一控制模块，提供一等待电压子上述未被选择字符线所对应的一至多个预设存储单元；一第二控制模块，当上述字符线被选择时，则提供一主动模式电压予上述被选择字符线所对应的一至多个预设存储单元；以及一输出节点，根据上述输入节点的位准，提供上述等待电压或是主动模式电压予所对应的存储单元；其中，上述等待电压小于上述主动模式电压。
本发明所述的控制电路，上述主动模式电压是为上述存储阵列的全额操作电压。
本发明所述的控制电路，上述第一控制模块是为一晶体管，耦接上述主动模式电压，用以提供上述等待电压，上述等待电压与上述主动模式电压的差值大体等于上述晶体管的临界电压。
本发明所述的控制电路，上述第一控制模块是为一PMOS晶体管，其栅极及漏极耦接在一起，用以提供上述等待电压，其源极耦接上述主动模式电压。
本发明所述的控制电路，上述第一控制模块是为一NMOS晶体管，其栅极及漏极均耦接上述主动模式电压，透过其源极提供上述等待电压。
本发明所述的控制电路，上述第二控制模块更包括一第一反相器，其输入端耦接上述输入节点，并产生一反相输出信号，用以提供上述主动模式电压予上述输出节点。
本发明所述的控制电路，上述第二控制模块更包括一第二反相器，其输入端接收上述反相输出信号，用以提供上述主动模式电压予上述输出节点。
本发明另提供一种静态随机存取存储器装置，所述静态随机存取存储器装置包括：一至多个存储单元，分别耦接一至多个电源供应线；一至多个译码模块，用以选择至少一字符线；以及一至多个控制电路，用以控制上述相对应的电源供应线，提供一主动模式电压予被选择的字符线所对应的存储单元，以及提供一等待电压予未被选择的字符线所对应的存储单元；其中，上述等待电压小于上述主动模式电压。
本发明所述的静态随机存取存储器装置，每一上述控制电路耦接每一上述电源供应线。
本发明所述的静态随机存取存储器装置，上述控制电路，更包括：一输入节点，具有一输入信号，代表一预设字符线已被选择；以及一输出节点，根据上述输入节点，提供上述主动模式电压或是上述等待电压。
本发明所述的静态随机存取存储器装置，上述控制电路，更包括：一第一控制模块，用以提供上述等待电压；以及一第二控制模块，用以提供上述主动模式电压。
本发明所述的静态随机存取存储器装置，上述第一控制模块是为一晶体管，耦接上述主动模式电压，用以提供上述等待电压，上述等待电压与上述主动模式电压的差值大体等于上述晶体管的临界电压。
本发明所述的静态随机存取存储器装置，上述第一控制模块是为一PMOS晶体管，其栅极及漏极耦接在一起，用以提供上述等待电压，其源极耦接上述主动模式电压。
本发明所述的静态随机存取存储器装置，上述第一控制模块是为一NMOS晶体管，其栅极及漏极均耦接上述主动模式电压，透过其源极提供上述等待电压。
本发明所述的静态随机存取存储器装置，上述第二控制模块更包括一第一反相器，其输入端耦接上述输入节点，用以产生一反相输出信号，用以提供上述主动模式电压予上述输出节点。
本发明所述的静态随机存取存储器装置，上述第二控制模块更包括一第二反相器，其输入端接收上述反相输出信号，用以提供上述主动模式电压予上述输出节点。
本发明还提供一种控制方法，其特征在于所述控制方法适用于一静态随机存取存储器模块，上述静态随机存取存储器模块具有一至多个存储单元，该等存储单元耦接一至多个电源供应线，上述控制方法，包括下列步骤：判断至少一字符线是否被选择；以及执行一控制步骤，上述控制步骤是控制上述电源供应线，提供一预设主动模式电压予被选择的字符线所对应的存储单元，并提供一等待电压予未被选择的字符线。
本发明所述的控制方法，上述控制步骤更包括：利用一控制电路控制每一电源供应线。
本发明所述的控制方法，上述控制步骤更包括：取得一预设选择信号，用以代表上述字符线被选择；以及根据所取得的预设选择信号，执行一决定步骤，上述决定步骤决定透过一第一控制模块提供上述预设主动模式电压予一输出节点，或是透过一第二控制模块提供上述等待电压予上述输出节点。
本发明所述的控制方法，上述决定步骤更包括：提供一全额操作电压流经一晶体管，使得上述等待电压与上述预设主动模式电压的差值大体上等于上述晶体管的临界电压。
本发明所述的控制方法，上述决定步骤更包括：利用一第一反相器接收上述选择信号；根据上述第一反相器的反相输出信号，将一全额操作电压作为上述预设主动模式电压。
本发明所述的控制方法，上述决定步骤更包括：利用一第二反相器接收上述反相输出信号，用以将上述选择信号作为上述预设主动模式电压。
本发明可降低SRAM的功率损耗，可排除读取或写入第一位的延迟时间问题，可将充电电流减到最小并且降低等待模式的功率损耗。由于本发明并非所有存储单元均接收到主动模式电压，故，亦可降低SRAM漏电流现象。
附图说明
图1显示本发明的控制电路第一实施例；
图2显示本发明的控制电路第二实施例；
图3显示本发明的控制电路第三实施例；
图4显示典型的CMOS所构成的存储单元示意图；
图5显示根据本发明的一可能实施例的存储器。
具体实施方式
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
本发明提供一种改善的电路及方法，用以降低SRAM的功率损耗。在等待模式下的一种新的操作方法，可排除读取或写入第一位的延迟时间问题，用以将充电电流减到最小并且降低等待模式的功率损耗。以下将以SRAM为例，但其它存储器装置亦可运用本发明。
本发明提供的控制电路是用以管理存储器的电源供应线。在SRAM中，仅有被选择到的字符线所对应存储单元会得到全额操作电压(如VDD)，上述全额操作电压被称为主动模式电压，而未被选择到的字符线所对应存储单元会得到较低的电压，上述较低的电压被称为等待电压。与已知技术不同之处在于，由于本发明并非所有存储单元均接收到主动模式电压，因此，可降低SRAM漏电流现象。
图1显示本发明的控制电路第一实施例。如图所示，控制电路100包括控制模块102及104。控制模块102具有一NMOS晶体管NM1，其栅极及漏极耦接在一起，其源极耦接一输出节点106。控制模块104具有一PMOS晶体管PM1、反相器108及110。反相器108包含一PMOS晶体管PM2及一NMOS晶体管NM2。反相器110包含一PMOS晶体管PM3及一NMOS晶体管NM3。反相器110的输出端透过节点112耦接至反相器108的输入端。节点112亦耦接至PMOS晶体管PM1的栅极。字符线选择信号透过节点114输入至反相器110的输入端。反相器108的输出端透过节点116耦接至PMOS晶体管PM1的源极。PMOS晶体管PM1的漏极耦接至输出节点106。输出节点106耦接至电源供应线，或是Vcc线，用以供应电压予SRAM阵列的字符线。
若字符线位于主动模式时，假设字符线选择信号为高逻辑位准，则节点114的位准为高逻辑位准，而节点112为低逻辑位准。由于节点112耦接PMOS晶体管PM2的栅极，因而，导通PMOS晶体管PM2，使得节点116上的电压为全额操作电压VDD(或是主动模式电压)。另外，由于节点112亦耦接到PMOS晶体管PM1的栅极，使得PMOS晶体管PM1亦被导通，因此将节点116上的操作电压VDD传送至输出节点106。当任一字符线被选择时，节点114上的位准为高逻辑位准，使得操作电压VDD传送至输出节点106。
若字符线为等待状态时，假设字符线选择信号被切换至低逻辑位准，则节点114的位准为低逻辑位准，使得操作电压VDD不会传送到输出节点106。此时，控制模块102会产生一个低于操作电压VDD的控制电压或是等待电压予输出节点106。上述控制电压即为操作电压VDD减去NMOS晶体管NM1的临界电压VTNM1后的电压值。当字符线选择信号切换至高逻辑位准时，控制电压会被控制模块104所输出的操作电压VDD所取代。因此，当字符线被选择到时，在SRAM中相对应的存储单元会接收操作电压VDD，反之，当字符线未被选择到时，则相对应的存储单元会接收低电压位准。由于只有在SRAM的一个相对小范围提供全额的操作电压(full operating voltage)，因此可降低在等待模式时的漏电流问题。
图2显示本发明的控制电路第二实施例。控制电路200包括控制模块102及202。控制模块202相似于图1中的控制模块104，不同之处在于省略了反相器108。控制模块202有PMOS晶体管PM1及反相器110。节点116是耦接至操作电压VDD。而图2中的PMOS晶体管PM1与图1相同，均是耦接至输出节点106。同样地，节点112亦是耦接至PMOS晶体管PM1的栅极。而反相器110的输出端直接耦接到PMOS晶体管PM1的栅极。
在图1中，当某一字符线被选择时，节点114的位准为高逻辑位准，使得节点112为低逻辑位准。由于节点112耦接PMOS晶体管PM1的栅极，因此PMOS晶体管PM1导通，使得操作电压VDD输出至输出节点106。但在本实施例中，控制电路200与控制电路100相似，不同之处在于，控制电路200的电流仅流过一个PMOS晶体管，使得控制电路200导通的时间与控制电路100的导通时间不同。由于控制电路200省略了反相器108，因而可降低电路布局的面积。
图3显示本发明的控制电路第三实施例。如图所示，控制电路300具有控制模块302以及304。控制模块302包括一PMOS晶体管PM4，其源极耦接操作电压VDD，其栅极与漏极耦接至输出节点106。当字符线在等待模式时，节点114的位准为低逻辑位准，使得节点112为高逻辑位准，因而截止晶体管PM1。此时输出节点106接收控制电压，该控制电压是为操作电压VDD减去PMOS晶体管PM4的临界电压VTPM4。由于未被选择的字符线所对应的存储单元在等待模式时的电压被降低，因此便可降低SRAM在等待模式时的功率损耗及漏电流现象。当字符线被选择时，节点114的位准为高逻辑位准，使得节点112为低逻辑位准，因而导通PMOS晶体管PM1。此时输出节点106上的控制电压被操作电压VDD所取代。
由上述实施例可知，在同一控制电路中的控制模块的设计是相对独立的。假设，以控制电路100为例，控制模块102可利用NMOS晶体管或PMOS晶体管来设计，并且控制模块104可利用NMOS晶体管或PMOS晶体管来控制控制模块102的操作。另外，由于控制模块102及104均为一整合控制电路的一部分，在图标中，控制模块102及104被刻意的分开只是为了举例说明。
图4显示典型的CMOS所构成的存储单元示意图。如图所示，存储单元400包括PMOS晶体管402及404以及NMOS晶体管406、408、410及412。存储单元400的操作电源是由输出节点106所提供。图4中的输出节点106即为上述的控制电路中的输出节点106。当字符线WL被选择时，则储存于节点414及416的逻辑状态将分别输出至位元线BLb及BL。如上所述，在等待模式时，减小存储单元400的操作电源，则可将漏电流问题减到最小。在等待模式时，只要上述的控制电路接收较小的供应电压，则任何存储单元的设计均可搭配上述控制电路而运作。例如，在其它的存储单元设计中，PMOS晶体管402及404可用高阻抗的多晶硅电阻取代。电阻可能被架构于其余的晶体管之上，因此有效位置可能被储存。
图5显示根据本发明的一可能实施例的存储器。如图所示，存储阵列502是由存储单元400所组成的阵列。存储阵列502具有n列存储单元400及m行存储单元400。每一列的存储单元400分别连接至字符线WL0～WLn，每一行的存储单元400分别连接至位元线BLb0及BL0～BLbm及BLm。多个电源供应电路504用以提供电源予存储阵列502。上述的控制电路100、200或300可以被作为电源供应电路504均可达到相同功能。控制电路100、200或300虽具有些微的时间差，但均具有相同的特性。
当字符线多任务器电路506选择到某一字符线WL0～WLn时，则相对应的电源供应电路504会透过输出节点106提供电源予存储阵列502。而位元线多任务器电路508用以选择位元线。因此，被字符线多任务器电路506所选择到的字符线所对应的存储单元将接收到对应的电源供应电路504所输出的全额的操作电压，如VDD，而其它未被选择到的字符线所对应的存储单元则为等待模式，接收所对应的电源供应电路504所输出的控制电压，其中，控制电压小于全额的操作电压。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
100、200、300：控制电路
102、104、202、302、304：控制模块
108、110：反相器
106：输出节点
112、114、116、414、416：节点
PM1、PM2、PM3、PM4、402、404：PMOS晶体管
NM1、NM2、NM3、406、408、410、412：NMOS晶体管
502：存储阵列
400：存储单元
WL0～WLn：字符线
BLb0～BL0～BLbm～BLm：位元线
504：电源供应电路
506：字符线多任务器电路
508：位元线多任务器电路

Claims (22)

1、一种控制电路，用以控制一存储阵列的电源供应，其特征在于所述控制电路包括：
一输入节点，接收一输入信号，其对应该存储阵列中的一字符线是否被选择；
一第一控制模块，提供一等待电压予上述未被选择字符线所对应的一至多个预设存储单元；
一第二控制模块，当上述字符线被选择时，则提供一主动模式电压予上述被选择字符线所对应的一至多个预设存储单元；以及
一输出节点，根据上述输入节点的位准，提供上述等待电压或是主动模式电压予所对应的存储单元；
其中，上述等待电压小于上述主动模式电压。
2、根据权利要求1所述的控制电路，其特征在于：上述主动模式电压是为上述存储阵列的全额操作电压。
3、根据权利要求1所述的控制电路，其特征在于：上述第一控制模块是为一晶体管，耦接上述主动模式电压，用以提供上述等待电压，上述等待电压与上述主动模式电压的差值等于上述晶体管的临界电压。
4、根据权利要求3所述的控制电路，其特征在于：上述第一控制模块是为一P型金属氧化物半导体晶体管，其栅极及漏极耦接在一起，用以提供上述等待电压，其源极耦接上述主动模式电压。
5、根据权利要求3所述的控制电路，其特征在于：上述第一控制模块是为一N型金属氧化物半导体晶体管，其栅极及漏极均耦接上述主动模式电压，透过其源极提供上述等待电压。
6、根据权利要求1所述的控制电路，其特征在于：上述第二控制模块更包括一第一反相器，其输入端耦接上述输入节点，并产生一反相输出信号，用以提供上述主动模式电压予上述输出节点。
7、根据权利要求6所述的控制电路，其特征在于：上述第二控制模块更包括一第二反相器，其输入端接收上述反相输出信号，用以提供上述主动模式电压予上述输出节点。
8、一种静态随机存取存储器装置，其特征在于所述静态随机存取存储器装置包括：
一至多个存储单元，分别耦接一至多个电源供应线；
一至多个译码模块，用以选择至少一字符线；以及
一至多个控制电路，用以控制上述相对应的电源供应线，提供一主动模式电压予被选择的字符线所对应的存储单元，以及提供一等待电压予未被选择的字符线所对应的存储单元；
其中，上述等待电压小于上述主动模式电压。
9、根据权利要求8所述的静态随机存取存储器装置，其特征在于：每一上述控制电路耦接每一上述电源供应线。
10、根据权利要求8所述的静态随机存取存储器装置，其特征在于上述控制电路，更包括：
一输入节点，具有一输入信号，代表一预设字符线已被选择；以及
一输出节点，根据上述输入节点，提供上述主动模式电压或是上述等待电压。
11、根据权利要求10所述的静态随机存取存储器装置，其特征在于上述控制电路，更包括：
一第一控制模块，用以提供上述等待电压；以及
一第二控制模块，用以提供上述主动模式电压。
12、根据权利要求11所述的静态随机存取存储器装置，其特征在于：上述第一控制模块是为一晶体管，耦接上述主动模式电压，用以提供上述等待电压，上述等待电压与上述主动模式电压的差值等于上述晶体管的临界电压。
13、根据权利要求12所述的静态随机存取存储器装置，其特征在于：上述第一控制模块是为一P型金属氧化物半导体晶体管，其栅极及漏极耦接在一起，用以提供上述等待电压，其源极耦接上述主动模式电压。
14、根据权利要求12所述的静态随机存取存储器装置，其特征在于：上述第一控制模块是为一N型金属氧化物半导体晶体管，其栅极及漏极均耦接上述主动模式电压，透过其源极提供上述等待电压。
15、根据权利要求11所述的静态随机存取存储器装置，其特征在于：上述第二控制模块更包括一第一反相器，其输入端耦接上述输入节点，用以产生一反相输出信号，用以提供上述主动模式电压予上述输出节点。
16、根据权利要求15所述的静态随机存取存储器装置，其特征在于：上述第二控制模块更包括一第二反相器，其输入端接收上述反相输出信号，用以提供上述主动模式电压予上述输出节点。
17、一种控制方法，其特征在于所述控制方法适用于一静态随机存取存储器模块，上述静态随机存取存储器模块具有一至多个存储单元，该存储单元耦接一至多个电源供应线，上述控制方法，包括下列步骤：
判断至少一字符线是否被选择；以及
执行一控制步骤，上述控制步骤是控制上述电源供应线，提供一预设主动模式电压予被选择的字符线所对应的存储单元，并提供一等待电压予未被选择的字符线。
18、根据权利要求17所述的控制方法，其特征在于上述控制步骤更包括：利用一控制电路控制每一电源供应线。
19、根据权利要求17所述的控制方法，其特征在于上述控制步骤更包括：
取得一预设选择信号，用以代表上述字符线被选择；以及
根据所取得的预设选择信号，执行一决定步骤，上述决定步骤决定透过一第一控制模块提供上述预设主动模式电压予一输出节点，或是透过一第二控制模块提供上述等待电压予上述输出节点。
20、根据权利要求19所述的控制方法，其特征在于上述决定步骤更包括：提供一全额操作电压流经一晶体管，使得上述等待电压与上述预设主动模式电压的差值等于上述晶体管的临界电压。
21、根据权利要求19所述的控制方法，其特征在于上述决定步骤更包括：
利用一第一反相器接收上述选择信号；
根据上述第一反相器的反相输出信号，将一全额操作电压作为上述预设主动模式电压。
22、根据权利要求19所述的控制方法，其特征在于上述决定步骤更包括：利用一第二反相器接收上述反相输出信号，用以将上述选择信号作为上述预设主动模式电压。
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