CN101458958B - 高读取速度低切换噪声的存储器电路及其方法 - Google Patents
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Abstract
本发明公开了一存储器电路，其包含一输出缓存器装置及一预设电路，该输出缓存器装置包含一第一输入，用以接收一数据信号；一第二输入，用以接收一预设电压；以及一输出，用以输出该数据信号；其中，该预设电路由一对金氧半晶体管所构成，其是接收一控制信号以同时开启该对金氧半晶体管，以在该输出缓存器接收该数据信号之前提供该预设电压至该第二输入。
Description
技术领域
本发明与一存储器电路有关，尤其与一种具高读取速率及低切换噪声的存储器电路有关。
背景技术
许多数字集成电路系统中，例如存储器电路中，通常会有多个输出缓存器的阵列设置于其上，以用来对输出的数字数据串(digital datastream)进行输出处理。然而，在一般的存储器电路中，对于数字数据的传递与输出通常会存在一些问题，亦即在数据的输出路径上经常会因为传输线路的电阻值变化及/或输出路径彼此间的感应效应等而发生数据传递的延迟与噪声干扰等问题。再者，尤其是当所传递的数据信号若在传递过程中有发生相位切换(例如从逻辑上的高电位转换成低电位，或者是从低电位转换成高电位)的情况时，在相位切换过程中所产生的噪声干扰问题将会特别严重。
为了有效解决上述问题，在目前习知的技术中，已经有提出一种预先对存储电路的输出缓存器的输出端进行预先调整电压值的技术，以降低输出信号在相位切换期间，其电压差值的变化幅度。藉由这样预先对输出缓存器的输出端进行预先调整电压值的技术，可使输出缓存器的输出端的电压差值变化幅度缩小。如此一来，不仅可以提升数据信号的相位切换速度而达到提升存储器电路的读取速度的目的，而且因为电压差值变化幅度缩小，造成输出缓存器中产生直流电流值的幅度也得以降低，进而降低在数据传递的过程中，因为相位的切换而产生的切换信号干扰的问题。
在美国专利公告号US 4,992,677号专利中即揭露一种使用前述技术方案的集成电路设计。请参阅图1，其是表示前述专利中的一种用来对一集成电路的输出缓存器进行预先调整电压值的预设电路设计。如该图1中所示，该预设电路10包含串联连接的一第一金属氧化物半导体晶体管(MOSFET)11及一第二金属氧化物半导体晶体管12，以及一第一与第二差动放大器15、16分别与该第一与第二金属氧化物半导体晶体管11、12相互电性连接；其中，该第一与第二差动放大器15及16分别被输入一第一与第二参考电压17及18，以用于和该预设电路10的一输出电压值Vo进行比较，进而分别传送出一控制信号，以控制该第一与第二金属氧化物半导体晶体管11、12的开启与关闭。从该图1中可以更进一步看出该第一金属氧化物半导体晶体管11与一供应电压源2，例如VDD电性连接，而该第二金属氧化物半导体晶体管12则连接到一接地端3，以用来控制电流流过该第一与第二金属氧化物半导体晶体管11、12的方向，进而达到调整该预设电路的一输出端1的输出电压值的目的。
举例来说，当该输出电压Vo大于该第二参考电压值18时，该第二金属氧化物半导体晶体管12将会被该第二差动放大器16所输出的控制信号所开启，进而让电流iL从该输出端通过该第二经氧半晶体管12而流到接地端，以达到降低该输出电压值的目的；同样的，当该输出电压Vo小于该第一参考电压值17时，该第一金属氧化物半导体晶体管11将会被该第一差动放大器15所输出的控制信号所开启，进而让电流iH从该供应电压源2通过该第一经氧半晶体管1而流到该输出端1，以达到提升该输出电压值的目的。
根据前述专利中所揭露的内容，前述的预设电路10中所包含的第一与第二金属氧化物半导体晶体管11、12除了可以由两个N通道的金属氧化物半导体晶体管所组成外，也可以用双极晶体管(bipolartransistor)或由一P沟道及一N沟道串叠而成的晶体管对所组成。不过，无论是采用哪一种晶体管结构设计，前述的预设电路于操作时均只会有其中一个电压体开启，这也表示说，用来控制该电压体开启与关闭的差动放大器及输入该放大器的参考电压信号皆须要有两组。然而，这样的结果不仅会使该预设电路的电路结构因为元件数目较多而无法有效缩减电路所占的区域，且因为较多的元件数目也会造成电路布局设计及制造时的复杂度，同时，材料与制造成本的增加可能会对产品的量产会产生阻碍。
综上所述，申请人鉴于习知技术中应用于一般集成电路的输出电压调整的预设电路仍存在许多亟待克服的缺陷，遂经过悉心试验与研究，并一本锲而不舍的精神，终于构思出本案一种具高读取速度及低切换噪声的存储器电路，其具有预设电路的设计，以克服前述的诸多缺失。
发明内容
有鉴于此，本发明的第一构想是提出一种存储器电路，其包含一第一与一第二三态缓存器(tri-state buffer)以及一预设电路(pre-setcircuit)，其中，该第一三态缓存器(tri-state buffer)被输入具有一第一电压电平的一数据信号，且当该第一三态缓存器开启时，该数据信号经由一第一负载线路输出；该第二三态缓存器与该第一负载线路电性连接，当该第二三态缓存器开启时，该第二三态缓存器接收并输出该数据信号；且该预设电路为一金属氧化物半导体晶体管的串叠电路，包含一对金属氧化物半导体晶体管，该对金属氧化物半导体晶体管包含串联连接的一N型金属氧化物半导体晶体管及一P型金属氧化物半导体晶体管，且该预设电路在该第一三态缓存器开启之前从该对金属氧化物半导体晶体管之间的一输出端提供具有一第二电压电平的一预设电压至该第一负载线路，其中，该预设电路接收一控制信号以同时开启该N型及P型金属氧化物半导体晶体管，且当该第一三态缓存器开启时，该第一负载线路的电压值从该第二电压电平振荡到该第一电压电平。
根据上述构想，其中该N型金属氧化物半导体晶体管与一供应电压电性连接，而该P型金属氧化物半导体晶体管与一接地端电性连接。
根据上述构想，其中该控制信号是通过一反向器(inverter)传送至该N型金属氧化物半导体晶体管，以使该控制信号同时开启该N型与该P型金属氧化物半导体晶体管。
根据上述构想，其中该预设电路从该P型与该N型金属氧化物半导体晶体管之间的一输出端输出该预设电压，且该预设电压的第二电压电平相当于该供应电压的1/2。
根据上述构想，其中该第一与第二三态缓存器是选自传输门(transmission gates)、PU/PD三态缓存器及串叠三态缓存器其中之一。
根据上述构想，其中该第一负载线路是选自金属氧化物半导体晶体管、绕线(routing lines)、电容器及电阻器其中之一。
根据上述构想，其中该第二三态缓存器进一步透过一第二负载线连接至一稳态电源。
本发明的又一构想是提出一种具高读取速度及低切换噪声的存储器电路，该存储器电路包含一输出缓存器装置及一预设电路(pre-setcircuit)，其中，该输出缓存器装置进一步包含一第一输入，用以接收具有一第一电压电平的一数据信号，该数据信号经由一负载电路输出；一第二输入，用以接收具有一第二电压电平的一预设电压；以及一输出，用以输出该数据信号；该预设电路为一金属氧化物半导体晶体管的串叠电路，包含一对金属氧化物半导体晶体管，该对金属氧化物半导体晶体管包含彼此串联连接的一N型金属氧化物半导体晶体管及一P型金属氧化物半导体晶体管，且该预设电路在该输出缓存器接收该数据信号之前从该对金属氧化物半导体晶体管之间的一输出端提供该预设电压至该第二输入，其中，当该预设电压从该预设电路输出至该第二输入时，该负载电路上的电压电平会被预设到与该第二输入相等；该预设电路接收一控制信号以同时开启该对金属氧化物半导体晶体管，且当该输出缓存器接收该数据信号时，该第二输入的电压值从该第二电压电平振荡到该第一电压电平。
根据上述构想，其中该输出缓存器装置包含第一与第二三态缓存器，且该第二输入设置于该第一与该第二三态缓存器之间。
本发明的又一构想是提出一种存储器电路，其包一输入负载线路、一三态缓存器及一预设电路(pre-set circuit)，其中，输入负载线路传送具有第一电压电平的一数据信号，该三态缓存器于开启时从该输入负载线路接收并输出该数据信号，且该预设电路为一金属氧化物半导体晶体管的串叠电路，由一对金属氧化物半导体晶体管所构成，该对金属氧化物半导体晶体管包含串联连接的一N型金属氧化物半导体晶体管及一P型金属氧化物半导体晶体管，该预设电路是在该输入负载线路传递该数据信号到该三态缓存器之前从该对金属氧化物半导体晶体管之间的一输出端提供具有一第二电压电平的一预设电压至该输出负载线路，其中，该预设电路接收一控制信号以同时开启该对金属氧化物半导体晶体管，且当该三态缓存器接收该数据信号时，该输出负载线路的电压值从该第二电压电平振荡到该第一电压电平。
根据上述构想，其中该三态缓存器进一步透过连接至一稳态电源的另一三态缓存器输出该数据信号。
本发明的又一构想是提出一种提高存储器电路的读取速度与降低其切换噪声的方法，其至少包含下列步骤：(1)提供一第一三态缓存器(tri-state buffer)，其中，当该第一三态缓存器开启时，具有一第一电压电平的一数据信号经由该第一三态缓存器接收与传输；(2)提供一第二三态缓存器，其中，当该第二三态缓存器开启时，该第二三态缓存器接收并输出该数据信号；以及(3)提供一预设电路(pre-setcircuit)，用以在该第一三态缓存器开启之前提供具有一第二电压电平的一预设电压至该第一与第二三态缓存器之间的一连接线路，其中，当该第一三态缓存器开启时，该数据信号经由第一负载线路输出，该连接线路的电压值从该第二电压电平振荡到该第一电压电平。
本发明得藉由下列的图式及具体实施例的详细说明，俾得一更深入的了解。
附图说明
图1是表示习知技术中的一种预设电路的等效电路图。
图2是表示根据本发明的一较佳具体实施例的存储器电路的区块示意图。
图3是表示根据本发明的一较佳具体实施例的存储器电路的等效电路图。
图4是表示根据本发明的存储器电路中在该第一三态缓存器的一输入及该预设电路的一输入及该预设电路的一输出所检测到的电压电平与在该第一三态缓存器的输出负载线路上的功率消耗的波形图。
【主要元件符号说明】
1 输出端 10、24 预设电路
2 输入电压 11、12 金属氧化物半导体晶体管
3 接地 15、16 差动放大器
17、18 参考电压 21、31 数据信号
22、23 三态缓存器 26、39 稳态电源
25 传输路径 36 缓存器装置
30 预设电路 363 输出
361、362 输入 366、37 负载线路
364、365 三态缓存器 303 反向器
304 输入 305 输出端
301、302 金属氧化物半导体晶体管
具体实施方式
请参阅图2，其是表示根据本发明的一较佳具体实施例的存储器电路的区块示意图。如图2中所示，当一数字数据信号21从一三态缓存器22传送到另一三态缓存器23时，在两个三态缓存器22、23之间的传输路径25上将会有压降的情况产生，尤其如果是所传递的数字数据信号有产生相位变化的情况时，例如由一逻辑上的高电位转换成逻辑上的低电位或其相反情况时，该数字数据信号的将会有切换噪声及传递延迟的情况产生。而为了有效克服这些问题，本发明是采用一预设电路24来提供一预设电压到该传输路径25上。藉由这样的预设电路的设置，在该数字数据信号21的相位变化期间，发生在传输路径25上的电压变化值将会有效的降低，进而可以有效地缓和信号传递延迟与切换噪声等问题。除此之外，在另一三态缓存器23的输出线路(没有显示于图中)上，由于该输出线路上的等效电阻值是相对难以估计的，而一旦该另一三态缓存器23开启时，常常也会因为在该输出线路上出现剧烈的电压变动情况，而造成不必要的功率消耗。为了有效克服这样的问题，该另一三态缓存器23可以透过额外电性连接到一稳态电源来解决这样的问题。
请再进一步参阅图3，其是表示根据本发明的一较佳具体实施例的存储器电路的等效电路图。如图3中所是，根据本发明的较佳具体实施例的存储器电路300包含一输出缓存器装置36，该输出缓存器装置36具有一第一输入361，用以接收具有一第一压电电平的一数据信号31；一第二输入362，用以接收具有一第二电压电平的预设电压；以及一输出363，用以输出该数据信号。该存储器电路300更进一步配置一预设电路30，其中该预设电路包含一对金属氧化物半导体晶体管(MOSFET)301、302，并且在该输出缓存器装置36接收该数据信号31之前，从该对金属氧化物半导体晶体管301、302之间的一输出端提供该预设电压到该输出缓存器装置36的第二输入362。更进一步来说，该预设电路30为一金属氧化物半导体晶体管的串叠电路，且该对金属氧化物半导体晶体管包含串联连接的一N型金属氧化物半导体晶体管301及P型金属氧化物半导体晶体管302。而且，该N型金属氧化物半导体晶体管301进一步与一供应电压VDD电性连接，而该P型金属氧化物半导体晶体管302则与一接地GND电性连接。除此之外，该预设电路30也具有输入304，接收用以同时启动该对金属氧化物半导体晶体管301、302的一控制信号，其中该控制信号是透过一反向器303传送到该N型金属氧化物半导体晶体管301，不过，在传送到该P型金属氧化物半导体晶体管302时则不需透过反向器。藉由这样的电路设置，该控制信号可以同时启动该N型金属氧化物半导体晶体管301以及P型金属氧化物半导体晶体管302。而该N型金属氧化物半导体晶体管301与P型金属氧化物半导体晶体管302同时启动之后，该预设电路30便可以从该输出端305输出具有该第二电压电平的预设电压到该输出缓存器装置36的第二输入。而且，因为该预设电压系透过同时开启的P型与N型金属氧化物半导体晶体管所产生，因此该预设电压的第二电压电平可相当于该供应电压值的1/2。
另一方面，当该输出缓存器装置36也进一步包含相互串联连接的一第一与一第二三态缓存器364、365，其中该输出缓存器装置36的第二输入则设置于该第一与第二缓存器364、365之间。不过，该第一与第二三态缓存器364、365之间的线路上一般来说都会存在一等效电阻值，而该等效电阻值可视为设置在该第一与第二三态缓存器364、365之间的一负载电路366。而因为该输出缓存器36的第二输入362设置于该第一与第二三态缓存器364、365之间，因而当该预设电压从该预设电路输出至该第二输入时，该负载线路366上的电压电平也会被预先设定到与该第二输入相等。因此，当一输出缓存器装置36接收该数据信号31时，也就是该第一缓存器364被开启时，在该第二输入362(也就是该负载线路366)的电压电平将会从该预设电压值的电压电平摆荡到该数据信号的电压电平。除此之外，在该负载线路的电压电平摆荡至该数据信号的电压电平后，该输出缓存器装置36进一步透过与该第二三态缓存器365电性连接的该输出363输出该数据信号。不过，当该数据信号透过该第二三态缓存器365输出时，在该第二三态缓存器365的输出线路上同样会存在一等效电阻值，这样的等效电阻值就相当于是该第二三态缓存器365具有一输出负载线路37一样，而该输出负载线路37上同样会因为等效电阻值的存在而消耗用来驱动该数据信号的功率。尤其是，在该输出缓存器装置36的操作期间，当该第二三态缓存器365开启之前，该输出363将会输出多大电压电平的信号是无法得知的。因此，为了防范过多不必要的功率消耗在该输出负载线路37上，该输出负载线路37将会连接一稳态电源39，以降低该输出负载线路37上所产生的电流，进而有效降低不必要的功率消耗。在一较佳具体实施例中，前述的稳态电源39可以是与该数据信号具有相同电压电平的电压值，也就是说该稳态电压可以是具有逻辑上的高电位及低电位其中之一。
在另一较佳具体实施例中，该第一与第二三态缓存器可以是选自传输门(transmission gates)、PU/PD三态缓存器及串叠三态缓存器等其中之一。而且，前述的负载线路，不论是该第一与第二缓存器之间的负载线路366或是该第二三态缓存器的输出附在线路37均可以选自金属氧化物半导体晶体管、绕线(routing lines)、电容器及电阻器其中之一。
请继续参阅图4，其是表示根据本发明的存储器电路中在该第一三态缓存器的一输入及该预设电路的一输入及该预设电路的一输出所检测到的电压电平与在该第一三态缓存器的输出负载线路上的功率消耗的波形图。从该图4中可以看出，在该第一三态缓存器364被启动之前，亦即如图4中的第一条波形(A)被从逻辑上的低电位提升至高电位之前，在该图4的第二条波形(B)会产生一脉冲波形，该脉冲波形即表示该控制信号的产生并且被传送至该预设电路中的该第一与第二金属氧化物半导体晶体管，以用于同时开启该第一与第二金属氧化物半导体晶体管，进而达到产生该预设电压至该第一三态缓存器的输出负载线路(亦即图3中的负载线路366)的效果。而在同一时间，当该预设电路被启动时，在该第一三态缓存器的输出负载线路上的电压值会被提升至与该预设电压相当的电压电平，如同图4的第三条波形(C)中所示。而等到该第一三态缓存器真的被启动时，亦即该第一波形(A)中从逻辑上的低电位信号转换成高电位信号时，该预设电路将会被关闭，也就是该第二条波形(B)中的脉冲波形结束的时候。而同一时间，在该第一三态缓存器的输出附在线路上的电压电平则是从原先预设电压的电压电平再进一步摆荡至该数据信号的电压准位。必须进一步说明的是，前述实施例中是以该数据信号为逻辑上的高电压电平为例，然而该数据信号也有可能是具有逻辑上的低电压电平，此时，当该第一三态缓存器开启时，该第一缓存器的输出负载线路的电压就会从该预设电压的电压电平下降至与该数据信号的电压电平相当。不过，这样的操作方式和前述的实施例完全对应，彼此并不会有所不同。
除此之外，关于图4中的第四波形(D)，其是表示发生在该第一三态缓存器的输出负载线路中的功率消耗的波形图。如同从该第四波形(D)中可以看出，每当该第一三态缓存器的输出负载线路中发生电压变化时，该负载线路上将会产生不同程度的功率消耗。而这些的功率消耗的程度将会视该电压变化的程度与该电压转换的时间来决定。在本实施例中，在该输出负载线路中共发生两次的功率消耗情况，其一即为当该输出负载线路的电压从一逻辑上的低电压电平提升至一预设电压的电压电平时所造成的功率消耗，而另一次则是当该输出负载线路的电压从该预设电压的电压电平摆荡至该数据信号的电压电平时。不过，如果在原来的输出负载电路中没有透过两次的电压电平的摆荡而是直接从逻辑上的低电压电平直接提升至该数据信号的高电压电平时，在该输出负载电路上所产生的功率消耗的尖峰值将会陡峭的增加，这样的结果将会导致严重的切换噪声及严重的信号传递延迟，严重时会使所传递的信号产生错误的情况。而本发明透过预设电路的设置，使该输出负载电路的功率消耗可以分散成多个较小的功率消耗值，以缓和不必要的功率消耗所造成的影响。
本发明虽以上述数个较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定的范围为准。
Claims (13)
1.一种具高读取速度及低切换噪声的存储器电路，其特征在于，包含：
一第一三态缓存器，其是被输入具有一第一电压电平的一数据信号，且当该第一三态缓存器开启时，该数据信号经由一第一负载线路输出；
一第二三态缓存器，其与该第一负载线路电性连接，当该第二三态缓存器开启时，该第二三态缓存器接收并输出该数据信号；以及
一预设电路，其为一金属氧化物半导体晶体管的串叠电路，包含一对金属氧化物半导体晶体管，该对金属氧化物半导体晶体管包含串联连接的一N型金属氧化物半导体晶体管及一P型金属氧化物半导体晶体管，该预设电路是在该第一三态缓存器开启之前从该对金属氧化物半导体晶体管之间的一输出端提供具有一第二电压电平的一预设电压至该第一负载线路，
其中，该预设电路接收一控制信号以同时开启该N型及P型金属氧化物半导体晶体管，且当该第一三态缓存器开启时，该第一负载线路的电压值是从该第二电压电平振荡到该第一电压电平。
2.根据权利要求1所述的存储器电路，其特征在于，该N型金属氧化物半导体晶体管与一供应电压电性连接，而该P型金属氧化物半导体晶体管与一接地端电性连接。
3.根据权利要求2所述的存储器电路，其特征在于，该预设电路从该P型与该N型金属氧化物半导体晶体管之间的一输出端输出该预设电压，且该预设电压的第二电压电平相当于该供应电压的1/2。
4.根据权利要求1所述的存储器电路，其特征在于，该控制信号通过一反向器传送至该N型金属氧化物半导体晶体管，以使该控制信号同时开启该N型与该P型金属氧化物半导体晶体管。
5.根据权利要求1所述的存储器电路，其特征在于，该第二三态缓存器进一步透过一第二负载线连接至一稳态电源。
6.一种具高读取速度及低切换噪声的存储器电路，其特征在于，包含：
一输出缓存器装置，其具有：
一第一输入，用以接收具有一第一电压电平的一数据信号，该数据信号经由一负载电路输出；以及
一第二输入，用以接收具有一第二电压电平的一预设电压；以及
一预设电路，其为一金属氧化物半导体晶体管的串叠电路，包含一对金属氧化物半导体晶体管，该对金属氧化物半导体晶体管包含彼此串联连接的一N型金属氧化物半导体晶体管及一P型金属氧化物半导体晶体管，该预设电路是在该输出缓存器接收该数据信号之前从该对金属氧化物半导体晶体管之间的一输出端提供该预设电压至该第二输入；
其中，当该预设电压从该预设电路输出至该第二输入时，该负载电路上的电压电平会被预设到与该第二输入相等；该预设电路接收一控制信号以同时开启该对金属氧化物半导体晶体管，且当该输出缓存器接收该数据信号时，该第二输入的电压值从该第二电压电平振荡到该第一电压电平。
7.根据权利要求6所述的存储器电路，其特征在于，该N型金属氧化物半导体晶体管与一供应电压电性连接，而该P型金属氧化物半导体晶体管与一接地端电性连接。
8.根据权利要求7所述的存储器电路，其特征在于，该预设电路从该P型与该N型金属氧化物半导体晶体管之间的一输出端输出该预设电压，且该预设电压的第二电压电平相当于该供应电压的1/2。
9.根据权利要求6所述的存储器电路，其特征在于，该控制信号通过一反向器传送至该N型金属氧化物半导体晶体管，以使该控制信号同时开启该N型与该P型金属氧化物半导体晶体管。
10.根据权利要求6所述的存储器电路，其特征在于，该输出缓存器装置包含第一与第二三态缓存器，且该第二输入设置于该第一与该第二三态缓存器之间。
11.一种存储器电路，其特征在于，包含：
一三态缓存器，当该三态缓存器开启时，该三态缓存器接收具有第一电压电平的一数据信号并透过一输出负载线路输出该数据信号；以及
一预设电路，其为一金属氧化物半导体晶体管的串叠电路，由一对金属氧化物半导体晶体管所构成，该对金属氧化物半导体晶体管包含串联连接的一N型金属氧化物半导体晶体管及一P型金属氧化物半导体晶体管，该预设电路是在该三态缓存器开启之前从该对金属氧化物半导体晶体管之间的一输出端提供具有一第二电压电平的一预设电压至该输出负载线路，
其中，该预设电路接收一控制信号以同时开启该对金属氧化物半导体晶体管，且当该三态缓存器开启时，该输出负载线路的电压值从该第二电压电平振荡到该第一电压电平。
12.根据权利要求11所述的存储器电路，其特征在于，该三态缓存器进一步透过连接至一稳态电源的另一三态缓存器输出该数据信号。
13.一种提高存储器电路的读取速度与降低其切换噪声的方法，其特征在于，包含：
提供一第一三态缓存器，其中，当该第一三态缓存器开启时，具有一第一电压电平的一数据信号经由该第一三态缓存器接收与传输；
提供一第二三态缓存器，其中，当该第二三态缓存器开启时，该第二三态缓存器接收并输出该数据信号；以及
提供一预设电路，用以在该第一三态缓存器开启之前提供具有一第二电压电平的一预设电压至该第一与第二三态缓存器之间的一连接线路，
其中，当该第一三态缓存器开启时，该数据信号经由第一负载线路输出，该连接线路的电压值从该第二电压电平振荡到该第一电压电平。
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Publications (2)
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