JP2009088387A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、クロックに同期した信号を受ける入力ノードINに結合される制御電極と、出力ノードOUTに結合される第1導通電極と、第2導通電極とを有する第1のトランジスタM1,M2と、入力ノードINに結合される制御電極と、出力ノードOUTに結合される第1導通電極と、電源ノードに結合される第2導通電極とを有する第2のトランジスタM3,M4と、電源ノードと第2のトランジスタM3,M4の第2導通電極との間に接続され、クロックの周波数の検出結果を示す第1の制御信号VDETに基づいてオン・オフされる第1のスイッチ素子CM1とを備える。
【選択図】図2
Description
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示すブロック図である。
次に、本発明の第1の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。
本実施の形態は、第1の実施の形態に係る半導体装置と比べて可変ドライブ部を増やした半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図4を参照して、半導体装置102は、動作速度検出回路11と、論理回路2と、ドライブ部DRV1と、可変ドライブ部VDRV11,VDRV12とを備える。
次に、本発明の第2の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。以下では、基準クロックREFCLK1、REFCLK2、REFCLK3は、この順番に周波数が高いものとして説明する。
本実施の形態は、第1の実施の形態に係る半導体装置と比べてドライブ能力を変更するための構成を変更した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図6を参照して、半導体装置103は、動作速度検出回路1と、バックゲート電圧制御回路3と、論理回路2と、ドライブ部DRV21と、可変ドライブ部VDRV21とを備える。ドライブ部DRV21は、PチャネルMOSトランジスタM11と、NチャネルMOSトランジスタM12とを含む。可変ドライブ部VDRV21は、PチャネルMOSトランジスタM13と、NチャネルMOSトランジスタM14とを含む。
次に、本発明の第3の実施の形態に係る半導体装置がドライブ能力を切り替える動作について説明する。
本実施の形態は、第1の実施の形態に係る半導体装置と比べて可変ドライブ部におけるトランジスタのサイズを大きくした半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
本実施の形態は、第4の実施の形態に係る半導体装置と比べてレイアウトを変更した半導体装置に関する。以下で説明する内容以外は第4の実施の形態に係る半導体装置と同様である。
本実施の形態は、第3の実施の形態に係る半導体装置と比べて可変ドライブ部におけるトランジスタのサイズを大きくした半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
本実施の形態は、第6の実施の形態に係る半導体装置と比べてバックゲート電源ラインを増やした半導体装置に関する。以下で説明する内容以外は第6の実施の形態に係る半導体装置と同様である。
Claims (12)
- クロックに同期した信号を受ける入力ノードに結合される制御電極と、出力ノードに結合される第1導通電極と、第2導通電極とを有する第1のトランジスタと、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、電源ノードに結合される第2導通電極とを有する第2のトランジスタと、
前記電源ノードと前記第2のトランジスタの前記第2導通電極との間に接続され、前記クロックの周波数の検出結果を示す第1の制御信号に基づいてオン・オフされる第1のスイッチ素子とを備える半導体装置。 - 前記半導体装置は、さらに、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、電源ノードに結合される第2導通電極とを有する第3のトランジスタと、
前記電源ノードと前記第3のトランジスタの前記第2導通電極との間に接続され、前記クロックの周波数の検出結果を示す第2の制御信号に基づいてオン・オフされる第2のスイッチ素子とを備える請求項1記載の半導体装置。 - クロックに同期した信号を受ける入力ノードに結合される制御電極と、出力ノードに結合される第1導通電極と、第2導通電極とを有する第1のトランジスタと、
前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、第2導通電極と、前記クロックの周波数の検出結果を示す制御信号に基づいて電位が変更されるバックゲートとを有する第2のトランジスタとを備える半導体装置。 - 入力ノードに結合される制御電極と、出力ノードおよび第1電源ラインに結合される第1導通電極と、第2電源ラインに結合される第2導通電極とを有する第1のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードおよび前記第1電源ラインに結合される第1導通電極と、電源供給がオン・オフ制御される第3電源ラインに結合される第2導通電極とを有する第2のトランジスタないし第4のトランジスタとを備え、
前記第2電源ライン、前記第1電源ラインおよび前記第3電源ラインはこの順番に互いに間隔を隔てて配列され、
前記第1電源ラインと前記第2電源ラインとの間に、前記第1のトランジスタおよび前記第2のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第1電源ラインと前記第3電源ラインとの間に、前記第3のトランジスタおよび前記第4のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置される半導体装置。 - 前記第1電源ラインないし前記第3電源ラインと、前記第1のトランジスタないし前記第4のトランジスタとを含む領域が、前記第1電源ラインないし前記第3電源ラインの配列方向に繰り返し配置され、隣り合う前記領域が対称になるように配置され、かつ隣り合う前記領域は前記第2電源ラインまたは前記第3電源ラインを共有する請求項4記載の半導体装置。
- 前記第1のトランジスタないし前記第4のトランジスタは第1導電型であり、
前記半導体装置は、さらに、
各々が、前記入力ノードに結合される制御電極を有し、前記第1のトランジスタないし前記第4のトランジスタの前記第1導通電極と前記第1電源ラインとの間に接続され、かつ前記第1のトランジスタと略同じサイズである第2導電型の第5のトランジスタないし第8のトランジスタを備え、
前記第1のトランジスタおよび前記第2のトランジスタと前記第1電源ラインとの間に、前記第5のトランジスタおよび前記第6のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第3のトランジスタおよび前記第4のトランジスタと前記第1電源ラインとの間に、前記第7のトランジスタおよび前記第8のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置される請求項4記載の半導体装置。 - 入力ノードに結合される制御電極と、出力ノードに結合される第1導通電極と、第2電源ラインに結合される第2導通電極とを有する第1導電型の第1のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、電源供給がオン・オフ制御される第3電源ラインに結合される第2導通電極とを有する第1導電型の第2のトランジスタないし第4のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードに結合される第1導通電極と、第1電源ラインに結合される第2導通電極とを有する第2導電型の第5のトランジスタないし第8のトランジスタとを備え、
前記第1のトランジスタないし第8のトランジスタは略同じサイズであり、
前記第2電源ライン、前記第1電源ラインおよび前記第3電源ラインはこの順番に互いに間隔を隔てて配列され、
前記第1電源ラインと前記第2電源ラインとの間に、前記第1のトランジスタおよび前記第7のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第1電源ラインと前記第3電源ラインとの間に、前記第2のトランジスタおよび前記第4のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置され、
前記第1のトランジスタおよび前記第7のトランジスタと前記第1電源ラインとの間に、前記第5のトランジスタおよび前記第8のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第2のトランジスタおよび前記第4のトランジスタと前記第1電源ラインとの間に、前記第6のトランジスタおよび前記第3のトランジスタが前記第1電源ラインおよび前記第3電源ラインの延在方向に並んで配置される半導体装置。 - 前記第1電源ラインないし前記第3電源ラインと、前記第1のトランジスタないし前記第8のトランジスタとを含む領域が、前記第1電源ラインないし前記第3電源ラインの配列方向に繰り返し配置され、隣り合う前記領域が対称になるように配置され、かつ隣り合う前記領域は前記第2電源ラインまたは前記第3電源ラインを共有する請求項7記載の半導体装置。
- 入力ノードに結合される制御電極と、出力ノードおよび第1電源ラインに結合される第1導通電極と、第2電源ラインに結合される第2導通電極とを有する第1のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、前記出力ノードおよび前記第1電源ラインに結合される第1導通電極と、前記第2電源ラインに結合される第2導通電極と、バックゲートに対応し、かつ電位が変更可能なウエルとを有し、かつ前記第1のトランジスタと略同じサイズである第2のトランジスタないし第4のトランジスタとを備え、
前記第1電源ラインおよび前記第2電源ラインは互いに間隔を隔てて配列され、
前記第1電源ラインと前記第2電源ラインとの間に、前記第1のトランジスタおよび前記第2のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第1電源ラインに対して前記第1のトランジスタおよび前記第2のトランジスタの反対側に、前記第3のトランジスタおよび前記第4のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置される半導体装置。 - 前記第3のトランジスタの前記ウエルおよび前記第4のトランジスタの前記ウエルは、供給電圧が変更可能なバックゲート電源ラインに結合され、
前記第1電源ラインおよび前記第2電源ラインと、前記第1のトランジスタないし前記第4のトランジスタとを含む領域が、前記第1電源ラインおよび前記第2電源ラインの配列方向に繰り返し配置され、
隣り合う一方の前記領域における前記第2のトランジスタの前記ウエルは、他方の前記領域における前記第3のトランジスタの前記ウエルおよび前記第4のトランジスタの前記ウエルのうち少なくともいずれか一方と結合される請求項9記載の半導体装置。 - 前記バックゲート電源ラインは、前記第1電源ラインおよび前記第2電源ラインの配列方向に延在するように配置された請求項9記載の半導体装置。
- 前記第1のトランジスタないし前記第4のトランジスタは第1導電型であり、
前記半導体装置は、さらに、
前記入力ノードに結合される制御電極を有し、前記第1のトランジスタの前記第1導通電極と前記第1電源ラインとの間に接続され、かつ前記第1のトランジスタと略同じサイズである第2導電型の第5のトランジスタと、
各々が、前記入力ノードに結合される制御電極と、バックゲートに対応し、かつ電位が変更可能なウエルとを有し、前記第2のトランジスタないし前記第4のトランジスタの前記第1導通電極と前記第1電源ラインとの間に接続され、かつ前記第1のトランジスタと略同じサイズである第2導電型の第6のトランジスタないし第8のトランジスタを備え、
前記第1のトランジスタおよび前記第2のトランジスタと前記第1電源ラインとの間に、前記第5のトランジスタおよび前記第6のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置され、
前記第3のトランジスタおよび前記第4のトランジスタと前記第1電源ラインとの間に、前記第7のトランジスタおよび前記第8のトランジスタが前記第1電源ラインおよび前記第2電源ラインの延在方向に並んで配置される請求項9記載の半導体装置。
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Citations (2)
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JP4967264B2 (ja) * | 2005-07-11 | 2012-07-04 | 株式会社日立製作所 | 半導体装置 |
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